JPH0946227A - Ｐｌｌ周波数シンセサイザ - Google Patents

Abstract

(57)【要約】 【課題】 逓倍ミックスダウン方式採用によって、総分
周数を小さくしてＣ／Ｎ特性を改善したＰＬＬ周波数シ
ンセサイザを提供する。 【解決手段】 基準周波数を出力する水晶発振器を用い
た基準発振器と、第１の位相同期回路を形成するサブル
ープと、前記サブループが出力する可変出力周波数を逓
倍する逓倍器と、第２の位相同期回路を形成するメイン
ループとを有するＰＬＬ周波数シンセサイザであって、
混合器２２は、ＶＣＸＯ１７からの可変出力周波数ｆ２
を逓倍して得られた逓倍出力周波数ｆ３とＶＣＯ２１か
らの可変出力周波数ｆ１とをミックスダウンすることで
混合周波数ｆ４に変換される。メインループ２０のＣ／
Ｎ特性を決定づける主要素として、混合周波数ｆ４と位
相比較器２５の位相比較周波数ｆｒ１の比で示される総
分周数（ｆ４／ｆｒ１）があるが、この総分周数が小さ
いほどＣ／Ｎ特性がよい。本回路構成によって総分周数
を小さくすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＰＬＬ周波数シンセサ
イザに関し、特に逓倍ミックスダウン方式の回路構成に
よって、高性能Ｃ／Ｎ特性を実現したＰＬＬ周波数シン
セサイザに関する。

【０００２】

【従来の技術】市場では、小型化の要求が高まり、超小
型地球局（Very Small Aperture Terminal、以降ＶＳＡ
Ｔと呼ぶ）においても例外ではなく、室外器（Out Door
Unit）、室内器（Ｉn Ｄoor Ｕnit、以降ＩＤＵと呼
ぶ)ともに小型化へと移行しつつある。このＶＳＡＴ用
の基準周波数を発生させるＰＬＬ周波数シンセサイザに
ついて説明する。

【０００３】一般に、ＰＬＬ周波数シンセサイザの基本
回路は、図２に示すような基本ブロック図によって示さ
れる。図のように、基準発振器、位相比較器、ループフ
ィルタ、電圧制御発振器（以下「ＶＣＯ」と呼ぶ。）、
分周器により構成されている。ＰＬＬ周波数シンセサイ
ザは、安定した基準発振器から、それと同等の精度をも
つ多数の周波数を作り出すもので、通信機器の局部発振
信号や、さらに高次のシンセサイザの基準信号発生用と
して用いられる。ＰＬＬ周波数シンセサイザの主な特徴
は、周波数安定度が高く、優れたＣ／Ｎ特性を有し、Ｖ
ＣＯのＣ／Ｎ特性改善に有効である。なお、Ｃ／Ｎ特性
とは、発振信号(Carrier）と近傍雑音（Noise)との比で
発振純度を表し、ＶＳＡＴにおいては、通信時のデータ
の誤り率を表すＢＥＲ（Bit Errer Rate）特性に影響を
与える。

【０００４】ＰＬＬ周波数シンセサイザのＣ／Ｎは、Ｖ
ＣＯと基準発振器のＣ／Ｎ、位相比較器のＣ／Ｎ、総分
周数、ループの帯域幅によって決定され、次式で示され
る。 Ｃ／Ｎ＝10log(10exp(CN1/10))+10log(10exp(CN2/10))+
10log(10exp(CN3/10)) ＣＮ１＝ＶＣＯのC/N-LOOP1 ＣＮ２＝位相比較器のC/N+20LOG(総分周数)-LOOP2 ＣＮ３＝基準発振器のC/N+20LOG(総分周数)-20LOG(基準
発振器の総分周数)-LOOP3 上式中のＬＯＯＰ１〜３は、ループによる改善量でルー
プの帯域幅によって決まる値である。なお、高性能なＣ
／Ｎを得るためには、Ｃ／Ｎの良いＶＣＯと基準発振
器、位相比較器を使用することと総分周数をできる限り
小さくする回路構成にする必要がある。

【０００５】従来のＶＳＡＴ用のＰＬＬ周波数シンセサ
イザのブロック図を図３に示す。図示するように、ＰＬ
Ｌ周波数シンセサイザは、基準周波数を出力する水晶発
振器を用いた基準発振器３１と、第１の位相同期回路を
形成するサブループ３０と第２の位相同期回路を形成す
るメインループ４０から回路構成される。サブループ３
０は、電圧制御水晶発振器（以下「ＶＣＸＯ」と呼
ぶ。）３２、分周器３３、位相比較器３４、ループフィ
ルタ３５から構成されている。また、メインループ４０
は、ＶＣＯ４１、分周器４２、混合器４３、バンドパス
フィルタ（以下「ＢＰＦ」と呼ぶ。）４４、分周器４
５、位相比較器４６、ループフィルタ４７から構成され
る。ＰＬＬ周波数シンセサイザは、サブループ３０とメ
インループ４０から構成され、混合器４３によって、後
述する２つの信号を混合することからミックスダウン方
式ＰＬＬ周波数シンセサイザと呼んでいる。

【０００６】次に、ＰＬＬ周波数シンセサイザの動作に
ついて説明する。サブループ３０では、水晶発振器から
なる基準発振器３１からの基準周波数ｆ１５は、位相比
較器３４の一方より入力され、位相比較器３４の出力は
ループフィルタ３５を介してＶＣＸＯ３２に入力され
る。ＶＣＸＯ３２の出力周波数ｆ１２は固定周波数であ
って、混合器４３に入力されるとともに、分周器３３に
入力され１／Ｍに周波数分周される。

【０００７】この分周された周波数（以下「分周周波
数」と呼ぶ。）ｆ１４が位相比較器３４へ帰還接続さ
れ、位相同期ループを形成する。位相比較器３４は、こ
の分周周波数ｆ１４と基準周波数ｆ１５とを位相比較周
波数ｆｒ４付近まで分周し両者の位相比較を行い、その
誤差に比例した電圧を出力することによりループフィル
タ３５を介してＶＣＸＯ３２を制御させる。これにより
ＶＣＸＯ３２は安定した固定した出力周波数ｆ１２を発
振する。

【０００８】次に、メインループ４０では、基準発振器
３１からの基準周波数ｆ１５は、位相比較器４６の一方
より入力され、位相比較器４６の出力はループフィルタ
４７を介してＶＣＯ４１に入力される。ＶＣＯ４１の可
変出力周波数ｆ１０は、出力端子４８へ取り出されると
ともに、分周器４２へ入力され１／Ｎ１に周波数分周さ
れる。この周波数ｆ１１が混合器４３へ入力され、前述
したＶＣＸＯ３２からの固定の出力周波数ｆ１２とミッ
クスダウンされて混合周波数ｆ１３を得る。この混合周
波数ｆ１３は、ＢＰＦ４４を介して分周器４５に入力さ
れ１／Ｎまたは１／（Ｎ＋１）に周波数分周される。

【０００９】この分周周波数ｆ１６が位相比較器４６へ
帰還接続され、位相同期ループを形成する。位相比較器
４６は、この分周周波数ｆ１６と基準周波数ｆ１５とを
位相比較周波数ｆｒ３付近まで分周し、この両者の位相
比較を行い、その誤差に比例した電圧を出力することに
よりループフィルタ４７を介してＶＣＯ４１を制御す
る。これにより、ＶＣＯ４１から安定した可変出力周波
数ｆ１０を出力端子４８へ取り出すことができる。この
とき、位相比較周波数は、通常、周波数ステップの１／
Ｎ１に選ぶ。なお、詳細説明は省略するが各位相比較器
は、カウンタを内蔵しており、このカウンタ値を制御す
ることによって希望の発振出力周波数で発振させること
ができる。

【００１０】メインループ４０のＣ／Ｎ特性を決定づけ
る主要素として、次式で示される総分周数Ｔｆ２があ
り、この総分周数Ｔｆ２を小さくした方がＣ／Ｎ特性が
向上する。 総分周数Ｔｆ２＝（混合周波数ｆ１３／周波数ステップ
ｆｒ３）×分周比Ｎ１ 従って、この総分周数Ｔｆ２を小さくする手段として混
合周波数ｆ１３を下げる方が有利であることから、ＶＣ
ＸＯ３２の発振出力周波数ｆ１２を高く、かつ分周周波
数ｆ１１をＶＣＸＯ３２の発振出力周波数ｆ１２にでき
るだけ近づける方が混合周波数ｆ１３が下がってＣ／Ｎ
特性は良くなる。このことから、例えば出力周波数ｆ１
２を１００ＭＨｚ、可変幅は１００ｐｐｍ程度に設定
し、分周器４２の分周比Ｎ１＝８として周波数ｆ１１を
出力周波数ｆ１２にできるだけ近づけて、混合周波数ｆ
１３を高くしている。なお、分周周波数ｆ１１〉発振出
力周波数ｆ１２とする。

【００１１】ここでは、ＰＬＬ周波数シンセサイザの具
体的な周波数関係の説明は省略するが、例えば、一例と
してＮ１＝８、ｆｒ３＝３．１２５ＫＨｚ／Ｎ１として
総分周数Ｔｆ２を計算すると ｆ１１−ｆ１２＝ｆ１３ （109.375〜113.28125）-100=9.375〜13.28125 MHz 従って、Ｔｆ２＝（ｆ１３／ｆｒ１３）×Ｎ１ （9.375〜13.28125）MHz／（3.125MHz/8）×8=192,000
〜 272,000

【００１２】

【発明が解決しようとする課題】上述したように、メイ
ンループ４０のＣ／Ｎ特性を決定づける主要素として、
次式で示される総分周数Ｔｆ２があり、この総分周数Ｔ
ｆ２を小さくした方がＣ／Ｎ特性が向上する。 総分周数Ｔｆ２＝（混合周波数ｆ１３／周波数ステップ
ｆｒ３）×分周比Ｎ１ しかしながら、上述したようなＰＬＬ周波数シンセサイ
ザでは、サブループ３において、ＶＣＸＯ３２は水晶発
振器であるため、この水晶発振器に制約されて発振出力
周波数ｆ１２は最大１００ＭＨｚ程度におのずと制限さ
れる。

【００１３】従って、混合周波数ｆ１３は、周波数ｆ１
１と出力周波数ｆ１２（１００ＭＨｚ固定）との差であ
ることから、周波数ステップｆｒ３（3.125KHz/N1)に対
して比率的に大きくなる。すなわち、総分周数が大きく
なり所望のＣ／Ｎ特性を得ることができない。そこで、
本発明は上記問題点に鑑みて提案されたもので、その目
的とするところは、メインループの総分周数を下げてＣ
／Ｎ特性を改善した逓倍ミックスダウン方式のＰＬＬ周
波数シンセサイザを提供することにある。

【００１４】

【課題を解決するための手段】本発明は、基準周波数を
出力する水晶発振器を用いた基準発振器１１と、第１の
位相同期回路を形成するサブループ１１と、このサブル
ープ１０が出力する可変出力周波数を逓倍する逓倍器１
８と、第２の位相同期回路を形成するメインループ２０
とを有するＰＬＬ周波数シンセサイザであって、サブル
ープ１０は、電圧制御水晶発振器１７と、この電圧制御
水晶発振器１７が出力する可変出力周波数ｆ２と基準発
振器からの基準周波数ｆ０を逓倍かつ混合する逓倍混合
器１２と、この逓倍混合器１２が出力する混合周波数ｆ
６を第１のバンドパスフィルタ１３を介して分周する第
１の分周器１４と、この分周器が出力する分周周波数ｆ
７と基準周波数ｆ０との位相を比較する第１の位相比較
器１５と、この位相比較器１５の出力から高域成分を除
去する第１のループフィルタ１６とで構成され、メイン
ループ２０は、電圧制御発振器２１と、この電圧制御発
振器２１が出力する可変出力周波数ｆ１と逓倍器１８が
出力する逓倍出力周波数ｆ３とを混合する混合器２２
と、第２のバンドパスフィルタ２３を介して分周する第
２の分周器２４と、この第２の分周器２４が出力する分
周周波数ｆ５と基準周波数ｆ６との位相を比較する第２
の位相比較器２５と、この第２の位相比較器２５の出力
から高域成分を除去する第２のループフィルタ２６とで
構成されるＰＬＬ周波数シンセサイザを提供する。

【００１５】

【作 用】上記構成によれば、サブループ１０のＶＣＸ
Ｏの出力周波数ｆ２を可変にし、かつ、この出力周波数
ｆ２を逓倍器１８でさらに高い出力周波数に変換してメ
インループ２０の混合器２２に供給する。このように、
サブループ１０から出力される高い逓倍出力周波数ｆ３
を混合器２２に入力できることから、メインループ１０
のＶＣＯ２１からの可変出力周波数ｆ１を分周すること
なく直接混合器に供給できるようになり、この可変出力
周波数ｆ１と前記逓倍出力周波数ｆ３とをミックスダウ
ンして混合周波数ｆ４を得ることが可能となる。この回
路構成により、Ｃ／Ｎ特性を決定づける主要素であるメ
インループ１０の総分周数は、単に混合周波数ｆ４と位
相比較周波数ｆｒ１の比で示すことができる。一方、サ
ブループ１０を可変することにより、メインループ２０
の周波数ステップ（比較周波数）を大きくできるため総
分周数を小さくできる。従って、ＰＬＬ周波数シンセサ
イザのＣ／Ｎ特性を向上させることができる。

【００１６】

【実施例】本発明の実施例について、図面を参照しなが
ら説明する。図１は本発明のＰＬＬ周波数シンセサイザ
のブロック図である。図示するように、ＰＬＬ周波数シ
ンセサイザは、基準周波数を出力する水晶発振器を用い
た基準発振器１１と、第１の位相同期回路を形成するサ
ブループ１０と第２の位相同期回路を形成するメインル
ープ２０から回路構成される。

【００１７】サブループ１０は、逓倍混合器１２、ＢＰ
Ｆ１３、分周器１４、位相比較器１５、ループフィルタ
１６、ＶＣＸＯ１７、逓倍器１８から構成され、逓倍混
合器１２によって逓倍した後、ミックスダウンする方式
をとっている。このようなミックスダウン方式の回路を
構成してサブループ１０のＣ／Ｎ劣化防止の手段として
いる。

【００１８】また、メインループ２０は、ＶＣＯ２１、
混合器２２、ＢＰＦ２３、分周器２４、位相比較器２
５、ループフィルタ２６から構成される。この混合器２
２は、サブループ１０の逓倍器１８から可変出力される
逓倍周波数とメインループ２０のＶＣＯ２１から出力さ
れる可変出力周波数とを混合する。このような回路構成
から逓倍ミックスダウン方式のＰＬＬ周波数シンセサイ
ザと呼んでいる。

【００１９】次に、ＰＬＬ周波数シンセサイザの動作に
ついて説明する。サブループ１０では、水晶発振器を用
いた基準発振器１１からの基準周波数ｆ０は、位相比較
器１５の一方より入力され、位相比較器１５の出力はル
ープフィルタ１６を介してＶＣＸＯ１７に入力される。
ＶＣＸＯ１７が出力する可変出力周波数ｆ２は、逓倍器
１８にへ入力されるとともに、逓倍混合器１２へ入力さ
れる。

【００２０】この逓倍混合器１２は、基準発振器１１か
ら供給された基準周波数ｆ０を逓倍するのと同時に、こ
の逓倍された周波数とＶＣＸＯ１７の可変出力周波数ｆ
２とを混合して混合周波数ｆ６をＢＰＦ１３を介して分
周器１４へ供給する。なお、逓倍混合器１２では、基準
周波数ｆ０をＫ倍、例えば９逓倍した後にミックスダウ
ンして混合周波数ｆ６を得ている。また、この分周器１
４で１／Ｑまたは１／（Ｑ＋１）に周波数分周される。
この周波数ｆ７が位相比較器１５へ帰還接続され、位相
同期ループが形成される。

【００２１】このように、ＶＣＸＯ１７の可変出力周波
数ｆ２を逓倍混合器１２でＫ逓倍後に混合して得られた
混合周波数ｆ６を分周器１４に入力する。位相比較器１
５は、この分周周波数ｆ７と基準周波数ｆ０を位相比較
周波数ｆｒ２付近まで分周し、この両者の位相比較を行
い、その誤差に比例した電圧を出力することによりルー
プフィルタ１６を介してＶＣＸＯ１７を制御する。これ
によって、ＶＣＸＯ１７から精度の高い可変出力周波数
ｆ２が得られるようになる。

【００２２】この可変出力周波数ｆ２は逓倍器１８でＪ
逓倍、例えば９逓倍され所望の逓倍出力周波数ｆ３とし
て、後述するメインループ２０の混合器２２に入力され
る。このとき位相比較周波数ｆｒ２は、サブループ１０
の周波数ステップに選ぶ。このサブループ１０の周波数
ステップは、逓倍器１８で９逓倍にするため、ＰＬＬ周
波数シンセサイザの出力端子２８での所望の周波数ステ
ップ３．１２５ＫＨｚの１／９としている。すなわち、
周波数ステップｆｒ２＝347.222222ＫＨｚとす。ここで
は、逓倍器１８は、可変出力周波数ｆ２を、例えば９逓
倍（Ｊ＝９）した逓倍出力周波数ｆ３を出力する。

【００２３】次に、メインループ２０では、基準発振器
１１からの基準周波数ｆ０が、位相比較器２５の一方に
入力され、位相比較器２５の出力はループフィルタ２６
を介してＶＣＯ２１に入力される。ＶＣＯ２１からの出
力周波数ｆ１は、出力端子２８へ取り出されるととも
に、混合器２２へ供給され、逓倍器１８からの逓倍出力
周波数ｆ３とミックスダウンされて混合周波数ｆ４に変
換される。この混合周波数ｆ４はＢＰＦ２３を介して分
周器２４に入力され１／Ｐまたは１／（Ｐ＋１）に周波
数分周される。この周波数ｆ５が位相比較器２５へ帰還
接続され、位相同期ループが形成される。

【００２４】位相比較器２５は、分周周波数ｆ５と基準
周波数ｆ０とを位相比較周波ｆｒ１付近まで分周し、両
者の位相比較を行い、その誤差に比例した電圧を出力す
ることによりループフィルタ２６を介してＶＣＯ２１を
制御する。これにより、ＶＣＯ２１から精度の高い安定
した可変出力周波数ｆ１が得られ出力端子２８へ出力す
ることができる。ここで、位相比較周波数ｆｒ１は、リ
ファレンスリーク特性を考慮して、通常ループ帯域幅
（３ＫＨｚ）の１０倍以上となる。しかもＶＣＸＯ１７
の実質的な可変幅を考慮して選ぶ。例えば、ＶＣＸＯ１
７の実質的な可変幅を５０ｐｐｍとすると９逓倍後の可
変幅を４０ＫＨｚ以下となるため、位相比較周波数ｆｒ
１＝３１．２５ＫＨｚとする。ここで、位相比較周波数
ｆｒ１は、メインループ２０の周波数ステップとする。

【００２５】次に、上述したような逓倍ミックスダウン
方式のＰＬＬ周波数シンセサイザについて、一例として
具体的な周波数関係を示す。 （１）サブループ （一例としてＫ＝９、Ｑ＝３２、Ｊ
＝９とする） ｆ２−ｆ０×Ｋ＝ｆ６ (96〜96.003125)-(10×9)=6〜6.003125 MHz ｆ６×１／Ｑ＝ｆ７ (6〜6.003125)×1/32=0.1875〜0.187597 MHz ｆ２×Ｊ＝ｆ３ (96〜96.003125)×9=864〜864.028125MHz （２）メインループ （一例としてＰ＝１６とする） ｆ１−ｆ３＝ｆ４ (875〜906.25)-864=11〜42.25 MHz ｆ４×１／Ｐ＝ｆ５ (11〜42.221875)×1/16=0.6875〜2.638867 MHz なお、詳細説明は省略するが各位相比較器はカウンタを
内蔵しており、カウンタを制御することにより希望の周
波数を発振させることができる。

【００２６】本発明は、上述したように、サブループ１
０とメインループ２０のそれぞれにミックスダウン方式
の混合回路を有するＰＬＬ周波数シンセサイザとしてい
る。サブループ１０のＣ／Ｎ特性は、メインループ２０
のＣ／Ｎ特性に影響を与えてはならないことから、従来
と同様に水晶発振器を用いたＶＣＸＯ１７を使用してい
る。また、ＶＣＸＯ１７の可変出力周波数ｆ２が高い
程、メインループ２０のＣ／Ｎ特性が良くなることか
ら、ＶＣＸＯ１７の可変出力周波数ｆ２を略９６ＭＨｚ
帯としている。さらに可変出力周波数ｆ２を９逓倍して
逓倍出力周波数ｆ３を得ることによって、ＶＣＯ２１が
発生する可変出力周波数ｆ１に近付けている。これによ
り、混合器２２でミックスダウンして得られる混合周波
数ｆ４が比較的低く設定できる。

【００２７】ここで、総分周数Ｔｆ１を示す。 Ｔｆ１＝ｆ４／ｆｒ１ （11〜42.25 ）MHz／31.25 KHz＝352〜13,52 すなわち、従来の総分周数Ｔｆ２＝192,000〜272,000に
対して、大幅に総分周数が小さくなる。

【００２８】

【発明の効果】上述したように、本発明のＰＬＬ周波数
シンセサイザによれば、サブループのＶＣＸＯの出力周
波数を可変にし、かつ、この出力周波数を逓倍器で、さ
らに高い逓倍出力周波数をメインループの混合器に供給
できる。このように、サブループから出力される高い逓
倍出力周波数を混合器に入力できることから、メインル
ープのＶＣＯからの可変出力周波数を分周器で分周する
ことなく直接混合器に供給できるようになり、可変出力
周波数と逓倍出力周波数とをミックスダウンして混合周
波数を得ることが可能となった。

【００２９】この回路構成により、Ｃ／Ｎ特性を決定づ
ける主要素である総分周数は、単に混合周波数と位相比
較周波数の比で示すことができ、一方、サブループを可
変することにより、メインループの周波数ステップ（位
相比較周波数）を大きくすることが可能となったことか
ら総分周数を小さくすることができる。なる。従って、
高性能Ｃ／Ｎ特性を有するＰＬＬ周波数シンセサイザを
提供できる。

【図面の簡単な説明】

【図１】 本発明によるミックスダウン方式ＰＬＬ周波
数シンセサイザのブロック図

【図２】 ＰＬＬ周波数シンセサイザの基本ブロック図

【図３】 従来のミックスダウン方式ＰＬＬ周波数シン
セサイザのブロック図

【符号の説明】

１０ サブループ １１ 基準発振器 １２ 逓倍混合器 １３、２３ バンドパスフィルタ（ＢＰＦ） １４、２４ 分周器 １５、２５ 位相比較器 １６、２６ ループフィルタ １７ 電圧制御水晶発振器（ＶＣＸＯ） １８ 逓倍器 ２０ メインループ ２１ 電圧制御発振器（ＶＣＯ） ２２ 混合器 ２８ 出力端子 ｆＯ 基準周波数 ｆ１、ｆ２ 可変出力周波数 ｆ３ 逓倍出力周波数 ｆ４、ｆ６ 混合周波数 ｆ５、ｆ７ 分周周波数 ｆｒ１、ｆｒ２ 位相比較周波数 Ｔｆ１ 総分周数

Claims (1)

【特許請求の範囲】
1. 【請求項１】基準周波数を出力する水晶発振器を用いた
   基準発振器１１と、第１の位相同期回路を形成するサブ
   ループ１０と、前記サブループ１０が出力する可変出力
   周波数を逓倍する逓倍器１８と、第２の位相同期回路を
   形成するメインループ２０とを有するＰＬＬ周波数シン
   セサイザであって、前記サブループ１０は、電圧制御水
   晶発振器１７と、前記電圧制御水晶発振器１７が出力す
   る可変出力周波数と前記基準発振器１１からの前記基準
   周波数を逓倍かつ混合する逓倍混合器１２と、前記逓倍
   混合器１２が出力する混合周波数を第１のバンドパスフ
   ィルタ１３を介して分周する第１の分周器１４と、この
   分周器１４が出力する分周周波数と前記基準周波数との
   位相を比較する第１の位相比較器１５と、この位相比較
   器１５の出力から高域成分を除去する第１のループフィ
   ルタ１６とで構成され、前記メインループ２０は、電圧
   制御発振器２１と、この電圧制御発振器２１が出力する
   可変出力周波数と前記逓倍器１８が出力する逓倍出力周
   波数とを混合する混合器２２と、第２のバンドパスフィ
   ルタ２３を介して分周する第２の分周器２４と、この第
   ２の分周器２４が出力する分周周波数と前記基準周波数
   との位相を比較する第２の位相比較器２５と、この第２
   の位相比較器２５の出力から高域成分を除去する第２の
   ループフィルタ２６とで構成されることを特徴とするＰ
   ＬＬ周波数シンセサイザ。