JPH09294370A - パワー絶縁ゲート形ｆｅｔを用いた電源回路 - Google Patents
パワー絶縁ゲート形ｆｅｔを用いた電源回路Info
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- JPH09294370A JPH09294370A JP15565896A JP15565896A JPH09294370A JP H09294370 A JPH09294370 A JP H09294370A JP 15565896 A JP15565896 A JP 15565896A JP 15565896 A JP15565896 A JP 15565896A JP H09294370 A JPH09294370 A JP H09294370A
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- 238000009413 insulation Methods 0.000 title 1
- 238000006243 chemical reaction Methods 0.000 claims abstract description 25
- 238000004804 winding Methods 0.000 claims description 38
- 239000003990 capacitor Substances 0.000 claims description 35
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 239000004575 stone Substances 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 2
- 238000011084 recovery Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000001276 controlling effect Effects 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000008929 regeneration Effects 0.000 description 2
- 238000011069 regeneration method Methods 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 101100119059 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ERG25 gene Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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Abstract
(57)【要約】
【課題】 パワーＭＯＳＦＥＴを用いた電源回路におい
て、電圧変換用トランスの２次側の整流用、転流用パワ
ーＭＯＳＦＥＴの同時オン期間を短縮し、電力損失の低
減と回路の高効率化を図ることにある。 【解決手段】 一石フォワード方式のパワーＭＯＳＦＥ
Ｔを用いた電源回路において、トランス４の２次側に接
続する転流用パワーＭＯＳＦＥＴ６のゲートに、トラン
ス４の電圧変化を検出する抵抗１９，２０とこれらの抵
抗の結合点の電位をトリガ入力としてＦＥＴ６のオン期
間を制御する転流制御部１８および正電源１７を備えた
オン期間制御回路２４を接続する。転流制御部１８によ
り、ＦＥＴ５，６の同時オン期間前にＦＥＴ６をオフさ
せ、この期間中は高速整流ダイオード７を導通させて、
本期間の電力損失を防ぎ、回路の効率を向上させる。
て、電圧変換用トランスの２次側の整流用、転流用パワ
ーＭＯＳＦＥＴの同時オン期間を短縮し、電力損失の低
減と回路の高効率化を図ることにある。 【解決手段】 一石フォワード方式のパワーＭＯＳＦＥ
Ｔを用いた電源回路において、トランス４の２次側に接
続する転流用パワーＭＯＳＦＥＴ６のゲートに、トラン
ス４の電圧変化を検出する抵抗１９，２０とこれらの抵
抗の結合点の電位をトリガ入力としてＦＥＴ６のオン期
間を制御する転流制御部１８および正電源１７を備えた
オン期間制御回路２４を接続する。転流制御部１８によ
り、ＦＥＴ５，６の同時オン期間前にＦＥＴ６をオフさ
せ、この期間中は高速整流ダイオード７を導通させて、
本期間の電力損失を防ぎ、回路の効率を向上させる。
Description
【０００１】
【発明の属する技術分野】本発明はパワー絶縁ゲート形
ＦＥＴを用いた電源回路に関し、特に電圧変換用トラン
スおよびスイッチング素子としてパワーＭＯＳＦＥＴを
用いた１石フォワード方式のスイッチング電源における
同期整流回路に関する。
ＦＥＴを用いた電源回路に関し、特に電圧変換用トラン
スおよびスイッチング素子としてパワーＭＯＳＦＥＴを
用いた１石フォワード方式のスイッチング電源における
同期整流回路に関する。
【０００２】
【従来の技術】従来、この種のスイッチング電源として
は、ＤＣ−ＤＣコンバータに採用されているように、電
圧変換用トランスおよびパワーＭＯＳＦＥＴを用い、そ
の出力電圧を安定化させる工夫を施した種々の回路が提
案されている。
は、ＤＣ−ＤＣコンバータに採用されているように、電
圧変換用トランスおよびパワーＭＯＳＦＥＴを用い、そ
の出力電圧を安定化させる工夫を施した種々の回路が提
案されている。
【０００３】図５は従来の一例を示すパワーＭＯＳＦＥ
Ｔを用いた電源回路図である。図５に示すように、この
一石フォワード方式のパワーＭＯＳＦＥＴを用いた電源
回路は、一対の入力端子１ａ，１ｂ間に接続した電解コ
ンデンサ８と、１次巻線および２次巻線を備え且つ１次
巻線の一端を一方の入力端子１ａに接続した電圧変換用
トランス４と、この電圧変換用トランス４の１次巻線の
他端および他方の入力端子１ｂ間に接続したスイッチン
グ用パワーＭＯＳＦＥＴ３と、電圧変換用トランス４の
２次巻線の一端および出力端子２ａの間に接続したチョ
ークコイル９と、電圧変換用トランス４の２次巻線の他
端および出力端子２ｂの間に接続した整流用パワーＭＯ
ＳＦＥＴ５と、２次巻線の一端および整流用パワーＭＯ
ＳＦＥＴ５のゲート間に接続したコンデンサ１１と、整
流用パワーＭＯＳＦＥＴ５のゲート・ソース間に接続し
た抵抗１３と、２次巻線の一端および出力端子２ｂの間
に並列に接続した転流用パワーＭＯＳＦＥＴ６および高
速整流ダイオード７と、転流用パワーＭＯＳＦＥＴ６の
ゲートおよび２次巻線の他端間に接続したコンデンサ１
２と、この転流用パワーＭＯＳＦＥＴ６のゲート・ソー
ス間に接続した抵抗１４と、出力端子２ａ，２ｂ間に接
続したコンデンサ１０と、出力端子２ａおよび２次巻線
の他端間の電圧を増幅する誤差増幅部２５と、この誤差
増幅部２５の出力により駆動されるフォトカプラ１６を
介して接続され且つその出力をスイッチング用パワーＭ
ＯＳＦＥＴ３のゲートに帰還する帰還制御部１５とを備
えている。また、各パワーＭＯＳＦＥＴ３，５，６のド
レイン（Ｄ）・ソース（Ｓ）間に接続されているダイオ
ード３′，５′，６′は、それぞれのＦＥＴの内部ダイ
オードであり、またコンデンサ１１、抵抗１３およびコ
ンデンサ１２、抵抗１４は、それぞれパワーＭＯＳＦＥ
Ｔ５，６の立ち上りあるいは立ち下がりの時定数を決め
る素子である。
Ｔを用いた電源回路図である。図５に示すように、この
一石フォワード方式のパワーＭＯＳＦＥＴを用いた電源
回路は、一対の入力端子１ａ，１ｂ間に接続した電解コ
ンデンサ８と、１次巻線および２次巻線を備え且つ１次
巻線の一端を一方の入力端子１ａに接続した電圧変換用
トランス４と、この電圧変換用トランス４の１次巻線の
他端および他方の入力端子１ｂ間に接続したスイッチン
グ用パワーＭＯＳＦＥＴ３と、電圧変換用トランス４の
２次巻線の一端および出力端子２ａの間に接続したチョ
ークコイル９と、電圧変換用トランス４の２次巻線の他
端および出力端子２ｂの間に接続した整流用パワーＭＯ
ＳＦＥＴ５と、２次巻線の一端および整流用パワーＭＯ
ＳＦＥＴ５のゲート間に接続したコンデンサ１１と、整
流用パワーＭＯＳＦＥＴ５のゲート・ソース間に接続し
た抵抗１３と、２次巻線の一端および出力端子２ｂの間
に並列に接続した転流用パワーＭＯＳＦＥＴ６および高
速整流ダイオード７と、転流用パワーＭＯＳＦＥＴ６の
ゲートおよび２次巻線の他端間に接続したコンデンサ１
２と、この転流用パワーＭＯＳＦＥＴ６のゲート・ソー
ス間に接続した抵抗１４と、出力端子２ａ，２ｂ間に接
続したコンデンサ１０と、出力端子２ａおよび２次巻線
の他端間の電圧を増幅する誤差増幅部２５と、この誤差
増幅部２５の出力により駆動されるフォトカプラ１６を
介して接続され且つその出力をスイッチング用パワーＭ
ＯＳＦＥＴ３のゲートに帰還する帰還制御部１５とを備
えている。また、各パワーＭＯＳＦＥＴ３，５，６のド
レイン（Ｄ）・ソース（Ｓ）間に接続されているダイオ
ード３′，５′，６′は、それぞれのＦＥＴの内部ダイ
オードであり、またコンデンサ１１、抵抗１３およびコ
ンデンサ１２、抵抗１４は、それぞれパワーＭＯＳＦＥ
Ｔ５，６の立ち上りあるいは立ち下がりの時定数を決め
る素子である。
【０００４】なお、ここでは帰還制御部１５について
は、簡略化して示しているが、通常この帰還制御部１５
は、電源専用の制御ＩＣで形成され、内部には発振回
路、ＰＷＭコンパレータ、電源部などを備え、図示して
いない起動抵抗や発振周波数を決定するための抵抗、コ
ンデンサを介して入力端子１ａ，１ｂ間に接続されると
ともに、フォトカプラ１６の出力および前記発振回路の
出力を比較するコンパレータ出力によるスイッチングパ
ワーＭＯＳＦＥＴ３をオン・オフ制御する機能を有して
いる。すなわち、トランス４の２次側の出力電圧により
上記コンパレータの入力レベルを変えており、例えば出
力電圧が高くなると、パワーＭＯＳＦＥＴ３のオン幅を
狭くするように制御し、それによって出力電圧を低くな
るように安定化させている。
は、簡略化して示しているが、通常この帰還制御部１５
は、電源専用の制御ＩＣで形成され、内部には発振回
路、ＰＷＭコンパレータ、電源部などを備え、図示して
いない起動抵抗や発振周波数を決定するための抵抗、コ
ンデンサを介して入力端子１ａ，１ｂ間に接続されると
ともに、フォトカプラ１６の出力および前記発振回路の
出力を比較するコンパレータ出力によるスイッチングパ
ワーＭＯＳＦＥＴ３をオン・オフ制御する機能を有して
いる。すなわち、トランス４の２次側の出力電圧により
上記コンパレータの入力レベルを変えており、例えば出
力電圧が高くなると、パワーＭＯＳＦＥＴ３のオン幅を
狭くするように制御し、それによって出力電圧を低くな
るように安定化させている。
【０００５】要するに、スイッチングパワーＭＯＳＦＥ
Ｔ３は、そのゲート信号として、連続する矩形波が供給
されることにより、オン・オフ動作を繰返す。
Ｔ３は、そのゲート信号として、連続する矩形波が供給
されることにより、オン・オフ動作を繰返す。
【０００６】まず、入力端子１ａ，１ｂには、常時直流
電圧（１ａ側が＋、１ｂ側が−）が印加されるが、１次
側のスイッチングパワーＭＯＳＦＥＴ３がオンすると、
２次側の整流用パワーＭＯＳＦＥＴ５はそのゲート・ソ
ース電極間が順方向にバイアスされ、オンする。このた
め、電圧変換用トランス４、チョークコイル９、コンデ
ンサ１０、整流用パワーＭＯＳＦＥＴ５からなる閉回路
に電流が流れ、出力端子２ａ，２ｂを介して外部に直流
電圧を供給する。
電圧（１ａ側が＋、１ｂ側が−）が印加されるが、１次
側のスイッチングパワーＭＯＳＦＥＴ３がオンすると、
２次側の整流用パワーＭＯＳＦＥＴ５はそのゲート・ソ
ース電極間が順方向にバイアスされ、オンする。このた
め、電圧変換用トランス４、チョークコイル９、コンデ
ンサ１０、整流用パワーＭＯＳＦＥＴ５からなる閉回路
に電流が流れ、出力端子２ａ，２ｂを介して外部に直流
電圧を供給する。
【０００７】次いで、１次側のパワーＭＯＳＦＥＴ３が
オフすると、２次側の整流用パワーＭＯＳＦＥＴ５はそ
のゲート・ソース電極間が逆方向にバイアスされるの
で、オフする。このとき、転流用パワーＭＯＳＦＥＴ６
はそのゲート・ソース電極間が順方向にバイアスされ、
オンする。したがって、整流用パワーＭＯＳＦＥＴ５の
オン時にチョークコイル９に蓄積されたエネルギーは、
チョークコイル９、コンデンサ１０、転流用パワーＭＯ
ＳＦＥＴ６からなる閉回路に回生され、出力端子２ａ，
２ｂを介して外部に直流電圧を供給する。
オフすると、２次側の整流用パワーＭＯＳＦＥＴ５はそ
のゲート・ソース電極間が逆方向にバイアスされるの
で、オフする。このとき、転流用パワーＭＯＳＦＥＴ６
はそのゲート・ソース電極間が順方向にバイアスされ、
オンする。したがって、整流用パワーＭＯＳＦＥＴ５の
オン時にチョークコイル９に蓄積されたエネルギーは、
チョークコイル９、コンデンサ１０、転流用パワーＭＯ
ＳＦＥＴ６からなる閉回路に回生され、出力端子２ａ，
２ｂを介して外部に直流電圧を供給する。
【０００８】このように、パワーＭＯＳＦＥＴ３のオン
・オフの繰り返しにより、外部回路に一定の電力が供給
される。
・オフの繰り返しにより、外部回路に一定の電力が供給
される。
【０００９】図６（ａ）、（ｂ）はそれぞれ図５におけ
るパワーＭＯＳＦＥＴの電流特性を説明するためのタイ
ミング図およびそのＢ部分の一部拡大図である。図６
（ａ）に示すように、これらの電流特性は整流用パワー
ＭＯＳＦＥＴ５および転流用パワーＭＯＳＦＥＴ６のド
レイン電流特性を示すが、一石フォワード方式のスイッ
チング電源回路において、同期整流回路を構成する２次
側の転流用パワーＭＯＳＦＥＴ６がオンからオフ状態に
変わる際に、このＦＥＴ６のドレイン・ソース電極間は
逆バイアス状態にも関わらず、転流用パワーＭＯＳＦＥ
Ｔ６のソース・ドレイン間に内蔵される内部ダイオード
６′により、内部ダイオード６′、チョークコイル９、
コンデンサ１０の閉回路を形成するので、逆回復期間が
存在する。すなわち、整流用パワーＭＯＳＦＥＴ５およ
び転流用パワーＭＯＳＦＥＴ６が同時にオンしてしま
う。このことは、点線枠Ｂで示すように、ＦＥＴ５のド
レイン電流ＩD とＦＥＴ６のドレイン電流ＩD （互いに
逆方向）が同時に流れることを意味している。
るパワーＭＯＳＦＥＴの電流特性を説明するためのタイ
ミング図およびそのＢ部分の一部拡大図である。図６
（ａ）に示すように、これらの電流特性は整流用パワー
ＭＯＳＦＥＴ５および転流用パワーＭＯＳＦＥＴ６のド
レイン電流特性を示すが、一石フォワード方式のスイッ
チング電源回路において、同期整流回路を構成する２次
側の転流用パワーＭＯＳＦＥＴ６がオンからオフ状態に
変わる際に、このＦＥＴ６のドレイン・ソース電極間は
逆バイアス状態にも関わらず、転流用パワーＭＯＳＦＥ
Ｔ６のソース・ドレイン間に内蔵される内部ダイオード
６′により、内部ダイオード６′、チョークコイル９、
コンデンサ１０の閉回路を形成するので、逆回復期間が
存在する。すなわち、整流用パワーＭＯＳＦＥＴ５およ
び転流用パワーＭＯＳＦＥＴ６が同時にオンしてしま
う。このことは、点線枠Ｂで示すように、ＦＥＴ５のド
レイン電流ＩD とＦＥＴ６のドレイン電流ＩD （互いに
逆方向）が同時に流れることを意味している。
【００１０】また、図６（ｂ）に示すように、同時オン
期間ＢにおけるＦＥＴ６のソース・ドレイン電流ＩSDと
ソース・ドレイン電圧ＶSDの関係は、逆回復期間Ｔ２が
存在するため、互いに逆の関係にある。またＦＥＴ５に
ついての電流・電圧特性は省略しているが、ＦＥＴ６と
電流・電圧特性が逆になるだけで同様である。すなわ
ち、ＦＥＴ５，６が同時にオンしているオーバーラップ
期間が長くなることを意味している。
期間ＢにおけるＦＥＴ６のソース・ドレイン電流ＩSDと
ソース・ドレイン電圧ＶSDの関係は、逆回復期間Ｔ２が
存在するため、互いに逆の関係にある。またＦＥＴ５に
ついての電流・電圧特性は省略しているが、ＦＥＴ６と
電流・電圧特性が逆になるだけで同様である。すなわ
ち、ＦＥＴ５，６が同時にオンしているオーバーラップ
期間が長くなることを意味している。
【００１１】このために、転流用パワーＭＯＳＦＥＴ６
は、そのソース・ドレイン間へ、逆回復時Ｔ２の損失を
低減するために、順方向に且つ並列に高速整流ダイオー
ド７を接続しているが、この転流用パワーＭＯＳＦＥＴ
６のオン期間には内部ダイオード６′に電流が流れる。
しかし、その内部ダイオード６′を用いても、逆回復期
間Ｔ２が長いため、逆回復期間中の電力損失が増大し、
回路の効率を低下してしまう。このことは、図６（ｂ）
においてソースからドレインに流れる電流ＩSDとソース
・ドレイン間に加わる電圧ＶSDのオーバーラップする期
間が長くなることを意味している。
は、そのソース・ドレイン間へ、逆回復時Ｔ２の損失を
低減するために、順方向に且つ並列に高速整流ダイオー
ド７を接続しているが、この転流用パワーＭＯＳＦＥＴ
６のオン期間には内部ダイオード６′に電流が流れる。
しかし、その内部ダイオード６′を用いても、逆回復期
間Ｔ２が長いため、逆回復期間中の電力損失が増大し、
回路の効率を低下してしまう。このことは、図６（ｂ）
においてソースからドレインに流れる電流ＩSDとソース
・ドレイン間に加わる電圧ＶSDのオーバーラップする期
間が長くなることを意味している。
【００１２】
【発明が解決しようとする課題】上述した従来のパワー
ＭＯＳＦＥＴを用いた電源回路は、図６（ｂ）を参照す
れば明らかなように、電圧変換用トランスの２次側に設
けられる２つの整流用および転流用パワーＭＯＳＦＥＴ
が同時にオンしている期間が長い。このため、２つのパ
ワーＭＯＳＦＥＴを用いた同期整流回路では、電力損失
が増大し、回路の効率が低下するという欠点がある。
ＭＯＳＦＥＴを用いた電源回路は、図６（ｂ）を参照す
れば明らかなように、電圧変換用トランスの２次側に設
けられる２つの整流用および転流用パワーＭＯＳＦＥＴ
が同時にオンしている期間が長い。このため、２つのパ
ワーＭＯＳＦＥＴを用いた同期整流回路では、電力損失
が増大し、回路の効率が低下するという欠点がある。
【００１３】このような問題を解決する公知例として図
７に示す２次側のパワーＭＯＳＦＥＴ５″および６″と
１次側のパワーＭＯＳＦＥＴ３″を同時に駆動する制御
回路２５″を備えたスイッチングレギュレータが提案さ
れている（特開昭６０−５９９７３号公報）。
７に示す２次側のパワーＭＯＳＦＥＴ５″および６″と
１次側のパワーＭＯＳＦＥＴ３″を同時に駆動する制御
回路２５″を備えたスイッチングレギュレータが提案さ
れている（特開昭６０−５９９７３号公報）。
【００１４】この例では、２次側の整流用及び平滑用パ
ワーＭＯＳＦＥＴ５″及び６″の同時オン期間を、駆動
回路２５″で制御する内容であるが、その制御方法、タ
イミングチャートについては具体化されておらず不明で
ある。
ワーＭＯＳＦＥＴ５″及び６″の同時オン期間を、駆動
回路２５″で制御する内容であるが、その制御方法、タ
イミングチャートについては具体化されておらず不明で
ある。
【００１５】また、公知例ではＭＯＳＦＥＴの短絡期間
がほとんどなくなると明記してあるが、実際には内部ダ
イオードの逆回復期間が存在し、この逆回復期間をいか
に短くするかが大きな課題であり、この点の改善策につ
いてはふれられていない。
がほとんどなくなると明記してあるが、実際には内部ダ
イオードの逆回復期間が存在し、この逆回復期間をいか
に短くするかが大きな課題であり、この点の改善策につ
いてはふれられていない。
【００１６】なお、図７において、８″は入力端子１ａ
及び１ｂ間に接続された平滑用コンデンサ、２４″は整
流素子（ダイオード）、２６″はパルス幅変調回路、２
７″はパルス幅変調回路２６″の繰り返し周期を決める
発振回路である。
及び１ｂ間に接続された平滑用コンデンサ、２４″は整
流素子（ダイオード）、２６″はパルス幅変調回路、２
７″はパルス幅変調回路２６″の繰り返し周期を決める
発振回路である。
【００１７】本発明の目的は、電圧変換用トランスの２
次側に設けられる２つのパワー絶縁ゲート形ＦＥＴの同
時オン期間を短縮し、電力損失の低減および回路の効率
化を実現するパワー絶縁ゲート形ＦＥＴを用いた電源回
路を提供することにある。
次側に設けられる２つのパワー絶縁ゲート形ＦＥＴの同
時オン期間を短縮し、電力損失の低減および回路の効率
化を実現するパワー絶縁ゲート形ＦＥＴを用いた電源回
路を提供することにある。
【００１８】
【課題を解決するための手段】本発明によれば、一対の
入力端子間に接続した電解コンデンサと、１次巻線およ
び２次巻線を備え且つ前記１次巻線の一端を前記一対の
入力端子の一方に接続した電圧変換用トランスと、前記
電圧変換用トランスの前記１次巻線の他端および前記一
対の入力端子の他方の間に接続したスイッチング用パワ
ー絶縁ゲート形ＦＥＴと、前記電圧変換用トランスの前
記２次巻線の一端および一対の出力端子の一方の間に接
続したチョークコイルと、前記電圧変換用トランスの前
記２次巻線の他端および前記一対の出力端子の他方の間
に接続した整流用パワー絶縁ゲート形ＦＥＴと、前記２
次巻線の前記一端および前記整流用パワー絶縁ゲート形
ＦＥＴのゲート間に接続した第１のコンデンサと、前記
２次巻線の一端および前記出力端子の他方の間に並列に
接続した転流用パワー絶縁ゲート形ＦＥＴおよび高速整
流ダイオードと、前記一対の出力端子間に接続した第２
のコンデンサと、前記一対の出力端子の前記一方および
前記２次巻線の他端に接続される誤差増幅部と、前記誤
差増幅部の出力により駆動されるフォトカプラを介して
接続され且つその出力を前記スイッチング用パワー絶縁
ゲート形ＦＥＴのゲートに帰還する帰還制御部とを備
え、前記出力端子間に一定の電圧を供給するパワー絶縁
ゲート形ＦＥＴを用いた電源回路において、前記電圧変
換用トランスの前記２次巻線の両端および前記転流用パ
ワー絶縁ゲート形ＦＥＴのゲート間に、前記２次巻線側
の電圧変化を検出し且つ前記転流用パワー絶縁ゲート形
ＦＥＴのオン期間を制御するオン期間制御回路を接続し
たことを特徴とするパワー絶縁ゲート形ＦＥＴを用いた
電源回路が得られる。
入力端子間に接続した電解コンデンサと、１次巻線およ
び２次巻線を備え且つ前記１次巻線の一端を前記一対の
入力端子の一方に接続した電圧変換用トランスと、前記
電圧変換用トランスの前記１次巻線の他端および前記一
対の入力端子の他方の間に接続したスイッチング用パワ
ー絶縁ゲート形ＦＥＴと、前記電圧変換用トランスの前
記２次巻線の一端および一対の出力端子の一方の間に接
続したチョークコイルと、前記電圧変換用トランスの前
記２次巻線の他端および前記一対の出力端子の他方の間
に接続した整流用パワー絶縁ゲート形ＦＥＴと、前記２
次巻線の前記一端および前記整流用パワー絶縁ゲート形
ＦＥＴのゲート間に接続した第１のコンデンサと、前記
２次巻線の一端および前記出力端子の他方の間に並列に
接続した転流用パワー絶縁ゲート形ＦＥＴおよび高速整
流ダイオードと、前記一対の出力端子間に接続した第２
のコンデンサと、前記一対の出力端子の前記一方および
前記２次巻線の他端に接続される誤差増幅部と、前記誤
差増幅部の出力により駆動されるフォトカプラを介して
接続され且つその出力を前記スイッチング用パワー絶縁
ゲート形ＦＥＴのゲートに帰還する帰還制御部とを備
え、前記出力端子間に一定の電圧を供給するパワー絶縁
ゲート形ＦＥＴを用いた電源回路において、前記電圧変
換用トランスの前記２次巻線の両端および前記転流用パ
ワー絶縁ゲート形ＦＥＴのゲート間に、前記２次巻線側
の電圧変化を検出し且つ前記転流用パワー絶縁ゲート形
ＦＥＴのオン期間を制御するオン期間制御回路を接続し
たことを特徴とするパワー絶縁ゲート形ＦＥＴを用いた
電源回路が得られる。
【００１９】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００２０】図１は本発明の第１の実施例によるパワー
ＭＯＳＦＥＴを用いた電源回路を示している。図１に示
すように、このパワーＭＯＳＦＥＴを用いた電源回路
は、前述した図５の従来例の電源回路と同様、入力端子
１ａ，１ｂ間にスイッチング用パワーＭＯＳＦＥＴ３
と、電圧変換用トランス４の１次巻線と、電解コンデン
サ８とを接続し、２次側には同様に整流用パワーＭＯＳ
ＦＥＴ５と、転流用パワーＭＯＳＦＥＴ６と、高速ダイ
オード７と、コンデンサ１０とを接続する。また、出力
を含む２次側からは、誤差増幅器２５、フォトカプラ１
６を介し、入力側に設けたスイッチング用パワーＭＯＳ
ＦＥＴ３を制御するための帰還制御部１５を備えてい
る。なお、これらは、前述した従来例と同様であり、そ
の具体的説明は省略する。
ＭＯＳＦＥＴを用いた電源回路を示している。図１に示
すように、このパワーＭＯＳＦＥＴを用いた電源回路
は、前述した図５の従来例の電源回路と同様、入力端子
１ａ，１ｂ間にスイッチング用パワーＭＯＳＦＥＴ３
と、電圧変換用トランス４の１次巻線と、電解コンデン
サ８とを接続し、２次側には同様に整流用パワーＭＯＳ
ＦＥＴ５と、転流用パワーＭＯＳＦＥＴ６と、高速ダイ
オード７と、コンデンサ１０とを接続する。また、出力
を含む２次側からは、誤差増幅器２５、フォトカプラ１
６を介し、入力側に設けたスイッチング用パワーＭＯＳ
ＦＥＴ３を制御するための帰還制御部１５を備えてい
る。なお、これらは、前述した従来例と同様であり、そ
の具体的説明は省略する。
【００２１】本実施例においては、これらに加えて、電
圧変換用トランス４の２次巻線の両端および転流用パワ
ーＭＯＳＦＥＴ６のゲート間に、２次巻線側の電圧変化
を検出し且つ転流用パワーＭＯＳＦＥＴ６のオン期間を
制御するオン期間制御回路２４を接続したことにある。
このオン期間制御回路２４は、主として２次巻線側の電
圧変化を検出する抵抗１９，２０と、これら抵抗１９，
２０の接続点の電圧により出力電圧を変化させる転流制
御部１８と、これら抵抗１９，２０および転流制御部１
８の電位を規制する正電源１７とから構成され、さらに
時定数調整用の抵抗２１，２２およびコンデンサ２３を
備えている。これら抵抗２２、コンデンサ２３は転流制
御部１８の出力電圧を規定する素子である。また、その
転流制御部１８は、出力端子２ｂの電位を反転するイン
バータＩＮＶと、抵抗１９，２０の結合点の電位および
インバータＩＮＶの出力の論理積をとるＡＮＤ回路と、
このＡＮＤ回路の出力により転流用パワーＭＯＳＦＥＴ
６の制御電位を出力するフリップフロップＦＦとから形
成され、本実施例ではＣＭＯＳ論理ＩＣが用いられる。
圧変換用トランス４の２次巻線の両端および転流用パワ
ーＭＯＳＦＥＴ６のゲート間に、２次巻線側の電圧変化
を検出し且つ転流用パワーＭＯＳＦＥＴ６のオン期間を
制御するオン期間制御回路２４を接続したことにある。
このオン期間制御回路２４は、主として２次巻線側の電
圧変化を検出する抵抗１９，２０と、これら抵抗１９，
２０の接続点の電圧により出力電圧を変化させる転流制
御部１８と、これら抵抗１９，２０および転流制御部１
８の電位を規制する正電源１７とから構成され、さらに
時定数調整用の抵抗２１，２２およびコンデンサ２３を
備えている。これら抵抗２２、コンデンサ２３は転流制
御部１８の出力電圧を規定する素子である。また、その
転流制御部１８は、出力端子２ｂの電位を反転するイン
バータＩＮＶと、抵抗１９，２０の結合点の電位および
インバータＩＮＶの出力の論理積をとるＡＮＤ回路と、
このＡＮＤ回路の出力により転流用パワーＭＯＳＦＥＴ
６の制御電位を出力するフリップフロップＦＦとから形
成され、本実施例ではＣＭＯＳ論理ＩＣが用いられる。
【００２２】要するに、本実施例は、転流用パワーＭＯ
ＳＦＥＴ６のゲート電極に、前段となる電圧変換用トラ
ンス４の２次側の電圧変化を抵抗分割によって検出する
部品１９，２０と、転流用パワーＭＯＳＦＥＴ６のオン
期間を制御する転流制御部１８とを接続し、しかもこの
転流制御部１８に駆動用の正電源１７を接続したことに
ある。
ＳＦＥＴ６のゲート電極に、前段となる電圧変換用トラ
ンス４の２次側の電圧変化を抵抗分割によって検出する
部品１９，２０と、転流用パワーＭＯＳＦＥＴ６のオン
期間を制御する転流制御部１８とを接続し、しかもこの
転流制御部１８に駆動用の正電源１７を接続したことに
ある。
【００２３】図２（ａ），（ｂ）はそれぞれ図１におけ
るパワーＭＯＳＦＥＴの電流特性と各点の電位を説明す
るためのタイミング図およびＡ部分の拡大図である。図
２（ａ）に示すように、これらの特性はパワーＭＯＳＦ
ＥＴ５，６のドレイン電流ＩD と、抵抗１９，２０の接
続点の電位ＶＡと、パワーＭＯＳＦＥＴ６のゲート電位
ＶＢとを表わし、また図２（ｂ）においては、Ａ部分を
拡大し、逆回復期間Ｔ１Ａと、パワーＭＯＳＦＥＴ５，
６が同時にオンする同時オン期間を表わしている。
るパワーＭＯＳＦＥＴの電流特性と各点の電位を説明す
るためのタイミング図およびＡ部分の拡大図である。図
２（ａ）に示すように、これらの特性はパワーＭＯＳＦ
ＥＴ５，６のドレイン電流ＩD と、抵抗１９，２０の接
続点の電位ＶＡと、パワーＭＯＳＦＥＴ６のゲート電位
ＶＢとを表わし、また図２（ｂ）においては、Ａ部分を
拡大し、逆回復期間Ｔ１Ａと、パワーＭＯＳＦＥＴ５，
６が同時にオンする同時オン期間を表わしている。
【００２４】また、図２（ｂ）における電流ＩSDは転流
用パワーＭＯＳＦＥＴ６のソース・ドレイン電流を、ま
た電圧ＶSDは転流用パワーＭＯＳＦＥＴ６のソース・ド
レイン電圧を表わし、転流制御部１８を付加すること
で、電流ＩSDと電圧ＶSDのオーバーラップする時間を短
縮し、もって同時オン期間を短かくする。
用パワーＭＯＳＦＥＴ６のソース・ドレイン電流を、ま
た電圧ＶSDは転流用パワーＭＯＳＦＥＴ６のソース・ド
レイン電圧を表わし、転流制御部１８を付加すること
で、電流ＩSDと電圧ＶSDのオーバーラップする時間を短
縮し、もって同時オン期間を短かくする。
【００２５】以下、図１および図２を参照して回路動作
をより具体的に説明する。
をより具体的に説明する。
【００２６】まず、トランス４の１次側に設けたスイッ
チング素子としてのパワーＭＯＳＦＥＴ３がオンする
と、その２次側に接続される整流用パワーＭＯＳＦＥＴ
５のゲート・ソース電極間が順方向にバイアスされ、オ
ンする。そのため、電圧変換用トランス４、チョークコ
イル９、コンデンサ１０、整流用パワーＭＯＳＦＥＴ５
からなる閉回路に電流が流れ、出力端子２ａ，２ｂを介
して外部回路に電力を供給する。このとき、抵抗１９，
２０の接続点ＶＡの電位はハイレベルになるが、転流制
御部１８の出力（ＶＢ）は、ＡＮＤ回路およびフリップ
フロップＦＦを介しているので、ロウ（０）レベルにな
る。したがって、転流制御部１８を備えた駆動回路２４
は転流用パワーＭＯＳＦＥＴ６を駆動しない。
チング素子としてのパワーＭＯＳＦＥＴ３がオンする
と、その２次側に接続される整流用パワーＭＯＳＦＥＴ
５のゲート・ソース電極間が順方向にバイアスされ、オ
ンする。そのため、電圧変換用トランス４、チョークコ
イル９、コンデンサ１０、整流用パワーＭＯＳＦＥＴ５
からなる閉回路に電流が流れ、出力端子２ａ，２ｂを介
して外部回路に電力を供給する。このとき、抵抗１９，
２０の接続点ＶＡの電位はハイレベルになるが、転流制
御部１８の出力（ＶＢ）は、ＡＮＤ回路およびフリップ
フロップＦＦを介しているので、ロウ（０）レベルにな
る。したがって、転流制御部１８を備えた駆動回路２４
は転流用パワーＭＯＳＦＥＴ６を駆動しない。
【００２７】次に、１次側のパワーＭＯＳＦＥＴ３がオ
フすると、２次側の整流用パワーＭＯＳＦＥＴ５のゲー
ト・ソース電極間は逆方向にバイアスされるので、この
整流用パワーＭＯＳＦＥＴ５はオフとなり、接続点ＶＡ
の電位も０レベルに下がる。すなわち、この時点が転流
制御部１８へのトリガポイントとなる。また、整流用パ
ワーＭＯＳＦＥＴ５とは逆に、転流用パワーＭＯＳＦＥ
Ｔ６のゲート・ソース電極間が転流用制御部１８の出力
により順方向にバイアスされるため、転流用パワーＭＯ
ＳＦＥＴ６はオンする。よって、整流用パワーＭＯＳＦ
ＥＴ５のオン時にチョークコイル９に蓄積されたエネル
ギーは、チョークコイル９、コンデンサ１０、転流用パ
ワーＭＯＳＦＥＴ６からなる閉回路に回生され、出力端
子２ａ，２ｂより外部回路に電力供給される。
フすると、２次側の整流用パワーＭＯＳＦＥＴ５のゲー
ト・ソース電極間は逆方向にバイアスされるので、この
整流用パワーＭＯＳＦＥＴ５はオフとなり、接続点ＶＡ
の電位も０レベルに下がる。すなわち、この時点が転流
制御部１８へのトリガポイントとなる。また、整流用パ
ワーＭＯＳＦＥＴ５とは逆に、転流用パワーＭＯＳＦＥ
Ｔ６のゲート・ソース電極間が転流用制御部１８の出力
により順方向にバイアスされるため、転流用パワーＭＯ
ＳＦＥＴ６はオンする。よって、整流用パワーＭＯＳＦ
ＥＴ５のオン時にチョークコイル９に蓄積されたエネル
ギーは、チョークコイル９、コンデンサ１０、転流用パ
ワーＭＯＳＦＥＴ６からなる閉回路に回生され、出力端
子２ａ，２ｂより外部回路に電力供給される。
【００２８】この回生期間において、電圧変換用トラン
ス４の電圧変化を利用し、整流用パワーＭＯＳＦＥＴ５
がオフしたポイントを電圧変換用トランス４の両端の電
圧より検出する。すなわち、ＶＡ点の電位（ロウレベ
ル）を転流制御部１８にトリガ信号として入力すること
により、転流用パワーＭＯＳＦＥＴ６はオンする。この
転流用パワーＭＯＳＦＥＴ６のオン期間は、このＭＯＳ
ＦＥＴ６の「ターンオフ時間」（ＦＥＴ６が完全にオフ
となる時間）＜「デッドタイム」になるように、転流制
御部１８に接続される抵抗２２およびコンデンサ２３の
定数を設定し、逆回復期間Ｔ１時（すなわち、パワーＭ
ＯＳＦＥＴ５，６の同時オン時）には、転流用パワーＭ
ＯＳＦＥＴ６がオフ状態になる。したがって、転流用パ
ワーＭＯＳＦＥＴ６の内部ダイオード６′には電流が流
れず、高速整流ダイオード７を導通させることにより、
この期間の電力損失を低減することができ、回路の効率
向上を図ることができる。
ス４の電圧変化を利用し、整流用パワーＭＯＳＦＥＴ５
がオフしたポイントを電圧変換用トランス４の両端の電
圧より検出する。すなわち、ＶＡ点の電位（ロウレベ
ル）を転流制御部１８にトリガ信号として入力すること
により、転流用パワーＭＯＳＦＥＴ６はオンする。この
転流用パワーＭＯＳＦＥＴ６のオン期間は、このＭＯＳ
ＦＥＴ６の「ターンオフ時間」（ＦＥＴ６が完全にオフ
となる時間）＜「デッドタイム」になるように、転流制
御部１８に接続される抵抗２２およびコンデンサ２３の
定数を設定し、逆回復期間Ｔ１時（すなわち、パワーＭ
ＯＳＦＥＴ５，６の同時オン時）には、転流用パワーＭ
ＯＳＦＥＴ６がオフ状態になる。したがって、転流用パ
ワーＭＯＳＦＥＴ６の内部ダイオード６′には電流が流
れず、高速整流ダイオード７を導通させることにより、
この期間の電力損失を低減することができ、回路の効率
向上を図ることができる。
【００２９】図３は本発明の第２の実施例によるパワー
ＭＯＳＦＥＴを用いた電源回路を示す。図３において、
第１の実施例とは転流用パワーＭＯＳＦＥＴ６のオン期
間を制御するオン期間制御回路（遅延回路）２４を抵抗
２０、コンデンサ２４′、ＤＩＡＣ（Ｄｉｏｄｅ ＡＣ
Ｓｗｉｔｃｈ）２５′、及びＳＣＲ（Ｓｉｌｉｃｏｎ
Ｃｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ）２６で
構成する。
ＭＯＳＦＥＴを用いた電源回路を示す。図３において、
第１の実施例とは転流用パワーＭＯＳＦＥＴ６のオン期
間を制御するオン期間制御回路（遅延回路）２４を抵抗
２０、コンデンサ２４′、ＤＩＡＣ（Ｄｉｏｄｅ ＡＣ
Ｓｗｉｔｃｈ）２５′、及びＳＣＲ（Ｓｉｌｉｃｏｎ
Ｃｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ）２６で
構成する。
【００３０】次に図３の実施例の動作を図４をも参照し
て説明する。
て説明する。
【００３１】２次側の基本動作は第１の実施例と同じで
あり、オン期間制御回路（遅延回路）２４の動作につい
て説明する。
あり、オン期間制御回路（遅延回路）２４の動作につい
て説明する。
【００３２】整流用パワーＭＯＳＦＥＴ５がオフ、転流
用パワーＭＯＳＦＥＴ６がオン状態の回生期間におい
て、電圧変換トランス４の２次側のｂ点は正の電圧であ
り、抵抗２０を通してコンデンサ２４′に電荷が蓄積さ
れる。抵抗２０とコンデンサ２４の中点ｃの電圧がＤＩ
ＡＣ２５′のブレークオーバー電圧以上になるとＤＩＡ
Ｃ２５′がオンし、ＳＣＲ２６のゲートにトリガ電流を
供給し、ＳＣＲ２６がオンする。ＳＣＲ２６のアノード
及びカソードは転流用パワーＭＯＳＦＥＴ６のゲート及
びソースに接続されている。ＳＣＲ２６がオンすると転
流用パワーＭＯＳＦＥＴ６のゲート・ソース間電圧がほ
ぼ０Ｖになり、転流用パワーＭＯＳＦＥＴ６はオフす
る。以上のように転流用パワーＭＯＳＦＥＴ６のオン期
間は、抵抗２０とコンデンサ２４′の時定数によって設
定でき、第１の実施例と同じく逆回復時間の短縮化が図
れる。
用パワーＭＯＳＦＥＴ６がオン状態の回生期間におい
て、電圧変換トランス４の２次側のｂ点は正の電圧であ
り、抵抗２０を通してコンデンサ２４′に電荷が蓄積さ
れる。抵抗２０とコンデンサ２４の中点ｃの電圧がＤＩ
ＡＣ２５′のブレークオーバー電圧以上になるとＤＩＡ
Ｃ２５′がオンし、ＳＣＲ２６のゲートにトリガ電流を
供給し、ＳＣＲ２６がオンする。ＳＣＲ２６のアノード
及びカソードは転流用パワーＭＯＳＦＥＴ６のゲート及
びソースに接続されている。ＳＣＲ２６がオンすると転
流用パワーＭＯＳＦＥＴ６のゲート・ソース間電圧がほ
ぼ０Ｖになり、転流用パワーＭＯＳＦＥＴ６はオフす
る。以上のように転流用パワーＭＯＳＦＥＴ６のオン期
間は、抵抗２０とコンデンサ２４′の時定数によって設
定でき、第１の実施例と同じく逆回復時間の短縮化が図
れる。
【００３３】本実施例では、第１の実施例に対し、抵抗
２０、コンデンサ２４′、ＤＩＡＣ２５′、ＳＣＲ２６
の部品で構成でき、特に第１の実施例のように制御用に
ＩＣを用いていないため三端子レギュレータなどの安定
化電源回路が不要であり、より小型化が図れる。
２０、コンデンサ２４′、ＤＩＡＣ２５′、ＳＣＲ２６
の部品で構成でき、特に第１の実施例のように制御用に
ＩＣを用いていないため三端子レギュレータなどの安定
化電源回路が不要であり、より小型化が図れる。
【００３４】
【発明の効果】以上説明したように、本発明のパワーＭ
ＯＳＦＥＴを用いた電源回路は、電圧変換用トランスの
２次側に接続する整流用パワーＭＯＳＦＥＴおよび転流
用パワーＭＯＳＦＥＴの同時オン期間前に転流用パワー
ＭＯＳＦＥＴをオフさせ、高速整流ダイオードを導通さ
せる転流制御部を設けることにより、この期間の電力損
失を低減させるとともに、回路の効率向上を実現できる
という効果がある。
ＯＳＦＥＴを用いた電源回路は、電圧変換用トランスの
２次側に接続する整流用パワーＭＯＳＦＥＴおよび転流
用パワーＭＯＳＦＥＴの同時オン期間前に転流用パワー
ＭＯＳＦＥＴをオフさせ、高速整流ダイオードを導通さ
せる転流制御部を設けることにより、この期間の電力損
失を低減させるとともに、回路の効率向上を実現できる
という効果がある。
【００３５】また、オン期間制御回路を抵抗、コンデン
サ、ＤＩＡＣ、ＳＣＲで構成した場合、安定化電源回路
が不要であり、より小型化が図れる効果がある。
サ、ＤＩＡＣ、ＳＣＲで構成した場合、安定化電源回路
が不要であり、より小型化が図れる効果がある。
【図１】本発明の第１の実施例によるパワーＭＯＳＦＥ
Ｔを用いた電源回路のブロック図である。
Ｔを用いた電源回路のブロック図である。
【図２】図１におけるパワーＭＯＳＦＥＴの電流特性お
よび各点の電位を説明するためのタイミング図である。
よび各点の電位を説明するためのタイミング図である。
【図３】本発明の第２の実施例によるパワーＭＯＳＦＥ
Ｔを用いた電源回路のブロック図である。
Ｔを用いた電源回路のブロック図である。
【図４】図３の電源回路の動作を説明するためのタイミ
ング図である。
ング図である。
【図５】従来のパワーＭＯＳＦＥＴを用いた電源回路の
ブロック図である。
ブロック図である。
【図６】図５におけるパワーＭＯＳＦＥＴの電流特性を
説明するためのタイミング図である。
説明するためのタイミング図である。
【図７】図７はもう一つの従来例のブロック図である。
１ａ，１ｂ 入力端子 ２ａ，２ｂ 出力端子 ３ スイッチング用パワーＭＯＳＦＥＴ ３′，５′，６′ 内部ダイオード ４ 電圧変換用トランス ５ 整流用パワーＭＯＳＦＥＴ ６ 転流用パワーＭＯＳＦＥＴ ７ 高速整流ダイオード ８ 電解コンデンサ ９ チョークコイル １０，１１ コンデンサ １５ 帰還制御部 １６ フォトカプラ １７ 正電源 １８ 転流制御部 １９，２０ 電圧検出抵抗 ２４ オン期間制御回路 ２４′ コンデンサ ２５ 誤差増幅部 ２５′ ＤＩＡＣ ２６ ＳＣＲ
Claims (4)
- 【請求項１】 一対の入力端子間に接続した電解コンデ
ンサと、１次巻線および２次巻線を備え且つ前記１次巻
線の一端を前記一対の入力端子の一方に接続した電圧変
換用トランスと、前記電圧変換用トランスの前記１次巻
線の他端および前記一対の入力端子の他方の間に接続し
たスイッチング用パワー絶縁ゲート形ＦＥＴと、前記電
圧変換用トランスの前記２次巻線の一端および一対の出
力端子の一方の間に接続したチョークコイルと、前記電
圧変換用トランスの前記２次巻線の他端および前記一対
の出力端子の他方の間に接続した整流用パワー絶縁ゲー
ト形ＦＥＴと、前記２次巻線の前記一端および前記整流
用パワー絶縁ゲート形ＦＥＴのゲート間に接続した第１
のコンデンサと、前記２次巻線の一端および前記出力端
子の他方の間に並列に接続した転流用パワー絶縁ゲート
形ＦＥＴおよび高速整流ダイオードと、前記一対の出力
端子間に接続した第２のコンデンサと、前記一対の出力
端子の前記一方および前記２次巻線の他端に接続される
誤差増幅部と、前記誤差増幅部の出力により駆動される
フォトカプラを介して接続され且つその出力を前記スイ
ッチング用パワー絶縁ゲート形ＦＥＴのゲートに帰還す
る帰還制御部とを備え、前記出力端子間に一定の電圧を
供給するパワー絶縁ゲート形ＦＥＴを用いた電源回路に
おいて、前記電圧変換用トランスの前記２次巻線の両端
および前記転流用パワー絶縁ゲート形ＦＥＴのゲート間
に、前記２次巻線側の電圧変化を検出し且つ前記転流用
パワー絶縁ゲート形ＦＥＴのオン期間を制御するオン期
間制御回路を接続したことを特徴とするパワー絶縁ゲー
ト形ＦＥＴを用いた電源回路。 - 【請求項２】 前記オン期間制御回路は、前記２次巻線
側の電圧変化を検出する抵抗手段と、前記抵抗手段の電
圧により出力電圧を変化させる転流制御部と、前記抵抗
手段および前記転流制御部の電位を規制する正電源とか
ら構成した請求項１記載のパワー絶縁ゲート形ＦＥＴを
用いた電源回路。 - 【請求項３】 前記転流制御部は、前記出力端子の前記
他端の電位を反転するインバータと、前記抵抗手段の結
合電位および前記インバータの出力の論理積をとるＡＮ
Ｄ回路と、前記ＡＮＤ回路の出力により前記転流用パワ
ー絶縁ゲート形ＦＥＴの制御電位を出力するフリップフ
ロップとからなる請求項２記載のパワー絶縁ゲート形Ｆ
ＥＴを用いた電源回路。 - 【請求項４】 前記オン期間制御回路は、前記電圧変換
用トランスの前記２次巻線の両端間に接続された抵抗及
びコンデンサの直列接続回路と、前記抵抗及び前記コン
デンサの接続点に接続された第１の端子と、第２の端子
とを備えると共にブレークオーバー電圧を有し、前記第
１の端子の電圧が前記ブレークオーバー電圧以上になる
と、オンし、前記第２の端子にトリガ電流を出力するＤ
ＩＡＣと、前記第２の端子に接続されたゲートと、前記
一対の出力端子の前記他方に接続されたカソードと、前
記転流用パワー絶縁ゲート形ＦＥＴのゲートに接続され
たアノードとを備え、前記トリガ電流をゲートに供給さ
れると、オンし、前記転流用パワー絶縁ゲート形ＦＥＴ
をオフさせるＳＣＲとを有し、前記転流用パワー絶縁ゲ
ート形ＦＥＴのオン期間が前記抵抗及びコンデンサの直
列接続回路の時定数によって決定されることを特徴とす
る請求項１に記載のパワー絶縁ゲート形ＦＥＴを用いた
電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15565896A JP2882472B2 (ja) | 1996-02-28 | 1996-06-17 | パワー絶縁ゲート形ｆｅｔを用いた電源回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-41395 | 1996-02-28 | ||
| JP4139596 | 1996-02-28 | ||
| JP15565896A JP2882472B2 (ja) | 1996-02-28 | 1996-06-17 | パワー絶縁ゲート形ｆｅｔを用いた電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09294370A true JPH09294370A (ja) | 1997-11-11 |
| JP2882472B2 JP2882472B2 (ja) | 1999-04-12 |
Family
ID=26381000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15565896A Expired - Fee Related JP2882472B2 (ja) | 1996-02-28 | 1996-06-17 | パワー絶縁ゲート形ｆｅｔを用いた電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2882472B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11196571A (ja) * | 1997-12-26 | 1999-07-21 | Toshiba Corp | スイッチング電源装置 |
| WO2014049754A1 (ja) * | 2012-09-26 | 2014-04-03 | 富士通株式会社 | 電圧変換装置および同期整流回路 |
| US10741546B2 (en) | 2018-06-29 | 2020-08-11 | Fuji Electric Co., Ltd. | Semiconductor device |
-
1996
- 1996-06-17 JP JP15565896A patent/JP2882472B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11196571A (ja) * | 1997-12-26 | 1999-07-21 | Toshiba Corp | スイッチング電源装置 |
| WO2014049754A1 (ja) * | 2012-09-26 | 2014-04-03 | 富士通株式会社 | 電圧変換装置および同期整流回路 |
| US10741546B2 (en) | 2018-06-29 | 2020-08-11 | Fuji Electric Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2882472B2 (ja) | 1999-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990106 |
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