JPH10136646A - 同期整流器 - Google Patents
同期整流器Info
- Publication number
- JPH10136646A JPH10136646A JP30241496A JP30241496A JPH10136646A JP H10136646 A JPH10136646 A JP H10136646A JP 30241496 A JP30241496 A JP 30241496A JP 30241496 A JP30241496 A JP 30241496A JP H10136646 A JPH10136646 A JP H10136646A
- Authority
- JP
- Japan
- Prior art keywords
- switch element
- mos fet
- voltage
- circuit
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dc-Dc Converters (AREA)
- Rectifiers (AREA)
Abstract
(57)【要約】
【課題】 低電力損失の同期整流器を提供する。
【解決手段】 ＤＣ−ＤＣ変換回路の同期整流器18を第
１のＭＯＳ ＦＥＴ７と第２のＭＯＳ ＦＥＴ８とバイ
アスダイオード20と短絡スイッチ素子21と抵抗体22，23
で構成する。第１のＭＯＳ ＦＥＴ７と短絡スイッチ素
子21はメインスイッチ素子４のオン動作に同期してオン
させる。第２のＭＯＳ ＦＥＴ８はメインスイッチ素子
４がオフのときオンさせる。メインスイッチ素子４のオ
ン時はチョークコイル12の電流は第１のＭＯＳ ＦＥＴ
７を通し、メインスイッチ素子４のオフ時は第２のＭＯ
Ｓ ＦＥＴ８を通して流す。メインスイッチ素子４のオ
フ状態で、トランス２の巻線電圧が零電圧になったとき
にも、短絡スイッチ素子21のオフ動作で、バイアスダイ
オード20により第２のＭＯＳ ＦＥＴ８のゲート・ソー
ス間の入力寄生容量の電荷放電を阻止し、第２のＭＯＳ
ＦＥＴ８を引き続きオン動作させる。
１のＭＯＳ ＦＥＴ７と第２のＭＯＳ ＦＥＴ８とバイ
アスダイオード20と短絡スイッチ素子21と抵抗体22，23
で構成する。第１のＭＯＳ ＦＥＴ７と短絡スイッチ素
子21はメインスイッチ素子４のオン動作に同期してオン
させる。第２のＭＯＳ ＦＥＴ８はメインスイッチ素子
４がオフのときオンさせる。メインスイッチ素子４のオ
ン時はチョークコイル12の電流は第１のＭＯＳ ＦＥＴ
７を通し、メインスイッチ素子４のオフ時は第２のＭＯ
Ｓ ＦＥＴ８を通して流す。メインスイッチ素子４のオ
フ状態で、トランス２の巻線電圧が零電圧になったとき
にも、短絡スイッチ素子21のオフ動作で、バイアスダイ
オード20により第２のＭＯＳ ＦＥＴ８のゲート・ソー
ス間の入力寄生容量の電荷放電を阻止し、第２のＭＯＳ
ＦＥＴ８を引き続きオン動作させる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＣ−ＤＣ変化回
路等に組み込まれる同期整流器に関するものである。
路等に組み込まれる同期整流器に関するものである。
【０００２】
【従来の技術】図４には同期整流器１を備えたＤＣ−Ｄ
Ｃ変換回路（ＤＣ−ＤＣコンバータ）が示されている。
同図において、トランス２の一次巻線（一次コイル）の
一端側にはＭＯＳ ＦＥＴ（電界効果トランジスタ）の
メインスイッチ素子４が直列に接続され、この一次巻線
３とメインスイッチ素子４の直列接続体のコイル端側は
直流電源５の陽極に接続され、また、メインスイッチ素
子４のソース側は直流電源５の陰極に接続されている。
Ｃ変換回路（ＤＣ−ＤＣコンバータ）が示されている。
同図において、トランス２の一次巻線（一次コイル）の
一端側にはＭＯＳ ＦＥＴ（電界効果トランジスタ）の
メインスイッチ素子４が直列に接続され、この一次巻線
３とメインスイッチ素子４の直列接続体のコイル端側は
直流電源５の陽極に接続され、また、メインスイッチ素
子４のソース側は直流電源５の陰極に接続されている。
【０００３】トランス２の二次巻線（二次コイル）６の
出力側には同期整流器１が接続されている。この同期整
流器１は第１のＭＯＳ ＦＥＴ７と第２のＭＯＳ ＦＥ
Ｔ８とを組み合わせたもので、第１のＭＯＳ ＦＥＴ７
のゲートは二次巻線６の一端側に接続され、第１のＭＯ
Ｓ ＦＥＴ７のドレインは二次巻線６の他端側に接続さ
れている。そして、第１のＭＯＳ ＦＥＴ７のドレイン
と第２のＭＯＳ ＦＥＴ８のゲートが接続され、第２の
ＭＯＳ ＦＥＴ８のドレインは第１のＭＯＳＦＥＴ７の
ゲートに接続されており、第２のＭＯＳ ＦＥＴ８のソ
ースは第１のＭＯＳ ＦＥＴ７のソースに接続されてい
る。
出力側には同期整流器１が接続されている。この同期整
流器１は第１のＭＯＳ ＦＥＴ７と第２のＭＯＳ ＦＥ
Ｔ８とを組み合わせたもので、第１のＭＯＳ ＦＥＴ７
のゲートは二次巻線６の一端側に接続され、第１のＭＯ
Ｓ ＦＥＴ７のドレインは二次巻線６の他端側に接続さ
れている。そして、第１のＭＯＳ ＦＥＴ７のドレイン
と第２のＭＯＳ ＦＥＴ８のゲートが接続され、第２の
ＭＯＳ ＦＥＴ８のドレインは第１のＭＯＳＦＥＴ７の
ゲートに接続されており、第２のＭＯＳ ＦＥＴ８のソ
ースは第１のＭＯＳ ＦＥＴ７のソースに接続されてい
る。
【０００４】第２のＭＯＳ ＦＥＴ８のソースとドレイ
ン間にはドレイン側をカソード側にして第２のＭＯＳ
ＦＥＴ８のボディダイオードよりも電圧降下のより小さ
い転流ダイオード（例えば、ショットキーバリアダイオ
ード）10が接続されている。そして、前記転流ダイオー
ド10のカソードに並列にコンデンサ11の一端が接続さ
れ、このコンデンサ11の一端側と転流ダイオード10のア
ノード間にはチョークコイル12が接続されている。そし
て、コンデンサ11の両端側の出力端間には負荷13が接続
される。
ン間にはドレイン側をカソード側にして第２のＭＯＳ
ＦＥＴ８のボディダイオードよりも電圧降下のより小さ
い転流ダイオード（例えば、ショットキーバリアダイオ
ード）10が接続されている。そして、前記転流ダイオー
ド10のカソードに並列にコンデンサ11の一端が接続さ
れ、このコンデンサ11の一端側と転流ダイオード10のア
ノード間にはチョークコイル12が接続されている。そし
て、コンデンサ11の両端側の出力端間には負荷13が接続
される。
【０００５】前記コンデンサ11の出力電圧（回路出力電
圧）は抵抗体14，15の直列回路により検出されており、
この出力の検出電圧はフォトカプラ16を介してメインス
イッチ素子４のスイッチング動作を制御するスイッチン
グ制御回路17に加えられている。
圧）は抵抗体14，15の直列回路により検出されており、
この出力の検出電圧はフォトカプラ16を介してメインス
イッチ素子４のスイッチング動作を制御するスイッチン
グ制御回路17に加えられている。
【０００６】このスイッチング制御回路17は、通常、パ
ルス幅制御回路によって構成され、コンデンサ11の出力
電圧が低下したときにはメインスイッチ素子４のゲート
に加えるオンパルス幅を広くし、出力電圧が上昇したと
きにはメインスイッチ素子４のゲートに加えるオンパル
ス幅を狭く制御して、出力電圧の安定化を行うものであ
る。
ルス幅制御回路によって構成され、コンデンサ11の出力
電圧が低下したときにはメインスイッチ素子４のゲート
に加えるオンパルス幅を広くし、出力電圧が上昇したと
きにはメインスイッチ素子４のゲートに加えるオンパル
ス幅を狭く制御して、出力電圧の安定化を行うものであ
る。
【０００７】なお、図４における各スイッチ素子のＤは
ドレイン、Ｓはソース、Ｇはゲートをそれぞれ示してい
る。
ドレイン、Ｓはソース、Ｇはゲートをそれぞれ示してい
る。
【０００８】次にこの種のＤＣ−ＤＣ変換回路の動作を
図５に示すタイムチャートを用いて説明する。まず、時
刻ｔ0 でメインスイッチ素子４がオンすると、トランス
２の一次巻線３に直流電源５の電圧Ｅが印加され、一次
巻線３の巻数をｎ1 、二次巻線６の巻数をｎ2 としたと
き、トランス２の二次巻線６に電圧ｖn2（ｖn2＝Ｅ・ｎ
2 ／ｎ1 ）が誘起する。そして、この電圧ｖn2が第１の
ＭＯＳ ＦＥＴ７のゲート・ソース間に印加され、第１
のＭＯＳ ＦＥＴ７がメインスイッチ素子３のオン動作
に同期してオンする。なお、二次巻線６に誘起する電圧
ｖn2は第１のＭＯＳ ＦＥＴ７のゲート側がプラス側と
なる電圧であり、ドレイン側がマイナス側となる電圧で
ある。
図５に示すタイムチャートを用いて説明する。まず、時
刻ｔ0 でメインスイッチ素子４がオンすると、トランス
２の一次巻線３に直流電源５の電圧Ｅが印加され、一次
巻線３の巻数をｎ1 、二次巻線６の巻数をｎ2 としたと
き、トランス２の二次巻線６に電圧ｖn2（ｖn2＝Ｅ・ｎ
2 ／ｎ1 ）が誘起する。そして、この電圧ｖn2が第１の
ＭＯＳ ＦＥＴ７のゲート・ソース間に印加され、第１
のＭＯＳ ＦＥＴ７がメインスイッチ素子３のオン動作
に同期してオンする。なお、二次巻線６に誘起する電圧
ｖn2は第１のＭＯＳ ＦＥＴ７のゲート側がプラス側と
なる電圧であり、ドレイン側がマイナス側となる電圧で
ある。
【０００９】前記第１のＭＯＳ ＦＥＴ７のオン駆動に
より、この第１のＭＯＳ ＦＥＴ７に電流ｉ1 が流れ
る。なお、図５の（ｂ）は第１のＭＯＳ ＦＥＴ７のゲ
ート・ソース間電圧（ｖGS1 ）を示す。
より、この第１のＭＯＳ ＦＥＴ７に電流ｉ1 が流れ
る。なお、図５の（ｂ）は第１のＭＯＳ ＦＥＴ７のゲ
ート・ソース間電圧（ｖGS1 ）を示す。
【００１０】一方、第２のＭＯＳ ＦＥＴ８は、そのゲ
ート・ソース間が前記第１のＭＯＳＦＥＴ７のオン動作
により短絡されるのでオフ状態を維持する。また、転流
ダイオード10も逆バイアスされるので、オフ状態を維持
する。この結果、チョークコイル12とコンデンサ11で構
成される平滑フィルタと負荷13には第１のＭＯＳＦＥＴ
７を介して電力が供給される。このとき、チョークコイ
ル12を流れる電流ｉc はＭＯＳ ＦＥＴ７を流れる電流
ｉ1 に等しくなる。
ート・ソース間が前記第１のＭＯＳＦＥＴ７のオン動作
により短絡されるのでオフ状態を維持する。また、転流
ダイオード10も逆バイアスされるので、オフ状態を維持
する。この結果、チョークコイル12とコンデンサ11で構
成される平滑フィルタと負荷13には第１のＭＯＳＦＥＴ
７を介して電力が供給される。このとき、チョークコイ
ル12を流れる電流ｉc はＭＯＳ ＦＥＴ７を流れる電流
ｉ1 に等しくなる。
【００１１】時刻ｔ1 でメインスイッチ素子４がオフす
ると、励磁エネルギによりトランス２の一次巻線３に逆
電圧が発生し、このため、トランス２の二次巻線６の電
圧は極性が反転し、第１のＭＯＳ ＦＥＴ７はオフし、
第２のＭＯＳ ＦＥＴ８はゲート・ソース間に電圧ｖ
GS2 が印加されてオンする。この第２のＭＯＳ ＦＥＴ
８のオン電圧は転流ダイオード10のオン電圧より低いの
で、チョークコイル12の電流ｉc は転流ダイオード10側
には流れずに第２のＭＯＳ ＦＥＴ８側を流れ、チョー
クコイル12の電流ｉc の連続性が保たれる。このとき、
チョークコイル12を流れる電流ｉc は第２のＭＯＳ Ｆ
ＥＴ８を流れる電流ｉ2 に等しい。
ると、励磁エネルギによりトランス２の一次巻線３に逆
電圧が発生し、このため、トランス２の二次巻線６の電
圧は極性が反転し、第１のＭＯＳ ＦＥＴ７はオフし、
第２のＭＯＳ ＦＥＴ８はゲート・ソース間に電圧ｖ
GS2 が印加されてオンする。この第２のＭＯＳ ＦＥＴ
８のオン電圧は転流ダイオード10のオン電圧より低いの
で、チョークコイル12の電流ｉc は転流ダイオード10側
には流れずに第２のＭＯＳ ＦＥＴ８側を流れ、チョー
クコイル12の電流ｉc の連続性が保たれる。このとき、
チョークコイル12を流れる電流ｉc は第２のＭＯＳ Ｆ
ＥＴ８を流れる電流ｉ2 に等しい。
【００１２】時刻ｔ2 でトランス２の巻線電圧が零にな
ると、第２のＭＯＳ ＦＥＴ８はオフし、チョークコイ
ル12の電流ｉc は第２のＭＯＳ ＦＥＴ８のボディダイ
オードを流れようとするが、このボディダイオードより
も電圧降下の小さな転流ダイオード10を流れるようにな
り、チョークコイル12の電流ｉc の連続性が保たれる。
このチョークコイル12を流れる電流ｉc は転流ダイオー
ド10を流れる電流ｉdに等しい。
ると、第２のＭＯＳ ＦＥＴ８はオフし、チョークコイ
ル12の電流ｉc は第２のＭＯＳ ＦＥＴ８のボディダイ
オードを流れようとするが、このボディダイオードより
も電圧降下の小さな転流ダイオード10を流れるようにな
り、チョークコイル12の電流ｉc の連続性が保たれる。
このチョークコイル12を流れる電流ｉc は転流ダイオー
ド10を流れる電流ｉdに等しい。
【００１３】次に時刻ｔ3 で再びメインスイッチ素子４
がオンすると、トランス２の一次巻線３に直流電源５の
電圧Ｅが印加され、前記時刻ｔ0 の動作と同一の動作が
行われる。このように、ｔ0 〜ｔ3 の動作が繰り返し行
われ、負荷13に供給されるチョークコイル12の電流ｉc
の連続性が保たれるのである。
がオンすると、トランス２の一次巻線３に直流電源５の
電圧Ｅが印加され、前記時刻ｔ0 の動作と同一の動作が
行われる。このように、ｔ0 〜ｔ3 の動作が繰り返し行
われ、負荷13に供給されるチョークコイル12の電流ｉc
の連続性が保たれるのである。
【００１４】
【発明が解決しようとする課題】この種の従来の回路で
は、前記時刻ｔ2 〜ｔ3 の区間において、第２のＭＯＳ
ＦＥＴ８がオフ状態を維持し、この状態で、チョークコ
イル12に流れる電流の連続性を維持するために転流ダイ
オード10を設けているが、この転流ダイオードオ10は、
第２のＭＯＳ ＦＥＴ８のオン状態時の電圧降下よりも
大きな電圧降下が生じるため、その転流ダイオード10に
電流が流れる期間の電力損失が大きくなるという問題が
ある。この転流ダイオード10を省略しても、第２のＭＯ
Ｓ ＦＥＴ８のボディダイオードを通して前記ｔ2 〜ｔ
3 の期間においてチョークコイル12の電流ｉc を連続的
に流すことは可能であるが、そうすると、第２のＭＯＳ
ＦＥＴ８のボディダイオードの電圧降下は転流ダイオー
ド10の電圧降下よりも大きいので、さらに電力損失が大
きくなってしまうという問題が生じる。
は、前記時刻ｔ2 〜ｔ3 の区間において、第２のＭＯＳ
ＦＥＴ８がオフ状態を維持し、この状態で、チョークコ
イル12に流れる電流の連続性を維持するために転流ダイ
オード10を設けているが、この転流ダイオードオ10は、
第２のＭＯＳ ＦＥＴ８のオン状態時の電圧降下よりも
大きな電圧降下が生じるため、その転流ダイオード10に
電流が流れる期間の電力損失が大きくなるという問題が
ある。この転流ダイオード10を省略しても、第２のＭＯ
Ｓ ＦＥＴ８のボディダイオードを通して前記ｔ2 〜ｔ
3 の期間においてチョークコイル12の電流ｉc を連続的
に流すことは可能であるが、そうすると、第２のＭＯＳ
ＦＥＴ８のボディダイオードの電圧降下は転流ダイオー
ド10の電圧降下よりも大きいので、さらに電力損失が大
きくなってしまうという問題が生じる。
【００１５】本発明は上記課題を解決するためになされ
たものであり、その目的は、トランス２の巻線電圧が零
になる区間（前記ｔ2 〜ｔ3 の期間）の消費電力を転流
ダイオード10を省略した上で大幅に低減することが可能
な同期整流器を提供することにある。
たものであり、その目的は、トランス２の巻線電圧が零
になる区間（前記ｔ2 〜ｔ3 の期間）の消費電力を転流
ダイオード10を省略した上で大幅に低減することが可能
な同期整流器を提供することにある。
【００１６】
【課題を解決するための手段】本発明は上記目的を達成
するために、次のような手段を講じている。すなわち、
第１の発明は、直流電源にトランスの一次巻線とメイン
スイッチ素子の直列回路が接続され、前記メインスイッ
チ素子のオン・オフ駆動により前記トランスの二次巻線
に誘起する電圧を整流平滑して出力するＤＣ−ＤＣ変換
回路に組み込まれる同期整流器において、前記メインス
イッチ素子がオンしたときにマイナスの電圧が発生する
側のトランスの二次巻線の一端側に第１のＭＯＳ ＦＥ
Ｔのドレインが、プラスの電圧が発生する側の前記トラ
ンスの二次巻線の他端側に第１のＭＯＳ ＦＥＴのゲー
トがそれぞれ接続され、前記第１のＭＯＳ ＦＥＴのゲ
ートに第２のＭＯＳ ＦＥＴのドレインが、前記第１の
ＭＯＳ ＦＥＴのソースに第２のＭＯＳ ＦＥＴのソー
スがそれぞれ接続され、前記第１のＭＯＳ ＦＥＴのド
レインと第２のＭＯＳ ＦＥＴのゲート間には第２のＭ
ＯＳ ＦＥＴのゲート側をカソード側としてバイアスダ
イオードが接続されており、このバイアスダイオードの
アノードとカソード間には前記トランスの二次巻線の電
圧を駆動源として前記第１のＭＯＳ ＦＥＴのゲートが
プラス電位となる期間をオン期間としてオンして前記バ
イアスダイオードを短絡する短絡スイッチ素子が設けら
れている構成をもって課題を解決する手段としている。
するために、次のような手段を講じている。すなわち、
第１の発明は、直流電源にトランスの一次巻線とメイン
スイッチ素子の直列回路が接続され、前記メインスイッ
チ素子のオン・オフ駆動により前記トランスの二次巻線
に誘起する電圧を整流平滑して出力するＤＣ−ＤＣ変換
回路に組み込まれる同期整流器において、前記メインス
イッチ素子がオンしたときにマイナスの電圧が発生する
側のトランスの二次巻線の一端側に第１のＭＯＳ ＦＥ
Ｔのドレインが、プラスの電圧が発生する側の前記トラ
ンスの二次巻線の他端側に第１のＭＯＳ ＦＥＴのゲー
トがそれぞれ接続され、前記第１のＭＯＳ ＦＥＴのゲ
ートに第２のＭＯＳ ＦＥＴのドレインが、前記第１の
ＭＯＳ ＦＥＴのソースに第２のＭＯＳ ＦＥＴのソー
スがそれぞれ接続され、前記第１のＭＯＳ ＦＥＴのド
レインと第２のＭＯＳ ＦＥＴのゲート間には第２のＭ
ＯＳ ＦＥＴのゲート側をカソード側としてバイアスダ
イオードが接続されており、このバイアスダイオードの
アノードとカソード間には前記トランスの二次巻線の電
圧を駆動源として前記第１のＭＯＳ ＦＥＴのゲートが
プラス電位となる期間をオン期間としてオンして前記バ
イアスダイオードを短絡する短絡スイッチ素子が設けら
れている構成をもって課題を解決する手段としている。
【００１７】また、第２の発明は、トランスの二次側に
二次巻線とは独立した別個の別巻線が設けられ、前記第
１の発明の二次巻線を短絡スイッチ素子の駆動源とする
代わりに、前記別巻線の電圧を短絡スイッチ素子の駆動
源とした構成をもって課題を解決する手段としている。
二次巻線とは独立した別個の別巻線が設けられ、前記第
１の発明の二次巻線を短絡スイッチ素子の駆動源とする
代わりに、前記別巻線の電圧を短絡スイッチ素子の駆動
源とした構成をもって課題を解決する手段としている。
【００１８】上記構成の発明において、メインスイッチ
素子がオンしている期間は第１のＭＯＳ ＦＥＴはオン
状態となり、第２のＭＯＳ ＦＥＴはオフ状態を維持す
る。これにより、この期間では、従来例と同様に負荷に
は第１のＭＯＳ ＦＥＴを通る電流が流れる。なお、こ
のとき、短絡スイッチ素子には順方向のバイアス電圧が
印加されることで、オン状態を維持し、バイアスダイオ
ードを短絡する。このバイアスダイオードの短絡によ
り、第２のＭＯＳ ＦＥＴのゲート・ソース間の入力寄
生容量に帯電している電荷は放電される。
素子がオンしている期間は第１のＭＯＳ ＦＥＴはオン
状態となり、第２のＭＯＳ ＦＥＴはオフ状態を維持す
る。これにより、この期間では、従来例と同様に負荷に
は第１のＭＯＳ ＦＥＴを通る電流が流れる。なお、こ
のとき、短絡スイッチ素子には順方向のバイアス電圧が
印加されることで、オン状態を維持し、バイアスダイオ
ードを短絡する。このバイアスダイオードの短絡によ
り、第２のＭＯＳ ＦＥＴのゲート・ソース間の入力寄
生容量に帯電している電荷は放電される。
【００１９】次に、メインスイッチ素子がオフすると、
第１のＭＯＳ ＦＥＴと短絡スイッチ素子は共に逆バイ
アス電圧が印加されるのでオフ状態となり、第２のＭＯ
ＳＦＥＴのゲート・ソース間の入力寄生容量には二次巻
線からバイアスダイオードを介してエネルギが供給され
て電荷が蓄えられ、第２のＭＯＳ ＦＥＴがオンする。
これにより、負荷への電流は第２のＭＯＳ ＦＥＴを通
って流れる。
第１のＭＯＳ ＦＥＴと短絡スイッチ素子は共に逆バイ
アス電圧が印加されるのでオフ状態となり、第２のＭＯ
ＳＦＥＴのゲート・ソース間の入力寄生容量には二次巻
線からバイアスダイオードを介してエネルギが供給され
て電荷が蓄えられ、第２のＭＯＳ ＦＥＴがオンする。
これにより、負荷への電流は第２のＭＯＳ ＦＥＴを通
って流れる。
【００２０】そして、トランスの巻線電圧（二次巻線６
の電圧）が零電圧に達したとき、短絡スイッチ素子はオ
フ状態を維持しているので、第２のＭＯＳ ＦＥＴのゲ
ート・ソース間の入力寄生容量に帯電している電荷はバ
イアスダイオードによって放電が阻止された状態に封じ
込められるので、第２のＭＯＳ ＦＥＴはオン状態を継
続する。この結果、負荷への電流は引き続き第２のＭＯ
Ｓ ＦＥＴを通して供給される。
の電圧）が零電圧に達したとき、短絡スイッチ素子はオ
フ状態を維持しているので、第２のＭＯＳ ＦＥＴのゲ
ート・ソース間の入力寄生容量に帯電している電荷はバ
イアスダイオードによって放電が阻止された状態に封じ
込められるので、第２のＭＯＳ ＦＥＴはオン状態を継
続する。この結果、負荷への電流は引き続き第２のＭＯ
Ｓ ＦＥＴを通して供給される。
【００２１】次に、メインスイッチ素子がオンすると、
第１のＭＯＳ ＦＥＴと短絡スイッチ素子が共にオン
し、負荷への電流は第１のＭＯＳ ＦＥＴを通して供給
され、第２のＭＯＳ ＦＥＴのゲート・ソース間の入力
寄生容量に帯電している電荷は短絡スイッチ素子を通し
て放電される。このようにメインスイッチ素子のオン状
態からオフ状態の回路動作が繰り返し行われ負荷へ連続
した電流が供給される。
第１のＭＯＳ ＦＥＴと短絡スイッチ素子が共にオン
し、負荷への電流は第１のＭＯＳ ＦＥＴを通して供給
され、第２のＭＯＳ ＦＥＴのゲート・ソース間の入力
寄生容量に帯電している電荷は短絡スイッチ素子を通し
て放電される。このようにメインスイッチ素子のオン状
態からオフ状態の回路動作が繰り返し行われ負荷へ連続
した電流が供給される。
【００２２】前記の如く、この発明では、トランスの巻
線電圧が零電圧になる期間は短絡スイッチ素子がオフさ
れて、バイアスダイオードによる第２のＭＯＳ ＦＥＴ
のバイアス保持動作（第２のＭＯＳ ＦＥＴのゲート・
ソース間電荷の封じ込め動作）により第２のＭＯＳ Ｆ
ＥＴのオン動作を維持して負荷への電流を供給するの
で、従来例の転流ダイオードを通して電流を供給する場
合に比べその電圧降下は格段に小さくなる。したがっ
て、消費電力（電力損失）は非常に小さなものとなり、
回路動作の効率を格段にアップすることが可能となるも
のである。
線電圧が零電圧になる期間は短絡スイッチ素子がオフさ
れて、バイアスダイオードによる第２のＭＯＳ ＦＥＴ
のバイアス保持動作（第２のＭＯＳ ＦＥＴのゲート・
ソース間電荷の封じ込め動作）により第２のＭＯＳ Ｆ
ＥＴのオン動作を維持して負荷への電流を供給するの
で、従来例の転流ダイオードを通して電流を供給する場
合に比べその電圧降下は格段に小さくなる。したがっ
て、消費電力（電力損失）は非常に小さなものとなり、
回路動作の効率を格段にアップすることが可能となるも
のである。
【００２３】
【発明の実施の形態】以下、本発明の実施形態例を図面
に基づき説明する。なお、以下に説明する各実施形態例
の説明においては、従来例と同一の回路部分には同一符
号を付し、その重複説明は省略する。
に基づき説明する。なお、以下に説明する各実施形態例
の説明においては、従来例と同一の回路部分には同一符
号を付し、その重複説明は省略する。
【００２４】図１には本発明の第１実施形態例の同期整
流器がＤＣ−ＤＣ変換回路に組み込み状態で示されてい
る。この実施形態例が前記従来例と異なる特徴的なこと
は、同期整流器18を特有な構成に形成したことであり、
それ以外の構成は前記従来例と同様である。
流器がＤＣ−ＤＣ変換回路に組み込み状態で示されてい
る。この実施形態例が前記従来例と異なる特徴的なこと
は、同期整流器18を特有な構成に形成したことであり、
それ以外の構成は前記従来例と同様である。
【００２５】この第１実施形態例において特徴的な同期
整流器18は、第１のＭＯＳ ＦＥＴ７と第２のＭＯＳ
ＦＥＴ８と、バイアスダイオード20と、短絡スイッチ素
子21と、抵抗体22，23を有して構成されている。
整流器18は、第１のＭＯＳ ＦＥＴ７と第２のＭＯＳ
ＦＥＴ８と、バイアスダイオード20と、短絡スイッチ素
子21と、抵抗体22，23を有して構成されている。
【００２６】この同期整流器18の第１のＭＯＳ ＦＥＴ
７は従来例の図４と同様に接続されており、第２のＭＯ
Ｓ ＦＥＴ８のドレインとソースも従来例の図４の場合
と同様に接続されている。この同期整流器18において特
徴的なことは、第１のＭＯＳＦＥＴ７のドレインと第２
のＭＯＳ ＦＥＴ８のゲート間に第２のＭＯＳ ＦＥＴ
８のゲート側をカソード側の向きにしてバイアスダイオ
ード20を接続したことと、このバイアスダイード20のア
ノードとカソード間に短絡スイッチ素子21を設け、この
短絡スイッチ素子21をトランス２の二次巻線６の電圧を
駆動源としてオン・オフ動作させるようにしたことであ
る。
７は従来例の図４と同様に接続されており、第２のＭＯ
Ｓ ＦＥＴ８のドレインとソースも従来例の図４の場合
と同様に接続されている。この同期整流器18において特
徴的なことは、第１のＭＯＳＦＥＴ７のドレインと第２
のＭＯＳ ＦＥＴ８のゲート間に第２のＭＯＳ ＦＥＴ
８のゲート側をカソード側の向きにしてバイアスダイオ
ード20を接続したことと、このバイアスダイード20のア
ノードとカソード間に短絡スイッチ素子21を設け、この
短絡スイッチ素子21をトランス２の二次巻線６の電圧を
駆動源としてオン・オフ動作させるようにしたことであ
る。
【００２７】前記短絡スイッチ素子21はバイポーラトラ
ンジスタにより構成されており、短絡スイッチ素子21の
コレクタ側がバイアスダイオード20のカソード側に接続
され、短絡スイッチ素子21のエミッタ側はバイアスダイ
ード20のアノード側に接続されている。そして、短絡ス
イッチ素子21のベースは抵抗体22を介して二次巻線６の
一端側、つまり、第１のＭＯＳ ＦＥＴ７のゲートに接
続されている。そして、短絡スイッチ素子21のベースと
エミッタ間には抵抗体23が接続されている。なお、これ
ら抵抗体22，23は二次巻線６の電源電圧を短絡スイッチ
素子21にバイアスするために設けられるものである。
ンジスタにより構成されており、短絡スイッチ素子21の
コレクタ側がバイアスダイオード20のカソード側に接続
され、短絡スイッチ素子21のエミッタ側はバイアスダイ
ード20のアノード側に接続されている。そして、短絡ス
イッチ素子21のベースは抵抗体22を介して二次巻線６の
一端側、つまり、第１のＭＯＳ ＦＥＴ７のゲートに接
続されている。そして、短絡スイッチ素子21のベースと
エミッタ間には抵抗体23が接続されている。なお、これ
ら抵抗体22，23は二次巻線６の電源電圧を短絡スイッチ
素子21にバイアスするために設けられるものである。
【００２８】次のこの第１実施形態例の動作を図２のタ
イムチャートを参照して説明する。まず、時刻ｔ0 でメ
インスイッチ素子４がオンすると、従来例と同様にトラ
ンス２の二次巻線６に電圧ｖn2が誘起し、この電圧が第
１のＭＯＳ ＦＥＴ７のゲート・ソース間電圧ｖGS1 と
して印加され、第１のＭＯＳ ＦＥＴ７と短絡スイッチ
素子21は共に順方向のバイアス電圧が印加されてオンす
る。第１のＭＯＳ ＦＥＴ７のオン動作により、チョー
クコイル12には第１のＭＯＳ ＦＥＴ７を通して電流が
流れる。このときチョークコイル12に流れる電流ｉc と
第１のＭＯＳＦＥＴ７に流れる電流ｉ1 は等しい。
イムチャートを参照して説明する。まず、時刻ｔ0 でメ
インスイッチ素子４がオンすると、従来例と同様にトラ
ンス２の二次巻線６に電圧ｖn2が誘起し、この電圧が第
１のＭＯＳ ＦＥＴ７のゲート・ソース間電圧ｖGS1 と
して印加され、第１のＭＯＳ ＦＥＴ７と短絡スイッチ
素子21は共に順方向のバイアス電圧が印加されてオンす
る。第１のＭＯＳ ＦＥＴ７のオン動作により、チョー
クコイル12には第１のＭＯＳ ＦＥＴ７を通して電流が
流れる。このときチョークコイル12に流れる電流ｉc と
第１のＭＯＳＦＥＴ７に流れる電流ｉ1 は等しい。
【００２９】一方、短絡スイッチ素子21のオン動作によ
り、バイアスダイオード20は短絡され、第２のＭＯＳ
ＦＥＴ８のゲート・ソース間の入力寄生容量に帯電して
いた電荷は短絡スイッチ素子21、二次巻線６の経路を経
て負荷13側に供給され、第２のＭＯＳ ＦＥＴ８の入力
寄生容量に帯電していた電荷は捨てられることなく有効
に負荷13に利用される。
り、バイアスダイオード20は短絡され、第２のＭＯＳ
ＦＥＴ８のゲート・ソース間の入力寄生容量に帯電して
いた電荷は短絡スイッチ素子21、二次巻線６の経路を経
て負荷13側に供給され、第２のＭＯＳ ＦＥＴ８の入力
寄生容量に帯電していた電荷は捨てられることなく有効
に負荷13に利用される。
【００３０】時刻ｔ1 でメインスイッチ素子４がオフす
ると、励磁エネルギによりトランス２の一次巻線３に逆
電圧が発生し、トランス２の二次巻線６の電圧は極性が
反転する。その結果、第１のＭＯＳ ＦＥＴ７と短絡ス
イッチ素子21はオフし、第２のＭＯＳ ＦＥＴ８がオン
する。この第２のＭＯＳ ＦＥＴ８のオン動作により、
チョークコイル12の電流は第２のＭＯＳ ＦＥＴ８を通
して流れ、チョークコイル12に流れる電流の連続性が保
たれる。このとき、チョークコイル12に流れる電流ｉc
と第２のＭＯＳ ＦＥＴ８に流れる電流ｉ2 は等しい。
また、二次巻線６の電圧の極性が反転することで、バイ
アスダイオード20は順方向にバイアスされ、二次巻線６
のエネルギがバイアスダイオード20を介して第２のＭＯ
Ｓ ＦＥＴ８のゲート・ソース間の入力寄生容量に加え
られ、第２のＭＯＳ ＦＥＴ８のゲート・ソース間の入
力寄生容量に電荷が蓄えられる。そして、その電荷は、
短絡スイッチ素子21がオフしているので、その放電経路
がバイアスダイオード20により閉ざされた状態となる。
ると、励磁エネルギによりトランス２の一次巻線３に逆
電圧が発生し、トランス２の二次巻線６の電圧は極性が
反転する。その結果、第１のＭＯＳ ＦＥＴ７と短絡ス
イッチ素子21はオフし、第２のＭＯＳ ＦＥＴ８がオン
する。この第２のＭＯＳ ＦＥＴ８のオン動作により、
チョークコイル12の電流は第２のＭＯＳ ＦＥＴ８を通
して流れ、チョークコイル12に流れる電流の連続性が保
たれる。このとき、チョークコイル12に流れる電流ｉc
と第２のＭＯＳ ＦＥＴ８に流れる電流ｉ2 は等しい。
また、二次巻線６の電圧の極性が反転することで、バイ
アスダイオード20は順方向にバイアスされ、二次巻線６
のエネルギがバイアスダイオード20を介して第２のＭＯ
Ｓ ＦＥＴ８のゲート・ソース間の入力寄生容量に加え
られ、第２のＭＯＳ ＦＥＴ８のゲート・ソース間の入
力寄生容量に電荷が蓄えられる。そして、その電荷は、
短絡スイッチ素子21がオフしているので、その放電経路
がバイアスダイオード20により閉ざされた状態となる。
【００３１】次に、時刻ｔ2 でトランス２の巻線電圧
（二次巻線６の電圧）が零になると、短絡スイッチ素子
21はオフ状態を維持しているから、バイアスダイオード
20は逆バイアスの状態となり、第２のＭＯＳ ＦＥＴ８
のゲート・ソース間の帯電電荷の封じ込め状態が引き続
き維持されるので、バイアスダイオード20から第２のＭ
ＯＳ ＦＥＴ８のゲートに順バイアス電圧が印加された
状態を維持する。この結果、第２のＭＯＳ ＦＥＴ８は
引き続きオン状態を維持し、チョークコイル12の電流は
引き続き第２のＭＯＳ ＦＥＴ８を通して流れ、チョー
クコイル12を流れる電流の連続性が保持される。
（二次巻線６の電圧）が零になると、短絡スイッチ素子
21はオフ状態を維持しているから、バイアスダイオード
20は逆バイアスの状態となり、第２のＭＯＳ ＦＥＴ８
のゲート・ソース間の帯電電荷の封じ込め状態が引き続
き維持されるので、バイアスダイオード20から第２のＭ
ＯＳ ＦＥＴ８のゲートに順バイアス電圧が印加された
状態を維持する。この結果、第２のＭＯＳ ＦＥＴ８は
引き続きオン状態を維持し、チョークコイル12の電流は
引き続き第２のＭＯＳ ＦＥＴ８を通して流れ、チョー
クコイル12を流れる電流の連続性が保持される。
【００３２】そして、メインスイッチ素子４が時刻ｔ3
でオンすると、最初のｔ0 の動作状態となり、回路動作
が継続する。
でオンすると、最初のｔ0 の動作状態となり、回路動作
が継続する。
【００３３】この実施形態例では、メインスイッチ素子
４がオフする期間、つまり、駆動源として機能する二次
巻線６のバイアス電圧が逆電圧となる期間では、短絡ス
イッチ素子21はオフ状態を維持するので、トランス２の
巻線電圧が零電圧になる期間、すなわちｔ2 〜ｔ3 の期
間では、バイアスダイオード20により第２のＭＯＳＦＥ
Ｔ８のゲート・ソース間の入力寄生容量の帯電電荷の放
電を阻止するので、第２のＭＯＳ ＦＥＴ８のゲート・
ソース間には電圧ｖGS2 のピーク電圧がクランプされた
格好となり、第２のＭＯＳ ＦＥＴ８を引き続きオン動
作状態に継続させることが可能となる。これにより、こ
のｔ2 〜ｔ3 の期間は、第２のＭＯＳＦＥＴ８がオン状
態で該第２のＭＯＳ ＦＥＴ８を通して電流が流れるの
で、第２のＭＯＳ ＦＥＴ８のボディダイオードや、従
来例の転流ダイオード10を通して電流が流れる場合に比
べ、その電圧降下は格段に小さいので、電力損失は非常
に小さなものとなり、回路動作の効率を格段に高めるこ
とが可能となる。
４がオフする期間、つまり、駆動源として機能する二次
巻線６のバイアス電圧が逆電圧となる期間では、短絡ス
イッチ素子21はオフ状態を維持するので、トランス２の
巻線電圧が零電圧になる期間、すなわちｔ2 〜ｔ3 の期
間では、バイアスダイオード20により第２のＭＯＳＦＥ
Ｔ８のゲート・ソース間の入力寄生容量の帯電電荷の放
電を阻止するので、第２のＭＯＳ ＦＥＴ８のゲート・
ソース間には電圧ｖGS2 のピーク電圧がクランプされた
格好となり、第２のＭＯＳ ＦＥＴ８を引き続きオン動
作状態に継続させることが可能となる。これにより、こ
のｔ2 〜ｔ3 の期間は、第２のＭＯＳＦＥＴ８がオン状
態で該第２のＭＯＳ ＦＥＴ８を通して電流が流れるの
で、第２のＭＯＳ ＦＥＴ８のボディダイオードや、従
来例の転流ダイオード10を通して電流が流れる場合に比
べ、その電圧降下は格段に小さいので、電力損失は非常
に小さなものとなり、回路動作の効率を格段に高めるこ
とが可能となる。
【００３４】また、短絡スイッチ素子21がオンすること
によって放電される第２のＭＯＳＦＥＴ８のゲート・ソ
ース間の入力寄生容量による電荷は無駄に捨てられるこ
となく負荷13側に供給されるので、より一層回路動作の
効率を高めることが可能となる。
によって放電される第２のＭＯＳＦＥＴ８のゲート・ソ
ース間の入力寄生容量による電荷は無駄に捨てられるこ
となく負荷13側に供給されるので、より一層回路動作の
効率を高めることが可能となる。
【００３５】ところで、回路動作の周波数（メインスイ
ッチ素子４のスイッチング周波数）が高くなると、回路
導体に浮遊インダクタンスが生じ、従来例の図４に示す
ような回路だと、トランス２の巻線電圧が零電圧になっ
てチョークコイル12に流れる電流が第２のＭＯＳ ＦＥ
Ｔ８から転流ダイオード10に切り換わる際に、その浮遊
インダクタンスが悪影響を及ぼし、電流の切り換え応答
性が悪くなり、回路動作の性能が悪くなるという問題が
生じる。この点、この実施形態例では転流ダイオード10
を省略しているので、転流ダイオード10のスイッチオン
の切り換え動作によらず、第２のＭＯＳ ＦＥＴ８のオ
ン状態を引き続き継続するようにして、第２のＭＯＳ
ＦＥＴ８に引き続き電流が流れるようにしているので、
時刻ｔ2での電流の切り換えが行われることはないの
で、その電流の切り換えによる浮遊インダクタンスの影
響を全く受けることがなくなり、高周波駆動を行う場合
においても、高性能の信頼性の高い回路動作が可能とな
る。
ッチ素子４のスイッチング周波数）が高くなると、回路
導体に浮遊インダクタンスが生じ、従来例の図４に示す
ような回路だと、トランス２の巻線電圧が零電圧になっ
てチョークコイル12に流れる電流が第２のＭＯＳ ＦＥ
Ｔ８から転流ダイオード10に切り換わる際に、その浮遊
インダクタンスが悪影響を及ぼし、電流の切り換え応答
性が悪くなり、回路動作の性能が悪くなるという問題が
生じる。この点、この実施形態例では転流ダイオード10
を省略しているので、転流ダイオード10のスイッチオン
の切り換え動作によらず、第２のＭＯＳ ＦＥＴ８のオ
ン状態を引き続き継続するようにして、第２のＭＯＳ
ＦＥＴ８に引き続き電流が流れるようにしているので、
時刻ｔ2での電流の切り換えが行われることはないの
で、その電流の切り換えによる浮遊インダクタンスの影
響を全く受けることがなくなり、高周波駆動を行う場合
においても、高性能の信頼性の高い回路動作が可能とな
る。
【００３６】図３には本発明の第２実施形態例が示され
ている。この第２実施形態例は短絡スイッチ素子21の駆
動源をトランス２の二次巻線６ではなく別巻線24とした
ことを特徴としており、それ以外の構成は前記第１実施
形態例と同様であり、第１実施形態例と同一の構成部分
には同一符号を付し、その重複説明は省略する。
ている。この第２実施形態例は短絡スイッチ素子21の駆
動源をトランス２の二次巻線６ではなく別巻線24とした
ことを特徴としており、それ以外の構成は前記第１実施
形態例と同様であり、第１実施形態例と同一の構成部分
には同一符号を付し、その重複説明は省略する。
【００３７】前記別巻線24はトランス２の二次側に二次
巻線６とは別個独立の巻線を用いてトランス２のコアに
巻装することにより構成されており、別巻線24の一端側
は第１のＭＯＳ ＦＥＴ７および第２のＭＯＳ ＦＥＴ
８のソース側に接続され、別巻線24の他端側にはバイア
スダイオード20のアノードが接続され、バイアスダイオ
ード20のカソード側が第２のＭＯＳ ＦＥＴ８のゲート
に接続されている。そして、短絡スイッチ素子21のベー
スは、抵抗体22を介して別巻線24の一端側、つまり、第
１のＭＯＳ ＦＥＴ７と第２のＭＯＳ ＦＥＴ８のソー
ス側に接続されている。なお、この実施形態例では、メ
インスイッチ素子４がオン状態のとき、別巻線24の一端
側、つまり、第１のＭＯＳ ＦＥＴ７と第２のＭＯＳ
ＦＥＴ８のソース側にプラスの電圧が誘起されるように
別巻線24の極性が設定されている。
巻線６とは別個独立の巻線を用いてトランス２のコアに
巻装することにより構成されており、別巻線24の一端側
は第１のＭＯＳ ＦＥＴ７および第２のＭＯＳ ＦＥＴ
８のソース側に接続され、別巻線24の他端側にはバイア
スダイオード20のアノードが接続され、バイアスダイオ
ード20のカソード側が第２のＭＯＳ ＦＥＴ８のゲート
に接続されている。そして、短絡スイッチ素子21のベー
スは、抵抗体22を介して別巻線24の一端側、つまり、第
１のＭＯＳ ＦＥＴ７と第２のＭＯＳ ＦＥＴ８のソー
ス側に接続されている。なお、この実施形態例では、メ
インスイッチ素子４がオン状態のとき、別巻線24の一端
側、つまり、第１のＭＯＳ ＦＥＴ７と第２のＭＯＳ
ＦＥＴ８のソース側にプラスの電圧が誘起されるように
別巻線24の極性が設定されている。
【００３８】この第２実施形態例も前記第１実施形態例
と同様にメインスイッチ素子４がオンする期間では、第
１のＭＯＳ ＦＥＴ７と短絡スイッチ素子21がオン状態
となり、第２のＭＯＳ ＦＥＴ８はオフ状態となり、チ
ョークコイル12の電流は第１のＭＯＳ ＦＥＴ７を通し
て流れる。
と同様にメインスイッチ素子４がオンする期間では、第
１のＭＯＳ ＦＥＴ７と短絡スイッチ素子21がオン状態
となり、第２のＭＯＳ ＦＥＴ８はオフ状態となり、チ
ョークコイル12の電流は第１のＭＯＳ ＦＥＴ７を通し
て流れる。
【００３９】そして、メインスイッチ素子４がオフする
と、二次巻線６と別巻線24の極性が反転するので、第１
のＭＯＳ ＦＥＴ７と短絡スイッチ素子21が共にオフ
し、第２のＭＯＳ ＦＥＴ８がオンし、チョークコイル
12の電流が第２のＭＯＳ ＦＥＴ８を通して流れる。そ
して、このとき、第２のＭＯＳ ＦＥＴ８のゲート・ソ
ース間の入力寄生容量に電荷が蓄えられる。
と、二次巻線６と別巻線24の極性が反転するので、第１
のＭＯＳ ＦＥＴ７と短絡スイッチ素子21が共にオフ
し、第２のＭＯＳ ＦＥＴ８がオンし、チョークコイル
12の電流が第２のＭＯＳ ＦＥＴ８を通して流れる。そ
して、このとき、第２のＭＯＳ ＦＥＴ８のゲート・ソ
ース間の入力寄生容量に電荷が蓄えられる。
【００４０】そして、トランス２の巻線電圧が零になっ
たときには、短絡スイッチ素子21はオフ状態を維持して
いるので、バイアスダイオード20により、第２のＭＯＳ
ＦＥＴ８のゲート・ソース間の電荷の放電が阻止され
て、第２のＭＯＳ ＦＥＴ８はオン状態を継続する結
果、チョークコイル12の電流は引き続き第２のＭＯＳＦ
ＥＴ８を通って流れ、チョークコイル12を流れる電流の
連続性が保たれるのである。
たときには、短絡スイッチ素子21はオフ状態を維持して
いるので、バイアスダイオード20により、第２のＭＯＳ
ＦＥＴ８のゲート・ソース間の電荷の放電が阻止され
て、第２のＭＯＳ ＦＥＴ８はオン状態を継続する結
果、チョークコイル12の電流は引き続き第２のＭＯＳＦ
ＥＴ８を通って流れ、チョークコイル12を流れる電流の
連続性が保たれるのである。
【００４１】この第２実施形態例においても、トランス
２の巻線電圧が零電圧になる期間は、第２のＭＯＳ Ｆ
ＥＴ８がオン状態でチョークコイル12の電流が流れるの
で、従来例の転流ダイオード10を通して電流を流す場合
に比べ電圧降下は十分に小さなものとなり、電力損失を
格段に小さくでき、回路動作の大幅な効率化を達成でき
ることになる。
２の巻線電圧が零電圧になる期間は、第２のＭＯＳ Ｆ
ＥＴ８がオン状態でチョークコイル12の電流が流れるの
で、従来例の転流ダイオード10を通して電流を流す場合
に比べ電圧降下は十分に小さなものとなり、電力損失を
格段に小さくでき、回路動作の大幅な効率化を達成でき
ることになる。
【００４２】また、トランス２の巻線電圧が零になるｔ
2 の時刻で従来例の如く第２のＭＯＳ ＦＥＴ８から転
流ダイオード10への電流の経路切り換えが行われること
はないので、回路動作が高周波駆動される場合において
も、浮遊インダクタンスの影響を受けることがないの
で、回路動作の高性能化が図れ、回路動作の信頼性を高
めることが可能となる。
2 の時刻で従来例の如く第２のＭＯＳ ＦＥＴ８から転
流ダイオード10への電流の経路切り換えが行われること
はないので、回路動作が高周波駆動される場合において
も、浮遊インダクタンスの影響を受けることがないの
で、回路動作の高性能化が図れ、回路動作の信頼性を高
めることが可能となる。
【００４３】さらに、この第２実施形態例では、短絡ス
イッチ素子21の駆動源を別巻線24によって得るので、こ
の別巻線24で発生する電圧を短絡スイッチ素子21の最適
動作電圧にマッチングさせることが可能となり、耐圧の
低い短絡スイッチ素子21を用いた場合においても、耐圧
上支障なく良好な回路動作を行わせることが可能とな
る。
イッチ素子21の駆動源を別巻線24によって得るので、こ
の別巻線24で発生する電圧を短絡スイッチ素子21の最適
動作電圧にマッチングさせることが可能となり、耐圧の
低い短絡スイッチ素子21を用いた場合においても、耐圧
上支障なく良好な回路動作を行わせることが可能とな
る。
【００４４】なお、本発明は上記実施形態例に限定され
ることはなく、様々な実施の形態を採り得る。例えば、
上記実施形態例では、短絡スイッチ素子21をバイポーラ
トランジスタにより構成したが、この短絡スイッチ素子
21はＭＯＳ ＦＥＴ等の他のスイッチ素子を用いて構成
することができる。
ることはなく、様々な実施の形態を採り得る。例えば、
上記実施形態例では、短絡スイッチ素子21をバイポーラ
トランジスタにより構成したが、この短絡スイッチ素子
21はＭＯＳ ＦＥＴ等の他のスイッチ素子を用いて構成
することができる。
【００４５】
【発明の効果】本発明はＤＣ−ＤＣ変換回路のメインス
イッチ素子がオフしたときには第１のＭＯＳ ＦＥＴが
オフし、第２のＭＯＳ ＦＥＴがオンして負荷への電流
は第２のＭＯＳ ＦＥＴを通して流れるが、ＤＣ−ＤＣ
変換回路のトランスの巻線電圧が零電圧になったときに
も、従来例の如く第２のＭＯＳ ＦＥＴから転流ダイオ
ードに電流の流れを切り換えることなく、短絡スイッチ
素子のオフ動作に伴うバイアスダイオードによる第２の
ＭＯＳ ＦＥＴのゲート・ソース間の入力寄生容量の帯
電電荷の放電阻止効果により、第２のＭＯＳ ＦＥＴを
引き続きオン動作させて負荷への電流を流すことができ
るので、前記トランスの巻線電圧が零電圧になったとき
に、転流ダイオードを通して負荷への電流を流す場合に
比べ、第２のＭＯＳ ＦＥＴでの電圧降下を格段に小さ
くすることができ、これにより、電力損失を十分に小さ
なものとすることができ、回路動作の効率を格段に高め
ることが可能となる。
イッチ素子がオフしたときには第１のＭＯＳ ＦＥＴが
オフし、第２のＭＯＳ ＦＥＴがオンして負荷への電流
は第２のＭＯＳ ＦＥＴを通して流れるが、ＤＣ−ＤＣ
変換回路のトランスの巻線電圧が零電圧になったときに
も、従来例の如く第２のＭＯＳ ＦＥＴから転流ダイオ
ードに電流の流れを切り換えることなく、短絡スイッチ
素子のオフ動作に伴うバイアスダイオードによる第２の
ＭＯＳ ＦＥＴのゲート・ソース間の入力寄生容量の帯
電電荷の放電阻止効果により、第２のＭＯＳ ＦＥＴを
引き続きオン動作させて負荷への電流を流すことができ
るので、前記トランスの巻線電圧が零電圧になったとき
に、転流ダイオードを通して負荷への電流を流す場合に
比べ、第２のＭＯＳ ＦＥＴでの電圧降下を格段に小さ
くすることができ、これにより、電力損失を十分に小さ
なものとすることができ、回路動作の効率を格段に高め
ることが可能となる。
【００４６】また、前記の如く、ＤＣ−ＤＣ変換回路の
トランスの巻線電圧が零になったとき、負荷への供給電
流の経路が切り換わることはなく、引き続き第２のＭＯ
ＳＦＥＴを通して流すことができるので、回路を高周波
駆動した場合においても、電流の経路の切り換えを行う
従来例のような浮遊インダクタンスの影響による電流切
り換えの応答性遅れの問題は生じることはなく、これに
より、高性能の信頼性の高い回路動作が可能となる。
トランスの巻線電圧が零になったとき、負荷への供給電
流の経路が切り換わることはなく、引き続き第２のＭＯ
ＳＦＥＴを通して流すことができるので、回路を高周波
駆動した場合においても、電流の経路の切り換えを行う
従来例のような浮遊インダクタンスの影響による電流切
り換えの応答性遅れの問題は生じることはなく、これに
より、高性能の信頼性の高い回路動作が可能となる。
【００４７】さらに、短絡スイッチ素子の駆動源をＤＣ
−ＤＣ変換回路のトランスの二次巻線とした構成のもの
にあっては、短絡スイッチ素子がオン駆動したときに放
電される第２のＭＯＳ ＦＥＴのゲート・ソース間の入
力寄生容量の電荷は捨てられることはなく負荷へ有効供
給できることとなるので、回路効率のより一層の改善を
図ることが可能となる。
−ＤＣ変換回路のトランスの二次巻線とした構成のもの
にあっては、短絡スイッチ素子がオン駆動したときに放
電される第２のＭＯＳ ＦＥＴのゲート・ソース間の入
力寄生容量の電荷は捨てられることはなく負荷へ有効供
給できることとなるので、回路効率のより一層の改善を
図ることが可能となる。
【００４８】さらに、短絡スイッチ素子の駆動源を別巻
線とした構成のものにあっては、短絡スイッチ素子の駆
動電圧を該短絡スイッチ素子の最適電圧にマッチングさ
せることができるので、低耐圧の短絡スイッチ素子を使
用することが可能となり、これに伴い、消費電力の低減
化と回路コストの低減を図ることが可能となる。
線とした構成のものにあっては、短絡スイッチ素子の駆
動電圧を該短絡スイッチ素子の最適電圧にマッチングさ
せることができるので、低耐圧の短絡スイッチ素子を使
用することが可能となり、これに伴い、消費電力の低減
化と回路コストの低減を図ることが可能となる。
【図１】本発明の第１実施形態例の同期整流器をＤＣ−
ＤＣ変換回路に組み込み状態で示す回路図である。
ＤＣ変換回路に組み込み状態で示す回路図である。
【図２】同実施形態例の各回路部分の動作を示すタイム
チャートである。
チャートである。
【図３】本発明の第２実施形態例の同期整流器をＤＣ−
ＤＣ変換回路に組み込み状態で示す回路図である。
ＤＣ変換回路に組み込み状態で示す回路図である。
【図４】従来例の同期整流器をＤＣ−ＤＣ変換回路に組
み込み状態で示す回路図である。
み込み状態で示す回路図である。
【図５】従来の図４に示す回路の各部の動作を示すタイ
ムチャートである。
ムチャートである。
６ 二次巻線 ７ 第１のＭＯＳ ＦＥＴ ８ 第２のＭＯＳ ＦＥＴ 18 同期整流器 20 バイアスダイオード 21 短絡スイッチ素子 24 別巻線
Claims (2)
- 【請求項１】 直流電源にトランスの一次巻線とメイン
スイッチ素子の直列回路が接続され、前記メインスイッ
チ素子のオン・オフ駆動により前記トランスの二次巻線
に誘起する電圧を整流平滑して出力するＤＣ−ＤＣ変換
回路に組み込まれる同期整流器において、前記メインス
イッチ素子がオンしたときにマイナスの電圧が発生する
側のトランスの二次巻線の一端側に第１のＭＯＳ ＦＥ
Ｔのドレインが、プラスの電圧が発生する側の前記トラ
ンスの二次巻線の他端側に第１のＭＯＳ ＦＥＴのゲー
トがそれぞれ接続され、前記第１のＭＯＳ ＦＥＴのゲ
ートに第２のＭＯＳ ＦＥＴのドレインが、前記第１の
ＭＯＳ ＦＥＴのソースに第２のＭＯＳ ＦＥＴのソー
スがそれぞれ接続され、前記第１のＭＯＳ ＦＥＴのド
レインと第２のＭＯＳ ＦＥＴのゲート間には第２のＭ
ＯＳ ＦＥＴのゲート側をカソード側としてバイアスダ
イオードが接続されており、このバイアスダイオードの
アノードとカソード間には前記トランスの二次巻線の電
圧を駆動源として前記第１のＭＯＳ ＦＥＴのゲートが
プラス電位となる期間をオン期間としてオンして前記バ
イアスダイオードを短絡する短絡スイッチ素子が設けら
れている同期整流器。 - 【請求項２】 トランスの二次側に二次巻線とは独立し
た別個の別巻線が設けられ、二次巻線の代わりに前記別
巻線の電圧を短絡スイッチ素子の駆動源としたことを特
徴とする請求項１記載の同期整流器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30241496A JPH10136646A (ja) | 1996-10-28 | 1996-10-28 | 同期整流器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30241496A JPH10136646A (ja) | 1996-10-28 | 1996-10-28 | 同期整流器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10136646A true JPH10136646A (ja) | 1998-05-22 |
Family
ID=17908641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30241496A Pending JPH10136646A (ja) | 1996-10-28 | 1996-10-28 | 同期整流器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10136646A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1387480A3 (en) * | 2002-08-01 | 2004-10-06 | Shindengen Electric Manufacturing Company, Limited | Synchronous rectifier circuit |
| US7035120B2 (en) | 2002-06-05 | 2006-04-25 | Shindengen Electric Manufacturing Co., Ltd. | Driving circuit employing synchronous rectifier circuit |
| US7558083B2 (en) | 1997-01-24 | 2009-07-07 | Synqor, Inc. | High efficiency power converter |
| US7564702B2 (en) | 1997-01-24 | 2009-07-21 | Synqor, Inc. | High efficiency power converter |
| JP2011244632A (ja) * | 2010-05-20 | 2011-12-01 | Cosel Co Ltd | スイッチング電源装置 |
| US10199950B1 (en) | 2013-07-02 | 2019-02-05 | Vlt, Inc. | Power distribution architecture with series-connected bus converter |
-
1996
- 1996-10-28 JP JP30241496A patent/JPH10136646A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9143042B2 (en) | 1997-01-24 | 2015-09-22 | Synqor, Inc. | High efficiency power converter |
| US7558083B2 (en) | 1997-01-24 | 2009-07-07 | Synqor, Inc. | High efficiency power converter |
| US7564702B2 (en) | 1997-01-24 | 2009-07-21 | Synqor, Inc. | High efficiency power converter |
| US8023290B2 (en) | 1997-01-24 | 2011-09-20 | Synqor, Inc. | High efficiency power converter |
| US7035120B2 (en) | 2002-06-05 | 2006-04-25 | Shindengen Electric Manufacturing Co., Ltd. | Driving circuit employing synchronous rectifier circuit |
| US6940732B2 (en) | 2002-08-01 | 2005-09-06 | Shindengen Electric Manufacturing, Co., Ltd. | Synchronous rectifier circuit |
| EP1387480A3 (en) * | 2002-08-01 | 2004-10-06 | Shindengen Electric Manufacturing Company, Limited | Synchronous rectifier circuit |
| JP2011244632A (ja) * | 2010-05-20 | 2011-12-01 | Cosel Co Ltd | スイッチング電源装置 |
| US10199950B1 (en) | 2013-07-02 | 2019-02-05 | Vlt, Inc. | Power distribution architecture with series-connected bus converter |
| US10594223B1 (en) | 2013-07-02 | 2020-03-17 | Vlt, Inc. | Power distribution architecture with series-connected bus converter |
| US11075583B1 (en) | 2013-07-02 | 2021-07-27 | Vicor Corporation | Power distribution architecture with series-connected bus converter |
| US11705820B2 (en) | 2013-07-02 | 2023-07-18 | Vicor Corporation | Power distribution architecture with series-connected bus converter |
| US12395087B1 (en) | 2013-07-02 | 2025-08-19 | Vicor Corporation | Power distribution architecture with series-connected bus converter |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5303138A (en) | Low loss synchronous rectifier for application to clamped-mode power converters | |
| JP2806320B2 (ja) | 同期整流回路 | |
| USRE37510E1 (en) | Self-synchronized drive circuit for a synchronized rectifier in a clamped-mode power converter | |
| US6038148A (en) | Self-driven synchronous rectification scheme | |
| KR100691929B1 (ko) | 플로팅 게이트를 가진 동기 정류기에 대한 일반적인 자기 구동 동기 정류 방식 | |
| US6304463B1 (en) | Single-ended forward converter circuit with quasi-optimal resetting for synchronous rectification | |
| US5625541A (en) | Low loss synchronous rectifier for application to clamped-mode power converters | |
| US6819574B2 (en) | Self-driven circuit for synchronous rectifier DC/DC converter | |
| WO1998004028A1 (en) | Single ended forward dc-to-dc converter providing enhanced resetting for synchronous rectification | |
| US7362598B2 (en) | Synchronous rectifier gate drive shutdown circuit | |
| JP2004015886A (ja) | 同期整流の駆動回路 | |
| JP3341825B2 (ja) | 同期整流型ｄｃ−ｄｃコンバータ | |
| US6181578B1 (en) | Synchronous rectifier drive mechanism for resonant reset forward converters | |
| JPH1118426A (ja) | スイッチング電源回路 | |
| JPH09154276A (ja) | 同期整流回路 | |
| JP2882472B2 (ja) | パワー絶縁ゲート形ｆｅｔを用いた電源回路 | |
| JPH10146052A (ja) | 同期整流器 | |
| JP2001037214A (ja) | 電源回路 | |
| JP2001327163A (ja) | 同期整流スイッチングコンバータ | |
| JPH10136645A (ja) | 電源回路 | |
| JP4215408B2 (ja) | スイッチング電源装置 | |
| JP2001037221A (ja) | 電源装置 | |
| JP2002119058A (ja) | 多出力同期整流式スイッチング電源装置 | |
| JP3374836B2 (ja) | 電源装置 | |
| JP3619116B2 (ja) | フライバック・コンバータにおける同期整流器の駆動回路 |