JPH09298305A - 薄膜トランジスタおよびかかる薄膜トランジスタを有する液晶表示装置 - Google Patents

薄膜トランジスタおよびかかる薄膜トランジスタを有する液晶表示装置

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JPH09298305A
JPH09298305A JP13945996A JP13945996A JPH09298305A JP H09298305 A JPH09298305 A JP H09298305A JP 13945996 A JP13945996 A JP 13945996A JP 13945996 A JP13945996 A JP 13945996A JP H09298305 A JPH09298305 A JP H09298305A
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pattern
gate
thin film
liquid crystal
film transistor
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Tatsuya Ohori
達也 大堀
Michiko Takei
美智子 竹井
Kouyuu Chiyou
宏勇 張
Yuugo Gotou
裕吾 後藤
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Original Assignee
Semiconductor Energy Laboratory Co Ltd
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Abstract

(57)【要約】 【課題】 LDD構造を備えたマルチチャネルゲートT
FTにおいて、LDD構造をイオン注入により形成する
際にマスクずれが生じても素子の動作特性が悪影響をう
けることがなく、また余分な遮光マスクを不要とするこ
とにより液晶表示装置の開口率を改善でき、さらにイオ
ン注入の不均一が生じない構成のTFTを提供すること
を目的とする。 【解決手段】 TFTの活性部を構成するポリシリコン
パターンを、基板上において略U字型に屈曲した形状に
形成し、ゲートパターンを直線上の導体パターンより形
成し、さらに前記ゲートパターンを、前記U字が多のポ
リシリコンパターンと複数回交差するように配設する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は一般に液晶表示装置
に関し、特に液晶表示装置等で使われる薄膜トランジス
タに関する。
【0002】液晶表示装置はいわゆるラップトップ型と
称される携帯型情報処理装置の表示装置として広く使わ
れている。また、最近では、液晶表示装置をいわゆるデ
スクトップ型と称する固定型情報処理装置の高解像度カ
ラー表示装置として使おうとする試みも始まっている。
【0003】液晶表示装置においてかかる高解像度カラ
ー表示を達成するためには、個々の画素を薄膜トランジ
スタ(TFT)により駆動する、いわゆるアクティブマ
トリクス方式の液晶表示装置が適している。アクティブ
マトリクス駆動方式を使うことにより、単純マトリクス
方式において生じる画素間のクロストークを排除するこ
とができ、優れた表示特性が得られる。かかるアクティ
ブマトリクス駆動方式では、液晶パネルを構成するガラ
ス基板の一方にTFTが配列され、個々のTFTは対応
する透明な画素電極への印加電圧を制御する。
【0004】ところで、かかるアクティブマトリクス方
式の液晶表示装置においては、TFTは非晶質のガラス
基板上に形成されるため、通常の単結晶Si基板上のト
ランジスタと異なり、チャネル層等の活性部として非晶
質シリコンあるいは多結晶のいわゆるポリシリコンパタ
ーンが使われる。このうち、ポリシリコンパターンはア
モルファスシリコンに比べてキャリアの移動度が大きい
ため、TFTとして好適であるが、構造中に結晶粒界を
含む等、単結晶Siにくらべて実質的に高い欠陥密度を
有し、その結果このようなポリシリコンTFTではリー
ク電流が多くなる傾向がある。
【0005】かかるリーク電流を可能な限り減少させる
ため、液晶表示装置のTFTでは、いわゆるLDD(LI
GHTLY DOPED DRAIN) 構造が使われることが多い。LD
D構造では、ドレイン領域のうちチャネル領域に隣接す
る部分の不純物濃度をやや減少させ、かかる不純物濃度
が減少した部分に電界を加えることで、チャネル領域へ
の電界の集中を緩和する。
【0006】さらに、かかるポリシリコンTFTでは、
更にリーク電流を減少させるために、二つのTFTを直
列に接続したいわゆるマルチチャネルゲート構成が使わ
れる。
【0007】
【従来の技術】図3は、かかる従来のマルチチャネルゲ
ート構成のTFTの例を示す。ただし、図示のものは、
Matsueda, Y. により報告された構成を簡略化したもの
である(Y. Matsueda, M. Ashizawa, S. Aruga, H. Ohs
hima, S. Morozumi, "New Technologies for Compact T
FT LCDs with High-Aperture Ratio, SID 90 DIGEST 31
5 - 318)。
【0008】図3を参照するに、TFTは、液晶パネル
を構成するガラス基板10上に形成されたポリシリコン
パターン11と、前記ポリシリコンパターン11上に形
成されたゲートバスパターン12とを含み、前記ゲート
バスパターン12には、ポリシリコンパターン11を覆
う枝12A,12Bが形成される。ポリシリコンパター
ン11はTFTの活性部を構成し、前記枝12A,12
Bで覆われた部分を除き、n型あるいはp型にドープさ
れている。すなわち、ポリシリコンパターン11中に
は、前記枝12A,12Bで覆われた部分に対応してそ
れぞれ第1および第2のチャネル領域が形成され、各々
のチャネル領域の両側にはソース領域あるいはドレイン
領域として作用する拡散領域が形成される。
【0009】ゲートバスパターン12は低抵抗のAlあ
るいはAl合金よりなり、TFTは、さらにその上のレ
ベルに形成された同じくAlあるいはAl合金よりなる
データバスパターン13を含む。その際、前記ポリシリ
コンパターン12の一端は、前記データバスパターン1
3に、コンタクトホール11aにおいて接続される。ま
た、前記ポリシリコンパターン12の他端は、コンタク
トホール11bを介して透明画素電極14に接続され
る。
【0010】かかる構成によれば、TFTは、データバ
スパターン13を介して供給された駆動電圧を、ゲート
バスパターン12を介して供給されたゲート電圧に応じ
て透明画素電極14に供給し、対応した液晶分子に配向
の変化を誘起する。その際、枝12A,12Bに対応す
る第1および第2のチャネル領域が直列に形成されてい
るため、トランジスタがオフ状態にある場合のリーク電
流は最小になり、高いコントラストの表示が可能にな
る。その際、先に説明したLDD領域を、前記第1およ
び第2のチャネル領域のすぐ外側に形成しておくことに
より、リーク電流をさらに低減させることが可能にな
る。
【0011】
【発明が解決しようとする課題】しかし、このようなマ
ルチチャネルゲートTFTにおいてLDD領域を形成し
ようとすると、ゲートバスパターン12が枝12A,1
2Bを含む複雑な形状を有するため、ポリシリコンパタ
ーン11中に拡散領域をイオン注入により形成する場
合、注入が不均一になってしまう等の問題が生じる。例
えば、図3の構造では、ポリシリコンパターン11にゲ
ートバスパターン12をマスクとしてイオン注入を行な
った場合、枝12A,12Bの間の領域で影が生じ、不
純物濃度が低くなる傾向が現れる。
【0012】また、かかるゲートバスパターン12が枝
12A,12Bを有する構成のマルチチャネルゲートT
FTでは、LDD構造を形成するイオン注入の際にマス
クを使うが、かかるイオン注入工程においてマスクずれ
が発生した場合、ゲートの左右でLDD領域の長さが異
なってしまう問題点が生じる。
【0013】図4(A)〜(C)は、かかるイオン注入
の際におけるマスクずれに伴う問題点を説明する図であ
る。ただし、図4(A)は図3の構造の要部を示す平面
図、図4(B)は、図4(A)の構成において、マスク
ずれが生じなかった理想的な場合におけるポリシリコン
パターン中へのLDD領域の形成を示す断面図、図4
(C)はマスクずれが生じた場合のLDDの形成を示す
断面図である。
【0014】図4(A)を参照するに、イオン注入によ
りポリシリコンパターン11中にLDD領域を形成する
際には、枝12A,12Bよりも幅がやや広いマスク1
5A,15Bが枝12A,12B上にそれぞれ形成さ
れ、かかるマスク15A,15Bを介してp型あるいは
n型のイオン注入が所定のドーズ量で実行され、その結
果、図4(B)の断面図に示すように、ポリシリコンパ
ターン11中にTFTのソースあるいはドレイン領域と
なる拡散領域11A,11B,11Cが形成される。さ
らに、マスク15A,15Bを除去した後、より低いド
ーズ量でイオン注入を実行することにより、LDD領域
11D,11E,11Fおよび11Gが、それぞれゲー
トバスパターン12の枝12A,12Bの両側に形成さ
れる。ただし、図4(B)および(C)は、図4(A)
の構造の、線A−A’に沿った断面図である。
【0015】ただし、図4(B)の断面図よりわかるよ
うに、ポリシリコンパターン11上には酸化膜11aが
形成され、前記ゲートバスパターン12の枝12A,1
2Bは、かかる酸化膜11a上に形成されている。ま
た、ポリシリコンパターン11中には、前記枝12Aの
直下に第1のチャネル領域CH1 が、また前記枝12B
の直下に第2のチャネル領域CH2 が形成されるのがわ
かる。
【0016】ところで、図4(B)に示すようにマスク
15A,15Bが枝12A,12B、従ってその下のチ
ャネル領域CH1 ,CH2 に対して理想的に整合してい
る場合には、LDD領域11D〜11Gは、所定の長さ
DDを有するが、図4(C)に示すように、マスクが1
5A,15Bチャネル領域CH1 ,CH2 に対してずれ
てしまった場合には、枝12Aあるいは12Bの左側の
LDD領域11Dあるいは11Fの長さがLDD+dに増
大するのに対し、反対側のLDD領域11Eあるいは1
1Gでは、長さがLDD−dに減少してしまう。換言する
と、かかる構成のマルチチャネルゲートTFTでは、ゲ
ートの左右でLDD領域の長さが異なってしまい、素子
特性がドレイン電圧の正負で非対称になってしまう問題
が生じる。
【0017】また、図3あるいは図4に示した従来のT
FTでは、リーク電流の増加を抑止するためにLDD領
域を遮光膜で遮光する必要があるが、この目的のため、
かかるTFTでは、従来ゲートバスパターン12を遮光
するために設けられる遮光マスクの他に、前記LDD領
域11D〜11Gを遮光する別の遮光マスクを設ける必
要がある。しかし、このような別の遮光マスクを設ける
と、液晶パネルの開口率が減少し、得られる表示が暗く
なってしまう。
【0018】そこで、本発明は上記の課題を解決した、
新規で有用な薄膜トランジスタおよびかかる薄膜トラン
ジスタを使った液晶表示装置を提供することを概括的目
的とする。
【0019】本発明のより具体的な目的は、LDD構造
を有するポリシリコン薄膜トランジスタにおいて、単純
な構成を有し、LDD構造を形成するイオン注入工程に
おいてマスクずれが生じても動作特性がドレイン電圧の
正負により非対称に変化することがなく、また得られた
開口率の大きい液晶パネルが得られる薄膜トランジス
タ、およびかかる薄膜トランジスタを使った液晶表示装
置を提供することにある。
【0020】
【課題を解決するための手段】本発明は、上記の課題
を、請求項1に記載したように、基板上に形成されたシ
リコンパターンと、前記シリコンパターン上を複数回横
切るゲートパターンと、前記シリコンパターン中、前記
ゲートパターンと交差する領域の各々に形成されたチャ
ネル領域と、前記シリコンパターン中、前記各々のチャ
ネル領域の両側に形成された一対の拡散領域とよりなる
薄膜トランジスタにおいて、前記ゲートパターンは直線
状に延在する導体パターンよりなり、前記シリコンパタ
ーンは、一端と他端との間に前記ゲートパターンと交差
する屈曲部を有することを特徴とする薄膜トランジスタ
により、または
【0021】請求項2に記載したように、前記シリコン
パターンは、前記一端と他端との間でU字型に屈曲する
ことを特徴とする請求項1記載の薄膜トランジスタによ
り、または、
【0022】請求項3に記載したように、前記シリコン
パターンは、前記チャネル領域の両側に、チャネル領域
に隣接して、前記拡散領域よりも不純物濃度の低い拡散
領域を形成されていることを特徴とする請求項1または
2記載の薄膜トランジスタにより、または
【0023】請求項4に記載したように、基板上に薄膜
トランジスタをアレイ状に配列された液晶表示装置にお
いて、前記薄膜トランジスタは、前記基板上に形成され
たシリコンパターンと、前記シリコンパターン上を複数
回横切るゲートパターンと、前記シリコンパターン中、
前記ゲートパターンと交差する領域の各々に形成された
チャネル領域と、前記シリコンパターン中、前記各々の
チャネル領域の両側に形成された一対の拡散領域とより
なり、前記ゲートパターンは直線状に延在する導体パタ
ーンよりなり、前記シリコンパターンは、一端と他端と
の間に前記ゲートパターンと交差する屈曲部を有するこ
とを特徴とする液晶表示装置により、または
【0024】請求項5に記載したように、前記基板上に
は、さらに前記ゲートパターンを覆うように延在する直
線状の遮光パターンが設けられたことを特徴とする請求
項4記載の液晶表示装置により、解決する。
【0025】以下、本発明の原理を、図1(A)〜
(C)を参照しながら説明する。ただし、図1(A)は
図4(A)に対応する平面図、図1(B),(C)はそ
れぞれ図4(B),(C)に対応する平面図であり、図
1(B)はイオン注入時にマスクずれが生じていない理
想的な場合を、また図1(C)はマスクずれが生じてい
る場合を示す。
【0026】図1(A)を参照するに、TFTは、液晶
パネルを構成するガラス基板20上に形成された、U字
型に屈曲したポリシリコンパターン21と、前記ポリシ
リコンパターン21上に形成された直線状のゲートバス
パターン22とを含み、ポリシリコンパターン21は、
前記ゲートバスパターン22と交差する部分を除き、n
型あるいはp型にドープされている。換言すると、ポリ
シリコンパターン21中には、前記ゲートバスパターン
22と交差する部分に対応して、それぞれ第1および第
2のチャネル領域が形成され、各々のチャネル領域の両
側にはソース領域あるいはドレイン領域として作用する
p型あるいはn型の拡散領域が形成される。
【0027】かかる構成では、ポリシリコンパターン2
1がU字型に屈曲しているため、先にも説明したよう
に、ゲートバスパターン22との交点、すなわちチャネ
ル領域がポリシリコンパターン21中に2箇所出現し、
これに伴い、前記ポリシリコンパターン21中には、第
1のチャネル領域に対応する第1のTFTと、前記第2
のチャネル領域に対応する第2のTFTとが、相互に直
列に形成される。このため、トランジスタがオフ状態に
ある場合のリーク電流は最小になり、高いコントラスト
の表示が可能になる。
【0028】その際、先に説明したLDD領域を、前記
第1および第2のチャネル領域のすぐ外側に形成してお
くことにより、リーク電流をさらに低減させることが可
能になる。
【0029】すなわち、図1(A)の構成においてマス
ク25を使ってイオン注入を行なうことにより、前記ポ
リシリコンパターン21中に、前記マスク25で保護さ
れた領域を除いてn型あるいはp型の拡散領域が、前記
第1および第2のTFTのソースあるいはドレインとし
て形成される。さらに、マスク25を除いて再びイオン
注入を実行することにより、図1(B)の断面図に示す
ように、ゲートパターン21に対応するチャネル領域C
1 あるいはCH2 に隣接して、長さがLDDのLDD領
域21Dおよび21Eあるいは21Fおよび21Gが形
成される。ただし、図1(B)はマスク25の整合が理
想的な場合のTFTの、図1(A)中、線B−B’に沿
った断面図を示す。
【0030】図1(B)よりわかるように、ポリシリコ
ンパターン21上には酸化膜21aが形成されており、
前記直線状のゲートパターン22は、かかるポリシリコ
ンパターン21を、チャネル領域CH1 ,CH2 におい
て横切る。
【0031】ところで、図1(A)の平面図においてマ
スク25がずれていた場合には、LDD領域21D〜2
1Gの形成は、図1(C)のようになる。すなわち、マ
スク25が図1(A)において上方にずれている場合、
LDD領域21Dおよび21Gの長さがLDD+dに増加
し、一方LDD領域21Eおよび21Fの長さがLDD
dに減少する。反対に、マスク25が図1(A)におい
て下方にずれた場合には、LDD領域21Dおよび21
Gの長さがLDD−dに減少し、一方LDD領域21Eお
よび21Fの長さはLDD+dに増加する。
【0032】図1(C)よりわかるように、このような
マスクずれに起因するLDD領域の長さの変化は、図1
(A)に示すようなU字型に屈曲したポリシリコンパタ
ーン21を活性領域として有するTFTでは対称的に生
じ、その結果、このようなマスクのずれが生じても、マ
ルチチャネルゲートTFTの動作が、ドレイン電圧の正
負で非対称になることはない。
【0033】また、かかる直線的なゲートパターンを有
するTFTでは、イオン注入の際の影の影響はほとんど
問題にならなくなり、また図3あるいは4の構成におけ
るような余計な遮光マスクも不要となり、液晶表示装置
の開口率が改善される。
【0034】
【発明の実施の形態】図2は、本発明の一実施例による
液晶表示装置の要部を示す図である。図2を参照する
に、液晶表示装置はガラス基板30上にマトリクス状に
形成された透明な画素電極31と、各々の画素電極に対
応して形成されこれを駆動するTFTとを含み、各々の
TFTは、前記ガラス基板30上に形成された略U字型
のポリシリコンパターン32と、前記ガラス基板30上
に、行方向に延在するように形成されたAlあるいはA
l合金よりなるゲートバスパターン33とを含み、前記
ゲートバスパターン33は前記ポリシリコンパターン3
2と交差する際、ポリシリコンパターン32を跨ぐ。そ
の際、ポリシリコンパターン32には、前記ゲートバス
パターン33と交差する部分に、第1および第2のチャ
ネル領域CH1 ,CH2 が形成され、チャネル領域CH
1 のすぐ外側にはLDD領域32A,32Bが、さらに
その外側にはn型あるいはp型の拡散領域32Cおよび
32Dがそれぞれ形成される。拡散領域32CはTFT
のドレイン領域として作用し、前記ゲートバスパターン
33よりも上の配線層レベルに形成されたAlあるいは
Al合金よりなるデータバスパターン34と、コンタク
トホール34Aにおいて接続される。
【0035】同様に、チャネル領域CH2 のすぐ外側に
はp型あるいはn型のLDD領域32E,32Fが形成
され、LDD領域32Eの外側には、前記拡散領域32
Dに連続する拡散領域32Gが、またLDD領域32F
の外側には、TFTのソース領域として作用する拡散領
域32Hが形成される。さらに、拡散領域32Hは、コ
ンタクトホール31Aにおいて、前記データバスパター
ン34の配線層レベルよりも上に形成された画素電極3
1に接続される。通常の如く、画素電極は、ITO等の
透明導電性酸化物膜より形成すればよい。
【0036】さらに、図示の液晶表示装置では、前記L
DD領域32A,32B,32Eおよび32Fを光学的
に遮蔽する遮光マスク35が、前記ゲートバスパターン
33に沿って形成される。この遮光マスク35は、ゲー
トバスパターン33に沿って形成され、前記ゲートバス
パターン33と画素電極31との間の隙間からの光漏れ
を阻止する通常の遮光マスク35と兼用され、図3ある
いは図4の従来のLDDマルチチャネルゲートTFTに
おけるように別に遮光マスクを形成する必要がない。そ
の結果、図2の液晶表示装置では、開口率が改善され、
明るくコントラストの高い表示が実現できる。
【0037】また、かかる構成のTFTでは、先に図1
(A)〜(C)で説明したように、LDD領域32A,
32B,32Eおよび32Fを形成する際にかりにマス
クずれが生じても、LDD領域の長さが対称的に変化す
るため、マルチチャネルゲートTFT自体の動作特性
が、ドレイン電圧の正負によって非対称的に変化するこ
とがない。換言すると、図2のマルチチャネルゲートT
FTは、LDD構造を有するにもかかわらず製造が容易
で、安価に製造できる利点を有する。また、図2の液晶
表示装置では、ゲートバスパターン33が直線状に延在
し、図3あるいは4のTFTのような枝を有しないた
め、イオン注入を行なっても影ができることが少なく、
所望のドーズ量で正確に不純物を導入することが可能に
なる。
【0038】
【発明の効果】本発明によれば、マルチチャネルゲート
TFTにおいて、ゲートパターンを直線状に延在する導
体パターンより形成し、TFTの活性部を構成するシリ
コンパターンを、拡散領域の間に屈曲部を有するように
形成し、前記ゲートパターンが前記シリコンパターンと
複数回交差するように形成することにより、前記シリコ
ンパターン中にLDD領域をイオン注入により形成する
際にマスクずれが生じても、素子の動作特性に悪影響が
生じることがなく、また、LDD領域を遮光する遮光マ
スクを、ゲートパターンに沿って形成される通常の遮光
マスクと兼用することにより、余計な遮光マスクを減ら
し、液晶表示装置の開口率を改善することができ、さら
に、ゲートパターンを単純な直線状の導体パターンより
構成することにより、複雑なゲートパターンを使った場
合のようなイオン注入の影が生じることがなく、均一な
イオン注入が保証される。
【図面の簡単な説明】
【図1】本発明の原理を説明する図である。
【図2】本発明の一実施例による液晶表示装置の要部を
示す図である。
【図3】従来のマルチチャネルゲートTFTの構成を示
す図である。
【図4】図3のTFTの問題点を説明する図である。
【符号の説明】
10,20,30 基板 11,21 ポリシリコンパターン 11A,11B,11C,21A,21B,21C,3
2C,32D,32G,32H 拡散領域 11D,11E,11F,11G,21D,21E,2
1F,21G,32a,32B,32E,32F LD
D領域 11a,34A ドレインコンタクト 11b,31A ソースコンタクト 12,22,33 ゲートバス 12A,12B ゲートバスの枝 13,34 データバス 14,31 透明画素電極 15,25 イオン注入マスク 21a ゲート酸化膜 35 遮光マスク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 後藤 裕吾 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 基板上に形成されたシリコンパターン
    と、前記シリコンパターン上を複数回横切るゲートパタ
    ーンと、前記シリコンパターン中、前記ゲートパターン
    と交差する領域の各々に形成されたチャネル領域と、前
    記シリコンパターン中、前記各々のチャネル領域の両側
    に形成された一対の拡散領域とよりなる薄膜トランジス
    タにおいて、前記ゲートパターンは直線状に延在する導
    体パターンよりなり、前記シリコンパターンは、一端と
    他端との間に前記ゲートパターンと交差する屈曲部を有
    することを特徴とする薄膜トランジスタ。
  2. 【請求項2】 前記シリコンパターンは、前記一端と他
    端との間でU字型に屈曲することを特徴とする請求項1
    記載の薄膜トランジスタ。
  3. 【請求項3】 前記シリコンパターンは、前記チャネル
    領域の両側に、チャネル領域に隣接して、前記拡散領域
    よりも不純物濃度の低い拡散領域を形成されていること
    を特徴とする請求項1または2記載の薄膜トランジス
    タ。
  4. 【請求項4】 基板上に薄膜トランジスタをアレイ状に
    配列された液晶表示装置において、 前記薄膜トランジスタは、前記基板上に形成されたシリ
    コンパターンと、前記シリコンパターン上を複数回横切
    るゲートパターンと、前記シリコンパターン中、前記ゲ
    ートパターンと交差する領域の各々に形成されたチャネ
    ル領域と、前記シリコンパターン中、前記各々のチャネ
    ル領域の両側に形成された一対の拡散領域とよりなり、
    前記ゲートパターンは直線状に延在する導体パターンよ
    りなり、前記シリコンパターンは、一端と他端との間に
    前記ゲートパターンと交差する屈曲部を有することを特
    徴とする液晶表示装置。
  5. 【請求項5】 前記基板上には、さらに前記ゲートパタ
    ーンを覆うように延在する直線状の遮光パターンが設け
    られたことを特徴とする請求項4記載の液晶表示装置。
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