JPH09305545A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 多数のプロセッサユニットを搭載してマルチ
プロセッサシステムを構成するときプロセッサユニット
を接続する信号配線長を短くでき、その配線長も揃える
ことができるようにする。 【解決手段】 プロセッサユニット（ＰＵ１〜ＰＵ１
６）を規則的に配置し、近接配置されたプロセッサユニ
ットは交差配線領域（ＳＭ１〜ＳＭ９）を共有し、交差
配線領域に含まれる交差配線の接続状態により近接配置
されたプロセッサユニット間の信号伝達経路を決定で
き、近接配置された一固まり毎のプロセッサユニット間
の信号配線を極力短く且つその長さも実質的に揃えられ
る。比較的離れたプロセッサユニット間での信号伝達に
際してもドライバ領域（ＤＶ１〜ＤＶ２４）のドライバ
による信号駆動能力により信号伝達遅延を最小限に抑え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一つの半導体基板
に多数のロプロセッサユニットを搭載してマルチプロセ
ッサシステムを構成する半導体集積回路に関するもので
ある。

【０００２】

【従来の技術】マルチプロセッサシステムとは、２個以
上のプロセッサが幾つかの資源（例えば入出力回路）を
共用したり、或いは何らかの手段で互いに情報を交換し
ながら一つのシステムとしての機能を果たすマイクロコ
ンピュータシステムである。複数のマイクロプロセッサ
が幾つかの資源を協同で使用する形式の資源共用型のマ
ルチプロセッサシステムにおいて、各プロセッサは、必
ずしも互いに情報を交換し合う必要はなく、独立した仕
事を行うことが出来る。これに対して、各プロセッサが
互いに情報を交換しながら、一つのシステムとしての仕
事を分担して処理する分散処理型のマルチプロセッサシ
ステムもある。分散処理型のマルチプロセッサシステム
には、高速のＩ／Ｏ処理タスクの実行と演算処理などの
機能とをプロセッサに個別的に割り当てる機能分散型、
或いは、一つのデータ処理タスクを、並行して処理可能
な幾つかのサブタスクに分割し、このサブタスクを各プ
ロセッサに割り当てて同時に処理を行わせて、全体とし
ての処理能力を向上させる並列処理型等がある。資源共
有型と分散処理型を複合させたマルチプロセッサシステ
ムも存在する。

【０００３】尚、マルチプロセッサシステムについて記
載された文献の例としては、昭和６０年１２月２５日
「株式会社オーム社」発行の「マイクロコンピュータハ
ンドブック」第６７３頁乃至６７４頁がある。

【０００４】

【発明が解決しようとする課題】本発明者は、半導体集
積回路の高集積化若しくは素子の微細化、そしてマイク
ロプロセッサに対する高機能化の要請などに鑑み、一つ
の半導体基板に多数のプロセッサユニットを搭載してマ
ルチプロセッサシステムを構成することについて検討し
た。それによれば、機能分散型としても利用可能なマル
チプロセッサシステムの性質を考慮すると、一つの半導
体基板に集積化した多数のプロセッサユニットは相互に
信号伝達が出来なければならず、また、データ処理の高
速化を考慮するならば、プロセッサユニットを接続する
ための信号配線長を極力短くし、その配線長も揃えるこ
とが望ましい、ということが本発明者によって見出され
た。さらに、ユーザの要求仕様に応じた機能をそのよう
な半導体集積回路に実現する場合に、多数のプロセッサ
ユニットの接続形態はユーザの要求仕様毎に相違される
ことが予想され、プロセッサユニットを接続する配線を
決定するだけで、資源共用型や分散処理型の各種要求仕
様に答えられることが、製造期間の短縮、そしてコスト
低減のために特に重要であることを本発明者は見出し
た。更に、多数のプロセッサユニットの一部の不良に対
して冗長救済を容易に行えるようにすることもコスト低
減の上で考慮しなければならないことが明らかにされ
た。

【０００５】本発明の目的は、一つの半導体基板に多数
のプロセッサユニットを搭載してマルチプロセッサシス
テムを構成する場合に、プロセッサユニットを接続する
ための信号配線長を極力短くでき、また、その配線長も
揃えることができる半導体集積回路を提供することにあ
る。

【０００６】本発明の別の目的は、同じく一つの半導体
基板に多数のプロセッサユニットを搭載してマルチプロ
セッサシステムを構成するための半導体集積回路に対
し、製造期間の短縮とコスト低減を実現できるようにす
ることである。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、半導体基板（ＣＨＰ）にマルチ
プロセッサシステムを構成する多数のプロセッサユニッ
ト（ＰＵ１からＰＵ１６）を所定の間隔を設けて規則的
に配置し、前記プロセッサユニットの間の領域にドライ
バ領域（ＤＶ１〜ＤＶ２４）と交差配線領域（ＳＭ１〜
ＳＭ９）とを設ける。前記交差配線領域は、それに隣接
する複数のドライバ領域相互間での信号伝達経路を決定
する交差配線（Ｘ１〜Ｘｎ，Ｙ１〜Ｙｎ）と、交差配線
の接続手段（２）とを有して成り、前記ドライバ領域
は、前記交差配線領域を介して伝達すべき信号を入出力
するための多数のドライバ（１）を有して成る。

【００１０】このようにプロセッサユニットを整然と規
則的に配置し、このとき、相互に近接配置された複数個
のプロセッサユニットは交差配線領域を共有し、その交
差配線領域に含まれる交差配線の接続状態によって当該
近接配置された複数個のプロセッサユニット間の信号伝
達経路を決定でき、これによって相互に近接配置された
一固まり毎のプロセッサユニット間の信号配線を極力短
く且つその長さも実質的に揃えることが可能になる。し
たがって、当該一固まり毎のプロセッサユニットを用い
て、分散型のマルチプロセッサシステムを構成する場合
にも、その高速動作を保証することができる。また、比
較的離れたプロセッサユニット間での信号伝達に際して
もドライバによる信号駆動能力によって信号伝達遅延若
しくはその遅延のばらつきを、最小限に抑えることがで
きる。

【００１１】前記ドライバ領域及び交差配線領域が、ゲ
ートアレイ構造を介してその回路機能が決定されもので
ある場合、すなわち、その機能が、前記ドライバと、交
差配線と、交差配線を接続する手段とがマスクパターン
で形成される配線によって接続されることによって決定
される場合、所要に機能を満足する半導体集積回路の製
造期間の短縮やコストの低減も容易になる。

【００１２】同じく複数個のプロセッサユニットを搭載
してマルチプロセッサシステムを構成する半導体集積回
路における一部の不良によっても半導体集積回路それ自
体を救済可能にする手段として、マルチプロセッサシス
テムを構成する少なくとも３個の縦続接続されたプロセ
ッサユニットを半導体基板に所定の間隔を設けて規則的
に配置し、前記縦続接続された前段のプロセッサユニッ
トへの入力を当該プロセッサユニットの出力と択一的に
選択して後段のプロセッサユニットの入力とする選択手
段（ＳＬＸ１〜ＳＬＸ９，ＳＬＹ１〜ＳＬＹ９）を各プ
ロセッサユニットに設け、前記選択手段の選択動作を制
御回路（３）によって固定的に決定するものとする。前
記少なくとも３個の縦続接続されたプロセッサユニット
の何れか１個が不良であるとき、当該縦続接続された他
の１個のプロセッサユニットはその不良プロセッサユニ
ットを代替し、このとき、前記制御回路は、前記不良プ
ロセッサユニットの選択手段を、当該不良プロセッサユ
ニットに与えられる入力を当該不良プロセッサの出力に
代えて選択する状態に制御する。

【００１３】

【発明の実施の形態】図１には本発明の一実施の形態に
係る半導体集積回路の概略が示される。この半導体集積
回路は、単結晶シリコンのような１個の半導体基板ＣＨ
Ｐに、マルチプロセッサシステムを構成する複数個のプ
ロセッサユニットＰＵ１〜ＰＵ１６を所定の間隔を設け
て規則的に配置し、前記プロセッサユニットＰＵ１〜Ｐ
Ｕ１６の間の領域にドライバ領域ＤＶ１〜ＤＶ２４と交
差配線領域ＳＭ１〜ＳＭ９を設けて成る。前記交差配線
領域ＳＭ１〜ＳＭ９は、それに隣接する複数のドライバ
領域ＤＶ１〜ＤＶ２４相互間での信号伝達経路を決定す
るための、交差配線と交差配線の接続手段（例えば多数
のスイッチ）を有して成り、前記ドライバ領域ＤＶ１〜
ＤＶ２４は交差配線領域ＳＭ１〜ＳＭ９を介して伝達す
べき信号を入出力するための多数のドライバを有して成
る。特に制限されないが、前記ドライバ領域ＤＶ１〜Ｄ
Ｖ２４及び交差配線領域ＳＭ１〜ＳＭ９は、ゲートアレ
イ構造を介してその回路機能が決定されている。すなわ
ち、その機能は、前記ドライバと、交差配線と、交差配
線を接続する手段（例えばスイッチ）とがマスクパター
ンで形成される配線によって接続されることによって決
定されている。半導体基板１の周縁領域ＵＥには入出力
バッファ及びボンディングパッドなどの外部接続電極が
形成されている。

【００１４】図１において領域Ａには代表的に、ドライ
バ領域ＤＶ１〜ＤＶ４と交差配線領域ＳＭ１に形成され
る信号伝達経路が概略的に例示されている。例えば、プ
ロセッサユニットＰＵ１は信号伝達経路Ｌ１を介して外
部とインタフェース可能にされると共に、当該プロセッ
サユニットＰＵ１は、信号伝達経路Ｌ２を介してプロセ
ッサユニットＰＵ２に、信号伝達経路Ｌ３を介してプロ
セッサユニットＰＵ３に、信号伝達経路Ｌ４を介してプ
ロセッサユニットＰＵ４に、それぞれインタフェースさ
れ、プロセッサユニットＰＵ１を主プロセッサとして機
能させ、プロセッサユニットＰＵ２〜ＰＵ４をそれに対
するサブプロセッサとして機能させて、機能分散型のマ
ルチプロセッサ機能を実現するようになっている。更に
プロセッサユニットＰＵ１は信号伝達経路Ｌ５を介し
て、更に別のプロセッサユニット群とインタフェース可
能にされている。

【００１５】前記プロセッサユニットＰＵ１〜ＰＵ１６
は特に制限されないが、それぞれ同じ回路構成を有し、
命令若しくはコマンドをフェッチし、これをデコードし
てその命令若しくはコマンドを実行する演算手段、この
演算手段による演算対象データ等を一時的に蓄える記憶
手段として演算対象データや演算結果データなどを入出
力する入出力手段を有して成る。

【００１６】図２には図１の領域Ａを代表としてその詳
細な一例が示される。ドライバ領域ＤＶ１〜ＤＶ４には
それぞれ多数のドライバ１が配置されている。どのドラ
イバが実際の回路動作で使用されるかは、半導体集積回
路の製造過程で利用されるところの、ドライバ領域ＤＶ
１〜ＤＶ４などに対する配線マスクパターンによって決
定される。その手法は前述の通りゲートアレイの手法に
よって行われるから、ドライバ領域ＤＶ１〜ＤＶ４の中
には、実際に使用されずに（実際に配線されずに）残っ
ているドライバもある。どのドライバをどのように用い
るかは、要求仕様によって任意に決定される。図２に
は、要求仕様によって決定された信号配線Ｓ１〜Ｓ１４
が例示されている。

【００１７】交差配線領域ＳＭ１は、例えば、接続手段
の一例としてマトリクス状に多数のスイッチ素子２が配
置され、そのＸ，Ｙ方向毎に交差配線Ｘ１〜Ｘｎ，Ｙ１
〜Ｙｎが設けられ、スイッチ素子２の状態によって、Ｘ
方向の交差配線Ｘ１〜ＸｎとＹ方向の交差配線Ｙ１〜Ｙ
ｎとの交差位置が接続又は非接続状態にされている。交
差配線Ｘ１〜Ｘｎ，Ｙ１〜Ｙｎは、信号伝達上必要とさ
れるものだけが前記所要のドライバ１の入力又は出力に
配線で結合される。交差配線Ｘ１〜Ｘｎ，Ｙ１〜Ｙｎを
どのドライバ１に接続するか、そして、どのスイッチ素
子２をオン状態に設定するかは、要求仕様を満足するよ
うに複数のプロセッサユニットを接続できるように決定
されることになる。交差配線Ｘ１〜Ｘｎ，Ｙ１〜Ｙｎと
ドライバ１との選択的な接続は、ドライバ領域ＤＶ１〜
ＤＶ４に対するのと同じく交差配線領域ＳＭ１に対する
配線マスクパターンによって決定される。

【００１８】図３には交差配線領域ＳＭ１の更に詳細な
一例が示される。同図には代表的に、交差配線Ｘｉ，Ｘ
ｊ，Ｙｈ〜Ｙｋとｎチャンネル型ＭＯＳトランジスタか
ら成るスイッチ素子２ｉｈ，２ｉｉ，２ｉｊ，２ｉｋ，
２ｊｈ，２ｊｉ，２ｊｊ，２ｊｋが示されている。スイ
ッチ素子２ｉｈ，２ｉｉ，２ｉｊはそのゲートが電源電
圧Ｖｄｄに接続され、これによってＹ方向の３本の交差
配線Ｙｈ〜ＹｊはＸ方向の交差配線Ｘｉに導通される。
この接続形態は、１本のバスが複数本のバスに共通接続
される態様であり、当該複数本のバスはそれに接続され
るプロセッサユニットが排他的に利用することになる。
また、スイッチ素子２ｊｋはそのゲートが電源電圧Ｖｄ
ｄに接続され、これによってＹ方向の１本の交差配線Ｙ
ｋはＸ方向の交差配線Ｘｊに導通される。この接続形態
は、バスが１対１対応で接続される態様である。その他
のスイッチ素子２ｉｋ，２ｊｈ，２ｊｉ，２ｊｊのゲー
トは接地電位Ｖｓｓに接続されて常時オフ状態にされて
いる。図３の様な回路構成において、どのスイッチ素子
のゲートを接地電位Ｖｓｓ又は電源電圧Ｖｄｄに接続す
るかは、配線マスクパターンによって決定される。

【００１９】図３の例ではスイッチ素子のゲートに接続
すべき電圧によって対応するＹ方向とＸ方向の交差配線
の導通状態を制御するようにしているが、相互に異なる
配線層で形成されたＸ方向の交差配線とＹ方向の交差配
線とを、スルーホールのような導電層（コンタクト部）
を設けるか否かによって相互の導通状態を決定するよう
にしてもよい。この場合におけるコンタクト部は接続手
段の別の例となる。

【００２０】上記実施の形態で説明した半導体集積回路
によれば、半導体基板ＣＨＰにプロセッサユニットＰＵ
１〜ＰＵ１６を整然と規則的に配置し、このとき、相互
に近接配置された複数個のプロセッサユニット例えばＰ
Ｕ１〜ＰＵ４は交差配線領域ＳＭ１を共有し、その交差
配線領域に含まれる交差配線の接続状態によって当該近
接配置された複数個のプロセッサユニット間の信号伝達
経路を決定できる。これにより、相互に近接配置された
一固まり毎のプロセッサユニット間の信号配線を極力短
く且つその長さも実質的に揃えることが可能になる。し
たがって、当該一固まり毎のプロセッサユニットを用い
て、分散型のマルチプロセッサシステムを構成する場合
にも、その高速動作を保証することができる。また、比
較的離れたプロセッサユニット間での信号伝達に際して
もドライバ領域ＤＶ１〜ＤＶ２４に含まれるドライバ１
による信号駆動能力によって信号伝達遅延若しくはその
遅延のばらつきを、最小限に抑えることができる。

【００２１】また、前記ドライバ領域ＤＶ１〜ＤＶ２４
及び交差配線領域ＳＭ１〜ＳＭ９が、ゲートアレイ構造
を介してその回路機能が決定されものである場合、すな
わち、その機能が、前記ドライバ１と、交差配線Ｘ１〜
Ｘｎ、Ｙ１〜Ｙｎと、交差配線を接続するスイッチ素子
２やコンタクトなどの接続手段とがマスクパターンで形
成される配線によって接続されることによって決定され
る場合、所要に機能を満足する半導体集積回路の製造期
間の短縮やコストの低減も容易になる。

【００２２】図１の例ではプロセッサユニットを格子状
に配列したが、図４に示されるように千鳥格子状に配列
してもよい。これに応じて、ドライバ領域ＤＶ１〜Ｄｖ
１２も千鳥格子状に配列し、交差配線領域ＳＭ１〜ＳＭ
１２を個々のドライバ領域ＤＶ１〜Ｄｖ１２の中央部に
配置することができる。このような構成によっても、図
１の場合と全く同じ効果を得ることができる。

【００２３】図５には冗長による救済を考慮した半導体
集積回路の実施の形態が示される。同図に示される半導
体集積回路も多数のプロセッサユニットによってマルチ
プロセッサシステムを構成するものである。同図には代
表的に９個のプロセッサユニットＰＵ１〜ＰＵ９と制御
回路３が示されている。これらの回路は半導体基板ＣＨ
Ｐに形成されている。図に代表的に示されたプロセッサ
ユニットＰＵ１〜ＰＵ９は、所定の間隔を置いてマトリ
クス状に配置され、縦及び横方向にそれぞれ３個づつ縦
続接続されている。各プロセッサユニットＰＵ１〜ＰＵ
９には、縦続接続された前段のプロセッサユニットへの
入力を当該プロセッサユニットの出力と択一的に選択し
て後段のプロセッサユニットの入力とする選択手段（セ
レクタとも称する）ＳＬＸ１〜ＳＬＸ９、ＳＬＹ１〜Ｓ
ＬＹ９が設けられている。セレクタＳＬＸ１〜ＳＬＸ９
はＸ方向への信号伝達経路に配置されたものであり、セ
レクタＳＬＹ１〜ＳＬＹ９はＹ方向への信号伝達経路に
配置されたものである。前記セレクタＳＬＸ１〜ＳＬＸ
９、ＳＬＹ１〜ＳＬＹ９の選択動作は制御回路３が出力
する制御信号φＸ１〜φＸ９、φＹ１〜φＹ９によって
固定的に決定される。制御回路３は、特に制限されない
が、ヒューズプログラム回路によって構成され、制御信
号φＸ１〜φＸ９、φＹ１〜φＹ９毎に１対１対応で割
り当てられたレーザヒューズを有し、その非切断状態に
おいては対応する制御信号はプロセッサユニットで処理
された情報の出力をセレクタに選択させ、その切断状態
では対応する制御信号はプロセッサユニットへの入力を
スルーで出力させるようにセレクタを動作させる。

【００２４】例えば、デバイステストの結果、９個のプ
ロセッサユニットＰＵ１〜ＰＵ９に欠陥が無ければ、制
御回路３内部のヒューズは全て非切断状態にされ、これ
によって９個全部のプロセッサユニットＰＵ１〜ＰＵ９
によってマルチプロセッサシステムを構成することがで
きる。一方、デバイステストの結果、一部のプロセッサ
ユニットＰＵ５に欠陥があれば、制御信号φＸ５，φＹ
５に対応されるヒューズを切断して、Ｘ方向、Ｙ方向か
らの信号がそれぞれ当該欠陥プロセッサユニットＰＵ５
をスルーで通過するようにし、これによって、８個のプ
ロセッサユニットＰＵ１〜ＰＵ４，ＰＵ６〜ＰＵ９によ
ってマルチプロセッサシステムを構成することができ
る。また、１行分のプロセッサユニット例えばＰＵ７〜
ＰＵ９を冗長用のプロセッサユニットとして予め余計に
配置しておき、その他のプロセッサユニットに欠陥がな
ければ当該冗長用のプロセッサユニットＰＵ７〜ＰＵ９
に対応されるヒューズを切断してそれらプロセッサユニ
ットＰＵ７〜ＰＵ９を利用しないようにし、例えば１個
でもプロセッサユニットに欠陥があれば、当該行のプロ
セッサユニットに対応されるヒューズを切断し、冗長用
の１行分のプロセッサユニットに対応されるヒューズを
非切断状態とし、欠陥のあるプロセッサユニットを行単
位で冗長用のプロセッサユニットに代替されること可能
である。そのような置き換えは、列単位で行ってもよ
い。

【００２５】このように救済手段を施して半導体集積回
路を構成することにより、複数個のプロセッサユニット
を搭載してマルチプロセッサシステムを構成する半導体
集積回路における一部の不良によっても半導体集積回路
それ自体を救済することができ、そのような半導体集積
回路のコスト低減を実現することができる。

【００２６】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００２７】例えば、プロセッサユニットの数は上記実
施例に限定されず適宜変更可能である。また、プロセッ
サユニットの配置も格子状又は千鳥格子状に限定されな
い。また、半導体集積回路はプロセッサユニットの他に
周辺回路を含むことが出来る。そのような周辺回路は個
々のプロセッサユニットに専用化して含めることも可能
である。

【００２８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００２９】すなわち、プロセッサユニットを整然と規
則的に配置し、このとき、相互に近接配置された複数個
のプロセッサユニットは交差配線領域を共有し、その交
差配線領域に含まれる交差配線の接続状態によって当該
近接配置された複数個のプロセッサユニット間の信号伝
達経路を決定でき、これによって相互に近接配置された
一固まり毎のプロセッサユニット間の信号配線を極力短
く且つその長さも実質的に揃えることが可能になる。し
たがって、当該一固まり毎のプロセッサユニットを用い
て、分散型のマルチプロセッサシステムを構成する場合
にも、その高速動作を保証することができる。更に、比
較的離れたプロセッサユニット間での信号伝達に際して
もドライバによる信号駆動能力によって信号伝達遅延若
しくはその遅延のばらつきを、最小限に抑えることがで
きる。

【００３０】前記ドライバ領域及び交差配線領域が、ゲ
ートアレイ構造を介してその回路機能が決定されもので
ある場合、所要に機能を満足する半導体集積回路の製造
期間の短縮やコストの低減も容易になる。

【００３１】また、縦続接続された前段のプロセッサユ
ニットへの入力を当該プロセッサユニットの出力と択一
的に選択して後段のプロセッサユニットの入力とする選
択手段を各プロセッサユニットに設け、前記選択手段の
選択動作を制御回路によって固定的に決定することによ
り、複数個のプロセッサユニットを搭載してマルチプロ
セッサシステムを構成する半導体集積回路における一部
の不良によっても半導体集積回路それ自体を救済するこ
とができ、そのコスト低減に寄与する。

【図面の簡単な説明】

【図１】プロセッサユニットを格子状に配列した本発明
の一実施の形態に係る半導体集積回路の説明図である。

【図２】図１の半導体集積回路の一部を詳細に示した説
明図である。

【図３】交差配線領域の詳細な一例を示す説明図であ
る。

【図４】プロセッサユニットを千鳥格子状に配列した本
発明の一実施の形態に係る半導体集積回路の説明図であ
る。

【図５】一部のプロセッサユニットの欠陥に対して半導
体集積回路を救済可能にする一実施の形態を示す説明図
である。

【符号の説明】

ＣＨＰ 半導体基板 ＰＵ１〜ＰＵ１６ プロセッサユニット ＤＶ１〜ＤＶ２４ ドライバ領域 １ ドライバ ＳＭ１〜ＳＭ９ 交差配線領域 ２ スイッチ素子 Ｘ１〜Ｘｎ，Ｙ１〜Ｙｎ 交差配線 Ｌ１〜Ｌ５ 信号伝達経路 Ｓ１〜Ｓ１４ 配線 ＳＬＸ１〜ＳＫＸ９，ＳＬＹ１〜ＳＬＹ９ 選択手段 ３ 制御回路 φＸ１〜φＸ９，φＹ１〜φＹ９ 制御信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 マルチプロセッサシステムを構成する複
   数個のプロセッサユニットを半導体基板に所定の間隔を
   設けて規則的に配置し、前記プロセッサユニットの間の
   領域にドライバ領域と交差配線領域とを設け、 前記交差配線領域は、それに隣接する複数のドライバ領
   域相互間での信号伝達経路を決定する交差配線と、交差
   配線の接続手段とを有して成り、 前記ドライバ領域は、前記交差配線領域を介して伝達す
   べき信号を入出力するためのドライバを有して成るもの
   であることを特徴とする半導体集積回路。
2. 【請求項２】 前記ドライバ領域及び交差配線領域は、
   ゲートアレイ構造を介してその回路機能が決定され、そ
   の機能は、前記ドライバと、交差配線と、交差配線を接
   続する手段とがマスクパターンで形成された配線により
   接続されることによって決定されて成るものであること
   を特徴とする請求項１記載の半導体集積回路。
3. 【請求項３】 前記プロセッサユニットは格子状又は千
   鳥格子状に配列されて成るものであることを特徴とする
   請求項２記載の半導体集積回路。
4. 【請求項４】 マルチプロセッサシステムを構成する少
   なくとも３個の縦続接続されたプロセッサユニットを半
   導体基板に所定の間隔を設けて規則的に配置し、前記縦
   続接続された前段のプロセッサユニットへの入力を当該
   プロセッサユニットの出力と択一的に選択して後段のプ
   ロセッサユニットの入力とする選択手段を各プロセッサ
   ユニットに設け、前記選択手段の選択動作を制御回路に
   よって固定的に決定して成るものであることを特徴とす
   る半導体集積回路。
5. 【請求項５】 前記少なくとも３個の縦続接続されたプ
   ロセッサユニットの何れか１個が不良であるとき、当該
   縦続接続された他の１個のプロセッサユニットはその不
   良プロセッサユニットを代替し、このとき、前記制御回
   路は、前記不良プロセッサユニットの選択手段を、当該
   不良プロセッサユニットに与えられる入力を当該不良プ
   ロセッサの出力に代えて選択する状態に制御するもので
   あることを特徴とする請求項４記載の半導体集積回路。