JPH09306199A - 冗長ヒューズ箱及びその配置方法 - Google Patents
冗長ヒューズ箱及びその配置方法Info
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- JPH09306199A JPH09306199A JP8350851A JP35085196A JPH09306199A JP H09306199 A JPH09306199 A JP H09306199A JP 8350851 A JP8350851 A JP 8350851A JP 35085196 A JP35085196 A JP 35085196A JP H09306199 A JPH09306199 A JP H09306199A
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 半導体メモリ装置の冗長ヒューズ箱及びその
配置方法を提供する。 【解決手段】 メモリセルのアドレス信号が印加される
トランジスターとヒューズよりなる複数のヒューズセル
を具備した半導体メモリ装置の冗長ヒューズ箱におい
て、各々別の複数のヒューズ箱を同じ場所に共にレイア
ウトして１つのヒューズ箱に構成する。前記ヒューズ箱
は同一なアドレス信号を受取る複数のヒューズセルで構
成して前記同一なアドレス信号を受取ったヒューズセル
等の出力が各々他の冗長イネーブル信号に寄与するよう
に配線する。従って、本発明によれば複数のヒューズ箱
を同一場所に共にレイアウトして１つのヒューズ箱のよ
うに構成することによりチップの大小に影響を与えない
ことのみならず、周辺回路部にアドレスラインが長く延
びないようにしてアドレスラインのローディングの増加
を防ぐ効果が得られる。
配置方法を提供する。 【解決手段】 メモリセルのアドレス信号が印加される
トランジスターとヒューズよりなる複数のヒューズセル
を具備した半導体メモリ装置の冗長ヒューズ箱におい
て、各々別の複数のヒューズ箱を同じ場所に共にレイア
ウトして１つのヒューズ箱に構成する。前記ヒューズ箱
は同一なアドレス信号を受取る複数のヒューズセルで構
成して前記同一なアドレス信号を受取ったヒューズセル
等の出力が各々他の冗長イネーブル信号に寄与するよう
に配線する。従って、本発明によれば複数のヒューズ箱
を同一場所に共にレイアウトして１つのヒューズ箱のよ
うに構成することによりチップの大小に影響を与えない
ことのみならず、周辺回路部にアドレスラインが長く延
びないようにしてアドレスラインのローディングの増加
を防ぐ効果が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ集積回
路に係り、特に冗長ヒューズ箱及びその配置方法に関す
る。
路に係り、特に冗長ヒューズ箱及びその配置方法に関す
る。
【０００２】
【従来の技術】半導体装置が高集積化されることにより
コストが上昇する問題点を改善するため不良セルを代替
する冗長セルの数が増加している。コストを低減するた
めには収率が保障されるべきであり、特に収率を向上さ
せるためには冗長の役割が必須的である。
コストが上昇する問題点を改善するため不良セルを代替
する冗長セルの数が増加している。コストを低減するた
めには収率が保障されるべきであり、特に収率を向上さ
せるためには冗長の役割が必須的である。
【０００３】通常の場合、半導体メモリセルアレーは正
規セルアレーと冗長セルアレーで構成され、正規セルに
欠陥が生じた場合冗長セルに代替する。代替方法は欠陥
セルのアドレス情報を受取って冗長ヒューズ箱の出力で
冗長セルのワードラインをイネーブルさせ冗長セルを駆
動することにより欠陥セルを代替する。欠陥セルを代替
するためには電気的ヒューズを兼備した冗長ヒューズ箱
から欠陥セルのアドレス情報を示すようにヒューズを切
断して発生した信号で冗長セルを駆動することになる。
規セルアレーと冗長セルアレーで構成され、正規セルに
欠陥が生じた場合冗長セルに代替する。代替方法は欠陥
セルのアドレス情報を受取って冗長ヒューズ箱の出力で
冗長セルのワードラインをイネーブルさせ冗長セルを駆
動することにより欠陥セルを代替する。欠陥セルを代替
するためには電気的ヒューズを兼備した冗長ヒューズ箱
から欠陥セルのアドレス情報を示すようにヒューズを切
断して発生した信号で冗長セルを駆動することになる。
【０００４】図１は従来の技術の冗長ヒューズ箱を示し
た回路図であって、別々の２つのヒューズ箱を示したも
のである。
た回路図であって、別々の２つのヒューズ箱を示したも
のである。
【０００５】ここで、冗長ヒューズ箱とは、アドレスが
ゲーティングされるＮＭＯＳトランジスターと前記ＮＭ
ＯＳトランジスターに連結されたヒューズ等よりなる部
分３１、７１、出力ノードＡをプリチャージさせるため
のトランジスター等よりなる部分３３、７３、そして前
記出力ノードＡから出力される信号をバッファリングす
るバッファ３５、７５を１つの冗長ヒューズ箱と称す
る。
ゲーティングされるＮＭＯＳトランジスターと前記ＮＭ
ＯＳトランジスターに連結されたヒューズ等よりなる部
分３１、７１、出力ノードＡをプリチャージさせるため
のトランジスター等よりなる部分３３、７３、そして前
記出力ノードＡから出力される信号をバッファリングす
るバッファ３５、７５を１つの冗長ヒューズ箱と称す
る。
【０００６】図面に示した２つのヒューズ箱はアドレス
信号が印加されるトランジスターとヒューズよりなる複
数のヒューズセルを具備したが相互分離されており、動
作も別に行われる。
信号が印加されるトランジスターとヒューズよりなる複
数のヒューズセルを具備したが相互分離されており、動
作も別に行われる。
【０００７】図２Ａは冗長ヒューズ箱でヒューズがカッ
ティングされない場合の回路の動作を示すタイミング図
である。
ティングされない場合の回路の動作を示すタイミング図
である。
【０００８】ヒューズがカッティングされない場合にヒ
ューズ箱が動作する形は次のようである。まず、ヒュー
ズ箱が活性化時にＰＤＰＸ信号はハイとなり、Ａノード
をＰＭＯＳトランジスター２１とインバータ２３により
ハイにラッチさせている際、アドレス信号のＲＡｉがハ
イとなると、この際Ａノードは前記ＲＡｉ（ｉは０乃至
ｎ）が印加されるＮＭＯＳトランジスター１、５、９、
１３を通し、ハイからローとなり、ＲＥＤもハイからロ
ーとなる。
ューズ箱が動作する形は次のようである。まず、ヒュー
ズ箱が活性化時にＰＤＰＸ信号はハイとなり、Ａノード
をＰＭＯＳトランジスター２１とインバータ２３により
ハイにラッチさせている際、アドレス信号のＲＡｉがハ
イとなると、この際Ａノードは前記ＲＡｉ（ｉは０乃至
ｎ）が印加されるＮＭＯＳトランジスター１、５、９、
１３を通し、ハイからローとなり、ＲＥＤもハイからロ
ーとなる。
【０００９】従って、ローのＲＥＤ信号は正常経路をオ
ンさせ、冗長経路をオフさせる役割をする。そしてプリ
チャージ時はＲＡｉが先にローとなってからＰＤＰＸが
ローとなってＰＭＯＳトランジスター２１がターンオン
されＡノードとＲＥＤノードを順次に再びハイ状態にす
る。
ンさせ、冗長経路をオフさせる役割をする。そしてプリ
チャージ時はＲＡｉが先にローとなってからＰＤＰＸが
ローとなってＰＭＯＳトランジスター２１がターンオン
されＡノードとＲＥＤノードを順次に再びハイ状態にす
る。
【００１０】図２Ｂは冗長ヒューズ箱でヒューズがカッ
ティングされた場合の回路の動作を示すタイミング図で
ある。
ティングされた場合の回路の動作を示すタイミング図で
ある。
【００１１】ヒューズのカッティングはフェールされた
アドレスに合わせてヒューズをカッティングする。即
ち、ＲＡ０、ＲＡ１、ＲＡｎ−１、ＲＡｎが各々ハイの
時フェールされると、ヒューズは各々ＲＡ０、ＲＡ１、
ＲＡｎ−１、ＲＡｎに連結されたヒューズをカッティン
グし、ＲＡ０Ｂ、ＲＡ１Ｂ、ＲＡｎ−１Ｂ、ＲＡｎＢの
ヒューズはカッティングしない。従って、ＰＤＰＸがハ
イとなり、ＡノードをＰＭＯＳトランジスター２１とイ
ンバータ２３によりハイにラッチさせている際、各々ハ
イ状態のＲＡ０、ＲＡ１、ＲＡｎ−１、ＲＡｎが印加さ
れるＮＭＯＳトランジスター１、５、７、９に連結され
たヒューズ等はカッティングされたため、Ａノードはハ
イを保つ。よって、ＲＥＤもハイを保つ。この際、ＲＡ
０Ｂ、ＲＡ１Ｂ、ＲＡｎ−１Ｂ、ＲＡｎＢは当然に全て
ローである。
アドレスに合わせてヒューズをカッティングする。即
ち、ＲＡ０、ＲＡ１、ＲＡｎ−１、ＲＡｎが各々ハイの
時フェールされると、ヒューズは各々ＲＡ０、ＲＡ１、
ＲＡｎ−１、ＲＡｎに連結されたヒューズをカッティン
グし、ＲＡ０Ｂ、ＲＡ１Ｂ、ＲＡｎ−１Ｂ、ＲＡｎＢの
ヒューズはカッティングしない。従って、ＰＤＰＸがハ
イとなり、ＡノードをＰＭＯＳトランジスター２１とイ
ンバータ２３によりハイにラッチさせている際、各々ハ
イ状態のＲＡ０、ＲＡ１、ＲＡｎ−１、ＲＡｎが印加さ
れるＮＭＯＳトランジスター１、５、７、９に連結され
たヒューズ等はカッティングされたため、Ａノードはハ
イを保つ。よって、ＲＥＤもハイを保つ。この際、ＲＡ
０Ｂ、ＲＡ１Ｂ、ＲＡｎ−１Ｂ、ＲＡｎＢは当然に全て
ローである。
【００１２】従って、ハイのＲＥＤ信号は正常経路をオ
フさせ続け、冗長経路をオンさせる役割をする。そして
プリチャージ時はＲＡｉがローとなってからＰＤＰＸが
ローとなってもＡノードとＲＥＤはハイ状態を保ち続け
る。
フさせ続け、冗長経路をオンさせる役割をする。そして
プリチャージ時はＲＡｉがローとなってからＰＤＰＸが
ローとなってもＡノードとＲＥＤはハイ状態を保ち続け
る。
【００１３】図３乃至図５は従来の半導体メモリ内でヒ
ューズ箱の配置を示したブロック図であって、アーキテ
クチャによる従来技術のヒューズ箱の配置方法を示す。
従って、従来に使用されたヒューズ箱の配置例等を説明
すれば次のようである。
ューズ箱の配置を示したブロック図であって、アーキテ
クチャによる従来技術のヒューズ箱の配置方法を示す。
従って、従来に使用されたヒューズ箱の配置例等を説明
すれば次のようである。
【００１４】まず、図３のブロック図の左側を説明すれ
ば、ローデコーダに印加されるアドレスヒューズにもゲ
ーティングされ、ヒューズ箱はローデコーダの間、そし
てビットラインとセンスアンプとの接合点に配置されて
おり、ヒューズ箱の出力はヒューズ箱と隣接したブロッ
クを１、２、３または４個制御するように動作する。即
ち、ヒューズ箱１３２の出力は隣接した４つのブロック
２、４、１８、２０の中何れのブロックにフェールが発
生しても使用しうる。参照図面は左右対称形であるので
右側の配置内容は左側と同一である。
ば、ローデコーダに印加されるアドレスヒューズにもゲ
ーティングされ、ヒューズ箱はローデコーダの間、そし
てビットラインとセンスアンプとの接合点に配置されて
おり、ヒューズ箱の出力はヒューズ箱と隣接したブロッ
クを１、２、３または４個制御するように動作する。即
ち、ヒューズ箱１３２の出力は隣接した４つのブロック
２、４、１８、２０の中何れのブロックにフェールが発
生しても使用しうる。参照図面は左右対称形であるので
右側の配置内容は左側と同一である。
【００１５】しかし、このような方法はヒューズ箱がビ
ットラインとセンスアンプとの接合内にレイアウトされ
るという前提下での構図のみできる短所がある。
ットラインとセンスアンプとの接合内にレイアウトされ
るという前提下での構図のみできる短所がある。
【００１６】図４のブロック図は上下対称形であるので
上部の配置内容は下部と同一である。従って、ブロック
図の上部を説明すれば、図３のように各々４つのブロッ
クで構成された４つのアレーの間にヒューズ箱１ １５
６、ヒューズ箱２ １５８、ヒューズ箱３ １６０、ヒ
ューズ箱４ １６２がチップの幅方向に配置されてい
る。ヒューズの出力は周辺回路部を経て冗長通知信号を
印加するブロック７０、７６に印加される。この際、冗
長通知信号を印加するブロック７０、７６とは、ブロッ
ク冗長構図を示したものである。ブロック冗長とは、冗
長通知信号を１つのブロックに集め、他のブロックから
フェールされたワードラインも冗長ワードラインが位置
するブロックでワードラインをイネーブルさせる方法で
ある。即ち、図４に示されたようにヒューズ箱の数によ
り、ヒューズ箱の出力端に連結されチップの中央を通過
する連結ラインの数が決められる。従って、４つのアレ
ーに各々８つずつの冗長通知信号が必要であれば、チッ
プの中心を通過するラインは上下から各々８ラインが形
成されるので左右方向に少なくとも１６ラインを必要と
する。これは、チップの大小に大きな影響が与えられ
る。
上部の配置内容は下部と同一である。従って、ブロック
図の上部を説明すれば、図３のように各々４つのブロッ
クで構成された４つのアレーの間にヒューズ箱１ １５
６、ヒューズ箱２ １５８、ヒューズ箱３ １６０、ヒ
ューズ箱４ １６２がチップの幅方向に配置されてい
る。ヒューズの出力は周辺回路部を経て冗長通知信号を
印加するブロック７０、７６に印加される。この際、冗
長通知信号を印加するブロック７０、７６とは、ブロッ
ク冗長構図を示したものである。ブロック冗長とは、冗
長通知信号を１つのブロックに集め、他のブロックから
フェールされたワードラインも冗長ワードラインが位置
するブロックでワードラインをイネーブルさせる方法で
ある。即ち、図４に示されたようにヒューズ箱の数によ
り、ヒューズ箱の出力端に連結されチップの中央を通過
する連結ラインの数が決められる。従って、４つのアレ
ーに各々８つずつの冗長通知信号が必要であれば、チッ
プの中心を通過するラインは上下から各々８ラインが形
成されるので左右方向に少なくとも１６ラインを必要と
する。これは、チップの大小に大きな影響が与えられ
る。
【００１７】図５のブロック図の左上部を説明すると、
図５はローデコーダに印加されるアドレスラインを周辺
回路部に引出してヒューズ箱１４０、１４２を配置した
場合である。この場合は反復されるローデコーダのレイ
アウト上１ブロック内から周辺回路に抜出せるアドレス
のラインの数が少ないため１ブロック３６内にはヒュー
ズ箱を１つ１４０ずつしか配置できない。従って、図５
では追加されるヒューズ箱２ １４２を他のブロック３
４、３８、４０の中の１つに配置すべきである。そして
図５に示されたようにブロック３６から抜出したアドレ
スラインをヒューズ箱２ １４２の所に送ったり、ヒュ
ーズ箱２ １４２が位置するブロックからアドレスライ
ンを再び抜出すため、どんな方法を用いても図５のよう
な配置はアドレスラインのローディングが増加し、ヒュ
ーズ箱の数が多いほどＲＥＤラインがブロックを経る短
所がある。
図５はローデコーダに印加されるアドレスラインを周辺
回路部に引出してヒューズ箱１４０、１４２を配置した
場合である。この場合は反復されるローデコーダのレイ
アウト上１ブロック内から周辺回路に抜出せるアドレス
のラインの数が少ないため１ブロック３６内にはヒュー
ズ箱を１つ１４０ずつしか配置できない。従って、図５
では追加されるヒューズ箱２ １４２を他のブロック３
４、３８、４０の中の１つに配置すべきである。そして
図５に示されたようにブロック３６から抜出したアドレ
スラインをヒューズ箱２ １４２の所に送ったり、ヒュ
ーズ箱２ １４２が位置するブロックからアドレスライ
ンを再び抜出すため、どんな方法を用いても図５のよう
な配置はアドレスラインのローディングが増加し、ヒュ
ーズ箱の数が多いほどＲＥＤラインがブロックを経る短
所がある。
【００１８】
【発明が解決しょうとする課題】従って、本発明の目的
は前記問題点を克服してチップの大小に影響を与えない
ようにすることのみならず、周辺回路部にアドレスライ
ンのローディング増加を最小化しうる冗長ヒューズ箱を
提供することにある。
は前記問題点を克服してチップの大小に影響を与えない
ようにすることのみならず、周辺回路部にアドレスライ
ンのローディング増加を最小化しうる冗長ヒューズ箱を
提供することにある。
【００１９】本発明の他の目的は前記冗長ヒューズ箱に
適したチップ内の配置方法を提供することにある。
適したチップ内の配置方法を提供することにある。
【００２０】
【課題を解決するための手段】前記目的を達成するため
本発明は、メモリセルのアドレス信号が印加されるトラ
ンジスターとヒューズよりなる複数のヒューズセルを具
備した半導体メモリ装置の冗長ヒューズ箱において、各
々別の複数のヒューズ箱を同じ場所に共にレイアウトし
て１つのヒューズ箱に構成することを特徴とする半導体
メモリ装置の冗長ヒューズ箱を提供する。
本発明は、メモリセルのアドレス信号が印加されるトラ
ンジスターとヒューズよりなる複数のヒューズセルを具
備した半導体メモリ装置の冗長ヒューズ箱において、各
々別の複数のヒューズ箱を同じ場所に共にレイアウトし
て１つのヒューズ箱に構成することを特徴とする半導体
メモリ装置の冗長ヒューズ箱を提供する。
【００２１】前記ヒューズ箱は同一なアドレス信号を受
取る複数のヒューズセルで構成して前記同一なアドレス
信号を受取ったヒューズセル等の出力が各々他の冗長イ
ネーブル信号に寄与するように配線する。
取る複数のヒューズセルで構成して前記同一なアドレス
信号を受取ったヒューズセル等の出力が各々他の冗長イ
ネーブル信号に寄与するように配線する。
【００２２】前記他の目的を達成するため本発明は、メ
モリセルのアドレス信号が印加されるトランジスターと
ヒューズよりなる複数のヒューズセルを具備した半導体
メモリ装置の冗長ヒューズ箱の配置方法において、冗長
ヒューズ箱をローデコーダの出力のアドレスラインの直
下に位置させることを特徴とする冗長ヒューズ箱の配置
方法を提供する。
モリセルのアドレス信号が印加されるトランジスターと
ヒューズよりなる複数のヒューズセルを具備した半導体
メモリ装置の冗長ヒューズ箱の配置方法において、冗長
ヒューズ箱をローデコーダの出力のアドレスラインの直
下に位置させることを特徴とする冗長ヒューズ箱の配置
方法を提供する。
【００２３】ヒューズ等とトランジスター等とをパワー
ラインとアドレスとの下部にレイアウトし、前記全ての
ヒューズの一端を連結した出力ノードをプリチャージさ
せるトランジスターと前記出力ノードから出力される信
号をバッファリングして冗長イネーブル信号を発生する
回路は前記ローデコーダの近所の回路領域にレイアウト
する。
ラインとアドレスとの下部にレイアウトし、前記全ての
ヒューズの一端を連結した出力ノードをプリチャージさ
せるトランジスターと前記出力ノードから出力される信
号をバッファリングして冗長イネーブル信号を発生する
回路は前記ローデコーダの近所の回路領域にレイアウト
する。
【００２４】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳しく説明する。
明を詳しく説明する。
【００２５】図６は本発明によるチップ内のヒューズ箱
の配置を示したブロック図である。図面に基づき本発明
のヒューズ箱をチップ内に配置する形とレイアウトに対
して説明すれば次のようである。
の配置を示したブロック図である。図面に基づき本発明
のヒューズ箱をチップ内に配置する形とレイアウトに対
して説明すれば次のようである。
【００２６】参照図面は従来の技術の図５を応用してヒ
ューズの配置方法を改善したものである。前述したよう
に図５のヒューズ箱はローデコーダからアドレスライン
を周辺回路部に引出してそれぞれのブロック毎にヒュー
ズ箱を複数個にレイアウトした後、ヒューズ箱の出力の
ＲＥＤラインが冗長ワードラインが位置するブロックに
向かう形である。即ち、図５は図１のような方法でレイ
アウトする場合、アドレスラインの制限に因して１ブロ
ック内に１つのヒューズ箱しかレイアウトできないが、
実際の１ブロックの大きさは多数のヒューズ箱をレイア
ウトしうる長さとなる。
ューズの配置方法を改善したものである。前述したよう
に図５のヒューズ箱はローデコーダからアドレスライン
を周辺回路部に引出してそれぞれのブロック毎にヒュー
ズ箱を複数個にレイアウトした後、ヒューズ箱の出力の
ＲＥＤラインが冗長ワードラインが位置するブロックに
向かう形である。即ち、図５は図１のような方法でレイ
アウトする場合、アドレスラインの制限に因して１ブロ
ック内に１つのヒューズ箱しかレイアウトできないが、
実際の１ブロックの大きさは多数のヒューズ箱をレイア
ウトしうる長さとなる。
【００２７】従って、本発明によるヒューズ箱は図６の
ように１ブロックの下に従来には多数個であったヒュー
ズ箱を１つのヒューズ箱のように共にレイアウトしたも
のである。
ように１ブロックの下に従来には多数個であったヒュー
ズ箱を１つのヒューズ箱のように共にレイアウトしたも
のである。
【００２８】このような配置として本発明はメモリ装置
内での冗長ヒューズ箱の図４及び図５のような非効率的
な配置に因したレイアウト面積の増加を防止し、チップ
の大きさを最小化してチップ内のレイアウトの可能な領
域を効果的に使用しうる。よって、ヒューズ箱を効率的
に配置し、ヒューズの出力信号等のラインがチップ内を
貫通することを防止してチップの大きさが縮められる。
内での冗長ヒューズ箱の図４及び図５のような非効率的
な配置に因したレイアウト面積の増加を防止し、チップ
の大きさを最小化してチップ内のレイアウトの可能な領
域を効果的に使用しうる。よって、ヒューズ箱を効率的
に配置し、ヒューズの出力信号等のラインがチップ内を
貫通することを防止してチップの大きさが縮められる。
【００２９】図７は本発明により多数のヒューズ箱が同
じ場所に共にレイアウトされた冗長ヒューズ箱の回路図
である。
じ場所に共にレイアウトされた冗長ヒューズ箱の回路図
である。
【００３０】図７を参照すれば、前記冗長ヒューズ箱は
アドレス通知信号ＲＡｉ及びＲＡｉＢ（ｉは０乃至ｎ）
等がゲーティングされるＮＭＯＳトランジスター１０１
乃至１１５、１４１乃至１５５とヒューズ等よりなる部
分１６１と、前記ヒューズ等の一端が連結された出力ノ
ードＡ、ＢをプリチャージさせるためのＰＭＯＳトラン
ジスター１７０乃至１７３よりなる部分１６３と、前記
各出力ノードＡ、Ｂから出力される信号をバッファリン
グして相異なる冗長イネーブル信号ＲＥＤ１、ＲＥＤ２
を出力するバッファ１６５を具備する。
アドレス通知信号ＲＡｉ及びＲＡｉＢ（ｉは０乃至ｎ）
等がゲーティングされるＮＭＯＳトランジスター１０１
乃至１１５、１４１乃至１５５とヒューズ等よりなる部
分１６１と、前記ヒューズ等の一端が連結された出力ノ
ードＡ、ＢをプリチャージさせるためのＰＭＯＳトラン
ジスター１７０乃至１７３よりなる部分１６３と、前記
各出力ノードＡ、Ｂから出力される信号をバッファリン
グして相異なる冗長イネーブル信号ＲＥＤ１、ＲＥＤ２
を出力するバッファ１６５を具備する。
【００３１】参照図面はメモリ装置の冗長ヒューズ箱を
チップ内にレイアウトする際、それぞれの冗長ヒューズ
箱を１単位のレイアウトでレイアウトする場合を示す。
具体的に、同一なアドレス通知信号ＲＡｉ及びＲＡｉＢ
（ｉは０乃至ｎ）を受取って相異なる冗長イネーブル信
号ＲＥＤ１、ＲＥＤ２の発生に使用される多数のヒュー
ズとＮＭＯＳトランジスター１０１乃至１１５、１４１
乃至１５５を１つの領域にレイアウトする場合を示す。
ここで、ＮＭＯＳトランジスター１０１乃至１１５は前
記アドレス通知信号ＲＡｉ及びＲＡｉＢに応答して冗長
イネーブル信号ＲＥＤ１を発生させるに使用される。ま
た、ＮＭＯＳトランジスター１４１乃至１５５は前記ア
ドレス通知信号ＲＡｉ及びＲＡｉＢに応答して冗長イネ
ーブル信号ＲＥＤ２を発生させるに使用される。この
際、アドレス通知信号はそれぞれのアドレス信号、また
は２つ以上のアドレスが合併された通知信号の場合を全
て含む。
チップ内にレイアウトする際、それぞれの冗長ヒューズ
箱を１単位のレイアウトでレイアウトする場合を示す。
具体的に、同一なアドレス通知信号ＲＡｉ及びＲＡｉＢ
（ｉは０乃至ｎ）を受取って相異なる冗長イネーブル信
号ＲＥＤ１、ＲＥＤ２の発生に使用される多数のヒュー
ズとＮＭＯＳトランジスター１０１乃至１１５、１４１
乃至１５５を１つの領域にレイアウトする場合を示す。
ここで、ＮＭＯＳトランジスター１０１乃至１１５は前
記アドレス通知信号ＲＡｉ及びＲＡｉＢに応答して冗長
イネーブル信号ＲＥＤ１を発生させるに使用される。ま
た、ＮＭＯＳトランジスター１４１乃至１５５は前記ア
ドレス通知信号ＲＡｉ及びＲＡｉＢに応答して冗長イネ
ーブル信号ＲＥＤ２を発生させるに使用される。この
際、アドレス通知信号はそれぞれのアドレス信号、また
は２つ以上のアドレスが合併された通知信号の場合を全
て含む。
【００３２】図１ではアドレスラインがそれぞれのヒュ
ーズ箱毎に入るべきである。しかし、図７のようなアド
レスラインがヒューズ箱の数ほどヒューズ箱に入ること
ではなく、ローデコーダの出力ラインのアドレスライン
が前記ローデコーダの出力端の近所でヒューズ箱等のＮ
ＭＯＳトランジスター１０１乃至１１５、１４１乃至１
５５にゲーティングされる。従って、前記アドレス通知
信号ＲＡｉ及びＲＡｉＢを伝達する前記アドレスライン
は非常に短くなる。但し、この際Ａノードは長くなる。
ーズ箱毎に入るべきである。しかし、図７のようなアド
レスラインがヒューズ箱の数ほどヒューズ箱に入ること
ではなく、ローデコーダの出力ラインのアドレスライン
が前記ローデコーダの出力端の近所でヒューズ箱等のＮ
ＭＯＳトランジスター１０１乃至１１５、１４１乃至１
５５にゲーティングされる。従って、前記アドレス通知
信号ＲＡｉ及びＲＡｉＢを伝達する前記アドレスライン
は非常に短くなる。但し、この際Ａノードは長くなる。
【００３３】別々の複数のヒューズ箱を同じ場所に共に
レイアウトして１つのヒューズ箱のように構成すること
により同一なアドレス通知信号を受取るトランジスター
とヒューズを複数個に構成しうる。この際、同一なアド
レス通知信号を受取るトランジスターとヒューズ等の出
力が相異なる冗長イネーブル信号のＲＥＤ１、２に寄与
するように配線する。
レイアウトして１つのヒューズ箱のように構成すること
により同一なアドレス通知信号を受取るトランジスター
とヒューズを複数個に構成しうる。この際、同一なアド
レス通知信号を受取るトランジスターとヒューズ等の出
力が相異なる冗長イネーブル信号のＲＥＤ１、２に寄与
するように配線する。
【００３４】このような方案は、ヒューズを横幅に配置
した従来の技術の図４と比較する場合、ヒューズとＮＭ
ＯＳトランジスター１０１乃至１１５、１４１乃至１５
５を含む部分１６１とは既存のアドレスバシングとパワ
ーラインが存在したローデコーダの直下にレイアウト
し、ＰＤＰＸがゲーティングされるトランジスター１７
０乃至１７３を含む部分１６３とＲＥＤ１、２を発生す
るバッファ回路１６５とはローデコーダの下部の回路層
にレイアウトしうる。
した従来の技術の図４と比較する場合、ヒューズとＮＭ
ＯＳトランジスター１０１乃至１１５、１４１乃至１５
５を含む部分１６１とは既存のアドレスバシングとパワ
ーラインが存在したローデコーダの直下にレイアウト
し、ＰＤＰＸがゲーティングされるトランジスター１７
０乃至１７３を含む部分１６３とＲＥＤ１、２を発生す
るバッファ回路１６５とはローデコーダの下部の回路層
にレイアウトしうる。
【００３５】従って、図７のような方法でレイアウトす
ることにより、ヒューズ箱毎に入るアドレスラインのロ
ーディングが減少でき、図４と比べると、多数のＲＥＤ
ラインがチップの中心をトラッキングしてチップの大小
に影響を与えることを防止しうる。
ることにより、ヒューズ箱毎に入るアドレスラインのロ
ーディングが減少でき、図４と比べると、多数のＲＥＤ
ラインがチップの中心をトラッキングしてチップの大小
に影響を与えることを防止しうる。
【００３６】
【発明の効果】従って、本発明によれば複数のヒューズ
箱を同一場所に共にレイアウトして１つのヒューズ箱の
ように構成することによりチップの大小に影響を与えな
いことのみならず、周辺回路部にアドレスラインが長く
延びないようにしてアドレスラインのローディングの増
加を防ぐ効果が得られる。
箱を同一場所に共にレイアウトして１つのヒューズ箱の
ように構成することによりチップの大小に影響を与えな
いことのみならず、周辺回路部にアドレスラインが長く
延びないようにしてアドレスラインのローディングの増
加を防ぐ効果が得られる。
【００３７】本発明は前記実施例に限定されなく、多く
の変形が本発明の技術的思想内で当分野の通常の知識を
有する者により可能であることは明白である。
の変形が本発明の技術的思想内で当分野の通常の知識を
有する者により可能であることは明白である。
【図１】 従来の技術の冗長ヒューズ箱を示した回路図
である。
である。
【図２】 Ａは冗長ヒューズ箱でヒューズがカッティン
グされない場合の回路の動作を示すタイミング図であ
る。Ｂは冗長ヒューズ箱でヒューズがカッティングされ
た場合の回路の動作を示すタイミング図である。
グされない場合の回路の動作を示すタイミング図であ
る。Ｂは冗長ヒューズ箱でヒューズがカッティングされ
た場合の回路の動作を示すタイミング図である。
【図３】 従来の半導体メモリ内でヒューズ箱の配置を
示したブロック図である。
示したブロック図である。
【図４】 他の従来の半導体メモリ内でヒューズ箱の配
置を示したブロック図である。
置を示したブロック図である。
【図５】 更に他の従来の半導体メモリ内でヒューズ箱
の配置を示したブロック図である。
の配置を示したブロック図である。
【図６】 本発明によるチップ内のヒューズ箱の配置を
示したブロック図である。
示したブロック図である。
【図７】 本発明により多数のヒューズ箱が同じ場所に
共にレイアウトされた冗長ヒューズ箱の回路図である。
共にレイアウトされた冗長ヒューズ箱の回路図である。
１０１〜１１５、１４１〜１５５…ＮＭＯＳトランジス
ター １６５…バッファ １７０〜１７３…ＰＭＯＳトランジスター
ター １６５…バッファ １７０〜１７３…ＰＭＯＳトランジスター
Claims (4)
- 【請求項１】 メモリセルのアドレス信号が印加される
トランジスターとヒューズよりなる複数のヒューズセル
を具備した半導体メモリ装置の冗長ヒューズ箱におい
て、 各々別の複数のヒューズ箱を同じ場所に共にレイアウト
して１つのヒューズ箱に構成することを特徴とする半導
体メモリ装置の冗長ヒューズ箱。 - 【請求項２】 前記ヒューズ箱は同一なアドレス信号を
受取る複数のヒューズセルで構成して前記同一なアドレ
ス信号を受取ったヒューズセル等の出力が各々他の冗長
イネーブル信号に寄与するように配線することを特徴と
する請求項１に記載の冗長ヒューズ箱。 - 【請求項３】 メモリセルのアドレス信号が印加される
トランジスターとヒューズよりなる複数のヒューズセル
を具備した半導体メモリ装置の冗長ヒューズ箱の配置方
法において、 冗長ヒューズ箱をローデコーダの出力のアドレスライン
の直下に位置させることを特徴とする冗長ヒューズ箱の
配置方法。 - 【請求項４】 前記ヒューズ等とトランジスター等とを
パワーラインとアドレスとの下部にレイアウトし、前記
全てのヒューズの一端を連結した出力ノードをプリチャ
ージさせるトランジスターと前記出力ノードから出力さ
れる信号をバッファリングして冗長イネーブル信号を発
生する回路は前記ローデコーダの近所の回路領域にレイ
アウトすることを特徴とする請求項３に記載の冗長ヒュ
ーズ箱の配置方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950062178A KR100195274B1 (ko) | 1995-12-28 | 1995-12-28 | 리던던시 퓨즈 상자 및 그 배치 방법 |
| KR1995-P-62178 | 1995-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09306199A true JPH09306199A (ja) | 1997-11-28 |
| JP3825853B2 JP3825853B2 (ja) | 2006-09-27 |
Family
ID=19446143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35085196A Expired - Fee Related JP3825853B2 (ja) | 1995-12-28 | 1996-12-27 | 冗長ヒューズ箱及びその配置方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6067268A (ja) |
| JP (1) | JP3825853B2 (ja) |
| KR (1) | KR100195274B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012027984A (ja) * | 2010-07-23 | 2012-02-09 | Lapis Semiconductor Co Ltd | 半導体メモリ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166981A (en) * | 2000-02-25 | 2000-12-26 | International Business Machines Corporation | Method for addressing electrical fuses |
| JP2001358576A (ja) * | 2000-06-12 | 2001-12-26 | Mitsubishi Electric Corp | インバータ |
| KR100379338B1 (ko) * | 2000-12-30 | 2003-04-10 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 뱅크선택장치 |
| KR100390146B1 (ko) | 2001-01-31 | 2003-07-04 | 삼성전자주식회사 | 번-인 테스트 기능을 구비한 반도체 메모리 장치 |
| KR100379556B1 (ko) * | 2001-05-15 | 2003-04-10 | 주식회사 하이닉스반도체 | 반도체 메모리의 컬럼 리페어 장치 |
| US7093156B1 (en) * | 2002-05-13 | 2006-08-15 | Virage Logic Corp. | Embedded test and repair scheme and interface for compiling a memory assembly with redundancy implementation |
| KR100744124B1 (ko) | 2006-02-01 | 2007-08-01 | 삼성전자주식회사 | 테스트 시간을 단축하기 위한 리던던시 퓨즈 블락 어레이의배치 방법 및 이를 적용한 메모리 장치 |
| KR20090058290A (ko) * | 2007-12-04 | 2009-06-09 | 삼성전자주식회사 | 퓨즈 박스 및 그것을 포함하는 반도체 메모리 장치 |
| US9082511B2 (en) * | 2013-06-07 | 2015-07-14 | Elite Semiconductor Memory Technology Inc. | Redundancy evaluation circuit for semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5327380B1 (en) * | 1988-10-31 | 1999-09-07 | Texas Instruments Inc | Method and apparatus for inhibiting a predecoder when selecting a redundant row line |
| KR940007241B1 (ko) * | 1992-03-09 | 1994-08-10 | 삼성전자 주식회사 | 반도체 메모리 장치의 로우 리던던시장치 |
| JP2567180B2 (ja) * | 1992-03-23 | 1996-12-25 | 株式会社東芝 | 半導体メモリ |
-
1995
- 1995-12-28 KR KR1019950062178A patent/KR100195274B1/ko not_active Expired - Fee Related
-
1996
- 1996-12-27 JP JP35085196A patent/JP3825853B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-06 US US09/110,630 patent/US6067268A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012027984A (ja) * | 2010-07-23 | 2012-02-09 | Lapis Semiconductor Co Ltd | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100195274B1 (ko) | 1999-06-15 |
| JP3825853B2 (ja) | 2006-09-27 |
| US6067268A (en) | 2000-05-23 |
| KR970051436A (ko) | 1997-07-29 |
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