JPH09307089A - 増幅型固体撮像素子の製法 - Google Patents
増幅型固体撮像素子の製法Info
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- JPH09307089A JPH09307089A JP8116523A JP11652396A JPH09307089A JP H09307089 A JPH09307089 A JP H09307089A JP 8116523 A JP8116523 A JP 8116523A JP 11652396 A JP11652396 A JP 11652396A JP H09307089 A JPH09307089 A JP H09307089A
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Abstract
(57)【要約】
【課題】 注入イオンの局所的チャネリングを防止して
不純物プロファイルを均一とすることにより、固定パタ
ーンノイズのない増幅型固体撮像素子の製法を提供す
る。 【解決手段】 半導体基板上にゲート絶縁膜を介して、
ゲート電極となるべき非晶質半導体層を形成する工程
と、マスクを介して非晶質半導体層上からのイオン注入
により、半導体基板に画素トランジスタのソース領域及
びドレイン領域を形成する工程と、画素トランジスタの
ゲート電極に対応するパターンに非晶質半導体層をパタ
ーニングする工程とを有して増幅型固体撮像素子を形成
する。
不純物プロファイルを均一とすることにより、固定パタ
ーンノイズのない増幅型固体撮像素子の製法を提供す
る。 【解決手段】 半導体基板上にゲート絶縁膜を介して、
ゲート電極となるべき非晶質半導体層を形成する工程
と、マスクを介して非晶質半導体層上からのイオン注入
により、半導体基板に画素トランジスタのソース領域及
びドレイン領域を形成する工程と、画素トランジスタの
ゲート電極に対応するパターンに非晶質半導体層をパタ
ーニングする工程とを有して増幅型固体撮像素子を形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果型トラン
ジスタを画素として用いてなる増幅型固体撮像素子の製
法に係わる。
ジスタを画素として用いてなる増幅型固体撮像素子の製
法に係わる。
【０００２】
【従来の技術】近年、固体撮像素子の高解像度化の要求
に従って、画素毎に光信号電荷を増幅する増幅型固体撮
像素子が開発されている。この増幅型固体撮像素子は、
画素毎に電界効果型トランジスタ（ＭＯＳ型トランジス
タ）を備え、画素に光電変換された電荷を蓄積し、この
電荷をトランジスタの電流変調として取り出す一種の信
号変換を行うものを指している。
に従って、画素毎に光信号電荷を増幅する増幅型固体撮
像素子が開発されている。この増幅型固体撮像素子は、
画素毎に電界効果型トランジスタ（ＭＯＳ型トランジス
タ）を備え、画素に光電変換された電荷を蓄積し、この
電荷をトランジスタの電流変調として取り出す一種の信
号変換を行うものを指している。
【０００３】
【発明が解決しようとする課題】図８及び図９は、先に
提案した増幅型固体撮像素子の比較例を示す。この増幅
型固体撮像素子３１は、図９に示すように、第１導電型
例えばｐ型のシリコン半導体基板４４上に第２導電型即
ちｎ型の半導体領域、即ちオーバーフローバリア領域４
５及びｐ型の半導体ウエル領域４６が形成され、更にｐ
型の電荷蓄積領域となるいわゆるセンサーウエル領域４
７が形成され、ｐ型ウエル領域によるチャネル領域４８
上にＳｉＯ2 等によるゲート絶縁膜４９を介して、光を
透過するリング状のゲート電極３２が形成され、そのリ
ング形状のゲート電極３２で囲まれた内部領域及び外部
領域に対応してそれぞれセルフアラインにてソース領域
３３及び他の画素と共通のドレイン領域３４が形成さ
れ、ここに１画素となる画素ＭＯＳトランジスタ３５が
構成される。
提案した増幅型固体撮像素子の比較例を示す。この増幅
型固体撮像素子３１は、図９に示すように、第１導電型
例えばｐ型のシリコン半導体基板４４上に第２導電型即
ちｎ型の半導体領域、即ちオーバーフローバリア領域４
５及びｐ型の半導体ウエル領域４６が形成され、更にｐ
型の電荷蓄積領域となるいわゆるセンサーウエル領域４
７が形成され、ｐ型ウエル領域によるチャネル領域４８
上にＳｉＯ2 等によるゲート絶縁膜４９を介して、光を
透過するリング状のゲート電極３２が形成され、そのリ
ング形状のゲート電極３２で囲まれた内部領域及び外部
領域に対応してそれぞれセルフアラインにてソース領域
３３及び他の画素と共通のドレイン領域３４が形成さ
れ、ここに１画素となる画素ＭＯＳトランジスタ３５が
構成される。
【０００４】この画素ＭＯＳトランジスタ３５が、図８
に示すように、複数個マトリックス状に配列され、各列
に対応する画素ＭＯＳトランジスタ３５のソース領域３
３がソースコンタクト部３６を通じて垂直方向に沿って
形成された例えば第１層Ａｌによる共通の信号線３９に
接続される。
に示すように、複数個マトリックス状に配列され、各列
に対応する画素ＭＯＳトランジスタ３５のソース領域３
３がソースコンタクト部３６を通じて垂直方向に沿って
形成された例えば第１層Ａｌによる共通の信号線３９に
接続される。
【０００５】水平方向に隣り合う２つの画素ＭＯＳトラ
ンジスタ３５では、そのそれぞれリング状のゲート電極
３２より延長して両延長端が互いに連結するようなＶ字
状の配線部４３が形成される。この配線部４３は、ゲー
ト電極３２と同一電極材（すなわち導電材）により、こ
れと一体に形成され、垂直選択線４１とコンタクトでき
るように画素ＭＯＳトランジスタ３５の各行間に対応す
る位置に延長形成される。
ンジスタ３５では、そのそれぞれリング状のゲート電極
３２より延長して両延長端が互いに連結するようなＶ字
状の配線部４３が形成される。この配線部４３は、ゲー
ト電極３２と同一電極材（すなわち導電材）により、こ
れと一体に形成され、垂直選択線４１とコンタクトでき
るように画素ＭＯＳトランジスタ３５の各行間に対応す
る位置に延長形成される。
【０００６】リング状のゲート電極３２は、光をできる
だけ吸収しないように薄いか、透明の材料、例えば薄膜
多結晶シリコンからなる。この薄膜多結晶シリコンは、
例えばＳｉＨ4 とＰＨ3 を反応ガスとしたＣＶＤ法（化
学的気相成長法）によって、５７０℃〜６２０℃の温度
で形成させる。
だけ吸収しないように薄いか、透明の材料、例えば薄膜
多結晶シリコンからなる。この薄膜多結晶シリコンは、
例えばＳｉＨ4 とＰＨ3 を反応ガスとしたＣＶＤ法（化
学的気相成長法）によって、５７０℃〜６２０℃の温度
で形成させる。
【０００７】上記信号線３９と直交するように画素ＭＯ
Ｓトランジスタ３５の各行間に対応する位置に例えば第
２層Ａｌによる垂直選択線４１が水平方向に沿って形成
され、この垂直選択線４１とゲート電極３２に一体形成
したＶ字状の配線部４３とがゲートコンタクト部３８に
より接続される。
Ｓトランジスタ３５の各行間に対応する位置に例えば第
２層Ａｌによる垂直選択線４１が水平方向に沿って形成
され、この垂直選択線４１とゲート電極３２に一体形成
したＶ字状の配線部４３とがゲートコンタクト部３８に
より接続される。
【０００８】更に、配線部４３が形成されない画素ＭＯ
Ｓトランジスタ３５間に、ドレイン領域３４に接続した
例えば第１層Ａｌによるドレイン電源線４０が形成され
る。このドレイン電源線４０とドレイン領域３４とは、
ドレインコンタクト部３７により接続される。
Ｓトランジスタ３５間に、ドレイン領域３４に接続した
例えば第１層Ａｌによるドレイン電源線４０が形成され
る。このドレイン電源線４０とドレイン領域３４とは、
ドレインコンタクト部３７により接続される。
【０００９】上記の画素ＭＯＳトランジスタ３５では、
図９に示すように、リング状のゲート電極３２を透過し
た光Ｌがシリコン中で光電変換して電子−正孔を発生
し、そのうちの一方の電荷、この例では正孔ｈが信号電
荷としてリング状のゲート電極３２下のｐ型のセンサー
ウエル領域４７に蓄積される。垂直選択線４１を通して
リング状のゲート電極３２に高い電圧が印加され、画素
ＭＯＳトランジスタ３５がオンされると、ドレイン電流
（いわゆるチャネル電流）Ｉｄが表面のチャネル領域４
８に流れ、このドレイン電流Ｉｄが信号電荷ｈにより変
化を受けるので、このドレイン電流Ｉｄを信号線３９を
通して出力し、その変化量を信号出力とする。
図９に示すように、リング状のゲート電極３２を透過し
た光Ｌがシリコン中で光電変換して電子−正孔を発生
し、そのうちの一方の電荷、この例では正孔ｈが信号電
荷としてリング状のゲート電極３２下のｐ型のセンサー
ウエル領域４７に蓄積される。垂直選択線４１を通して
リング状のゲート電極３２に高い電圧が印加され、画素
ＭＯＳトランジスタ３５がオンされると、ドレイン電流
（いわゆるチャネル電流）Ｉｄが表面のチャネル領域４
８に流れ、このドレイン電流Ｉｄが信号電荷ｈにより変
化を受けるので、このドレイン電流Ｉｄを信号線３９を
通して出力し、その変化量を信号出力とする。
【００１０】図８及び図９の構造を実現するためには、
次のような工程を用いる。図１０Ａに示すように、セン
サーウエル領域４７を形成したｐ型半導体ウエル領域４
６上に、ゲート絶縁膜４９を介して後にゲート電極３２
となる不純物、例えばリン（Ｐ）をドープした多結晶シ
リコン層４２を形成し、この多結晶シリコン層４２上に
ゲート電極のパターンに対応するリング状のレジストパ
ターン５１を、同様のリング状パターンのＳｉＯ2 膜等
の絶縁膜５０を介して形成する。
次のような工程を用いる。図１０Ａに示すように、セン
サーウエル領域４７を形成したｐ型半導体ウエル領域４
６上に、ゲート絶縁膜４９を介して後にゲート電極３２
となる不純物、例えばリン（Ｐ）をドープした多結晶シ
リコン層４２を形成し、この多結晶シリコン層４２上に
ゲート電極のパターンに対応するリング状のレジストパ
ターン５１を、同様のリング状パターンのＳｉＯ2 膜等
の絶縁膜５０を介して形成する。
【００１１】その後、レジストパターン５１及び絶縁膜
５０をマスクとして、Ｐをドープした多結晶シリコン層
４２を通して、ソース領域３３及びドレイン領域３４を
形成するためのイオン注入Ｉを行う。
５０をマスクとして、Ｐをドープした多結晶シリコン層
４２を通して、ソース領域３３及びドレイン領域３４を
形成するためのイオン注入Ｉを行う。
【００１２】このとき、図１０Ｂに図１０Ａの要部の拡
大図を示すように、成膜後の多結晶シリコン層４２は、
１０ｎｍ〜１００ｎｍの粒子からなっているため、これ
を通して注入されたイオンの一部が局所的にチャネリン
グを起こしてより深く進入し、イオン注入領域５２の不
純物プロファイルが均一でなくなってしまう。これがセ
ンサーウエル領域４７のポテンシャルに影響して、画素
毎にバラツキを生じるため、全体として、固定パターン
ノイズを引き起こす問題があった。
大図を示すように、成膜後の多結晶シリコン層４２は、
１０ｎｍ〜１００ｎｍの粒子からなっているため、これ
を通して注入されたイオンの一部が局所的にチャネリン
グを起こしてより深く進入し、イオン注入領域５２の不
純物プロファイルが均一でなくなってしまう。これがセ
ンサーウエル領域４７のポテンシャルに影響して、画素
毎にバラツキを生じるため、全体として、固定パターン
ノイズを引き起こす問題があった。
【００１３】本発明においては、上述した問題に鑑み、
注入イオンの局所的チャネリングを防止して不純物プロ
ファイルを均一とすることにより、固定パターンノイズ
のない増幅型固体撮像素子の製法を提供するものであ
る。
注入イオンの局所的チャネリングを防止して不純物プロ
ファイルを均一とすることにより、固定パターンノイズ
のない増幅型固体撮像素子の製法を提供するものであ
る。
【００１４】
【課題を解決するための手段】本発明製法は、半導体基
板上にゲート絶縁膜を介して、ゲート電極となるべき非
晶質半導体層を形成する工程と、マスクを介して非晶質
半導体層上からのイオン注入により、半導体基板に画素
トランジスタのソース領域及びドレイン領域を形成する
工程と、画素トランジスタのゲート電極に対応したパタ
ーンに非晶質半導体層をパターニングする工程とを有し
て増幅型固体撮像素子を形成するものである。
板上にゲート絶縁膜を介して、ゲート電極となるべき非
晶質半導体層を形成する工程と、マスクを介して非晶質
半導体層上からのイオン注入により、半導体基板に画素
トランジスタのソース領域及びドレイン領域を形成する
工程と、画素トランジスタのゲート電極に対応したパタ
ーンに非晶質半導体層をパターニングする工程とを有し
て増幅型固体撮像素子を形成するものである。
【００１５】上述の本発明の構成によれば、非晶質半導
体層を形成し、マスクを介してこの非晶質半導体層上か
らイオン注入してソース領域及びドレイン領域を形成す
ることにより、注入したイオンの局所的チャネリングの
発生がなく、均一な不純物プロファイルを形成すること
ができる。
体層を形成し、マスクを介してこの非晶質半導体層上か
らイオン注入してソース領域及びドレイン領域を形成す
ることにより、注入したイオンの局所的チャネリングの
発生がなく、均一な不純物プロファイルを形成すること
ができる。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の増
幅型固体撮像素子の製法の実施例を説明する。まず、本
発明製法に適用する増幅型固体撮像素子の平面図を図１
に、図１のＡ−Ａ′線上の断面図を図２に示す。
幅型固体撮像素子の製法の実施例を説明する。まず、本
発明製法に適用する増幅型固体撮像素子の平面図を図１
に、図１のＡ−Ａ′線上の断面図を図２に示す。
【００１７】この増幅型固体撮像素子１は、図２に示す
ように、第１導電型例えばｐ型のシリコン半導体基板２
１上に第２導電型即ちｎ型の半導体領域、即ちオーバー
フローバリア領域２２及びｐ型の半導体ウエル領域２３
が形成され、更にｐ型の電荷蓄積領域となるいわゆるセ
ンサーウエル領域２４が形成され、ｐ型の半導体ウエル
領域２３によるチャネル領域２５上に、ＳｉＯ2 等によ
るゲート絶縁膜１４を介して、光を透過するリング状の
ゲート電極２が形成され、そのリング形状のゲート電極
２で囲まれた内部領域及び外部領域に対応してそれぞれ
セルフアラインにてソース領域３及び他の画素と共通の
ドレイン領域４が形成され、ここに１画素となる画素Ｍ
ＯＳトランジスタ５が構成される。
ように、第１導電型例えばｐ型のシリコン半導体基板２
１上に第２導電型即ちｎ型の半導体領域、即ちオーバー
フローバリア領域２２及びｐ型の半導体ウエル領域２３
が形成され、更にｐ型の電荷蓄積領域となるいわゆるセ
ンサーウエル領域２４が形成され、ｐ型の半導体ウエル
領域２３によるチャネル領域２５上に、ＳｉＯ2 等によ
るゲート絶縁膜１４を介して、光を透過するリング状の
ゲート電極２が形成され、そのリング形状のゲート電極
２で囲まれた内部領域及び外部領域に対応してそれぞれ
セルフアラインにてソース領域３及び他の画素と共通の
ドレイン領域４が形成され、ここに１画素となる画素Ｍ
ＯＳトランジスタ５が構成される。
【００１８】この画素ＭＯＳトランジスタ５が、図１に
示すように、複数個マトリックス状に配列され、各列に
対応する画素ＭＯＳトランジスタ５のソース領域３がソ
ースコンタクト部６を通じて垂直方向に沿って形成され
た例えば第１層Ａｌによる共通の信号線９に接続され
る。
示すように、複数個マトリックス状に配列され、各列に
対応する画素ＭＯＳトランジスタ５のソース領域３がソ
ースコンタクト部６を通じて垂直方向に沿って形成され
た例えば第１層Ａｌによる共通の信号線９に接続され
る。
【００１９】水平方向に隣り合う２つの画素ＭＯＳトラ
ンジスタ５のそれぞれリング状のゲート電極２より延長
して両延長端が互いに連結するようなＶ字状の配線部１
３が形成される。この配線部１３は、ゲート電極２と同
一電極材（すなわち導電材）により、これと一体に形成
され、垂直選択線１１とコンタクトできるように画素Ｍ
ＯＳトランジスタ５の各行間に対応する位置に延長形成
される。
ンジスタ５のそれぞれリング状のゲート電極２より延長
して両延長端が互いに連結するようなＶ字状の配線部１
３が形成される。この配線部１３は、ゲート電極２と同
一電極材（すなわち導電材）により、これと一体に形成
され、垂直選択線１１とコンタクトできるように画素Ｍ
ＯＳトランジスタ５の各行間に対応する位置に延長形成
される。
【００２０】リング状のゲート電極２は、光をできるだ
け吸収しないように薄いか、透明の材料本例では薄膜多
結晶シリコンからなる。また、この信号線９と直交する
ように画素ＭＯＳトランジスタ５の各行間に対応する位
置に例えば第２層Ａｌによる垂直選択線１１が水平方向
に沿って形成され、この垂直選択線１１とゲート電極２
に一体形成したＶ字状の配線部１３とがゲートコンタク
ト部８により接続される。
け吸収しないように薄いか、透明の材料本例では薄膜多
結晶シリコンからなる。また、この信号線９と直交する
ように画素ＭＯＳトランジスタ５の各行間に対応する位
置に例えば第２層Ａｌによる垂直選択線１１が水平方向
に沿って形成され、この垂直選択線１１とゲート電極２
に一体形成したＶ字状の配線部１３とがゲートコンタク
ト部８により接続される。
【００２１】更に、配線部１３が形成されない画素ＭＯ
Ｓトランジスタ５間に、ドレイン領域４に接続した例え
ば第１層Ａｌによるドレイン電源線１０が形成される。
このドレイン電源線１０とドレイン領域４とは、ドレイ
ンコンタクト部７により接続される。
Ｓトランジスタ５間に、ドレイン領域４に接続した例え
ば第１層Ａｌによるドレイン電源線１０が形成される。
このドレイン電源線１０とドレイン領域４とは、ドレイ
ンコンタクト部７により接続される。
【００２２】次に、本発明製法によるこの増幅型固体撮
像素子１の製造方法について説明する。本実施例におい
ては、画素ＭＯＳトランジスタ５のゲート電極２とし
て、一旦非晶質半導体層、この例では多結晶シリコンよ
り低温の５３０℃〜５５０℃の温度で形成される、不純
物をドープした全く粗粒子（グレイン）を持たないアモ
ルファスシリコン層１２を形成する。このアモルファス
シリコン層１２は、後述するように後の工程で熱処理に
より結晶化させて多結晶シリコン層としてゲート電極２
を形成する。
像素子１の製造方法について説明する。本実施例におい
ては、画素ＭＯＳトランジスタ５のゲート電極２とし
て、一旦非晶質半導体層、この例では多結晶シリコンよ
り低温の５３０℃〜５５０℃の温度で形成される、不純
物をドープした全く粗粒子（グレイン）を持たないアモ
ルファスシリコン層１２を形成する。このアモルファス
シリコン層１２は、後述するように後の工程で熱処理に
より結晶化させて多結晶シリコン層としてゲート電極２
を形成する。
【００２３】図３〜図５は、本発明製法の第１実施例を
示す。まず、図３Ａに示すように、ｐ型のシリコン半導
体基板２１上にｎ型のオーバーフローバリア領域２２及
びｐ側の半導体ウエル領域２３を形成し、更にｐ型のセ
ンサーウエル領域２４を形成して、表面にチャネル領域
２５を有してなる半導体基体３０を形成し、この半導体
基体３０の表面にゲート絶縁膜１４を形成する。
示す。まず、図３Ａに示すように、ｐ型のシリコン半導
体基板２１上にｎ型のオーバーフローバリア領域２２及
びｐ側の半導体ウエル領域２３を形成し、更にｐ型のセ
ンサーウエル領域２４を形成して、表面にチャネル領域
２５を有してなる半導体基体３０を形成し、この半導体
基体３０の表面にゲート絶縁膜１４を形成する。
【００２４】次に図３Ｂに示すように、ゲート絶縁膜１
４上に、ゲート電極２となるべき非晶質半導体層である
アモルファスシリコン層１２を形成する。そして、この
アモルファスシリコン層１２に不純物例えばリン（Ｐ）
をドープしておく。
４上に、ゲート電極２となるべき非晶質半導体層である
アモルファスシリコン層１２を形成する。そして、この
アモルファスシリコン層１２に不純物例えばリン（Ｐ）
をドープしておく。
【００２５】次このアモルファスシリコン層１２の上
に、ＳｉＯ2 膜等の絶縁膜１６、レジスト層を順次形成
し、レジスト層をゲート電極のパターンに対応したリン
グ形状にパターニングしてレジストパターン１７を形成
する。続いて、レジストパターン１７をマスクに選択エ
ッチングして、アモルファスシリコン層１２上のＳｉＯ
2 膜等の絶縁膜１６をゲート電極のパターンに対応する
リング形状に形成する。
に、ＳｉＯ2 膜等の絶縁膜１６、レジスト層を順次形成
し、レジスト層をゲート電極のパターンに対応したリン
グ形状にパターニングしてレジストパターン１７を形成
する。続いて、レジストパターン１７をマスクに選択エ
ッチングして、アモルファスシリコン層１２上のＳｉＯ
2 膜等の絶縁膜１６をゲート電極のパターンに対応する
リング形状に形成する。
【００２６】その後、レジストパターン１７及び絶縁膜
１６をマスクとして、これらマスクを介してアモルファ
スシリコン層１２上から半導体基体３０にｎ型不純物の
イオン注入Ｉを行うことにより、画素ＭＯＳトランジス
タ５のｎ型のソース領域３及びドレイン領域４を形成す
る。
１６をマスクとして、これらマスクを介してアモルファ
スシリコン層１２上から半導体基体３０にｎ型不純物の
イオン注入Ｉを行うことにより、画素ＭＯＳトランジス
タ５のｎ型のソース領域３及びドレイン領域４を形成す
る。
【００２７】図４Ｃに要部の拡大図を示すように、アモ
ルファスシリコン層１２を通してイオン注入を行うこと
で、局所的なチャネリングは発生せずイオン注入領域１
８に対して均一な不純物のプロファイルが得られる。
ルファスシリコン層１２を通してイオン注入を行うこと
で、局所的なチャネリングは発生せずイオン注入領域１
８に対して均一な不純物のプロファイルが得られる。
【００２８】この後は、レジストパターン１７をいった
ん除去した後、図４Ｄに示すように、隣り合うリング状
の２つの絶縁膜１６に跨ってこの両絶縁膜１６間のアモ
ルファスシリコン層１２、いわゆる図１における配線部
１３となる部分上にレジスト１９を形成する。次に、図
５Ｅに示すように、このレジスト１９及びこれに連結さ
れた２つの絶縁膜１６をマスクとしてアモルファスシリ
コン層１２をパターニングする。
ん除去した後、図４Ｄに示すように、隣り合うリング状
の２つの絶縁膜１６に跨ってこの両絶縁膜１６間のアモ
ルファスシリコン層１２、いわゆる図１における配線部
１３となる部分上にレジスト１９を形成する。次に、図
５Ｅに示すように、このレジスト１９及びこれに連結さ
れた２つの絶縁膜１６をマスクとしてアモルファスシリ
コン層１２をパターニングする。
【００２９】次に、図５Ｆに示すように、レジスト１９
及び絶縁膜１６を除去した後、図示しないが絶縁膜を全
面に形成して、これに平坦化のためのリフローを行うこ
とにより、同時にゲート電極２及び配線部１３を構成す
るアモルファスシリコン層１２を熱処理して結晶化させ
て、多結晶シリコン層を形成して、これにより画素ＭＯ
Ｓトランジスタ５のゲート電極２及びゲート電極２に接
続された配線部１３を形成する。
及び絶縁膜１６を除去した後、図示しないが絶縁膜を全
面に形成して、これに平坦化のためのリフローを行うこ
とにより、同時にゲート電極２及び配線部１３を構成す
るアモルファスシリコン層１２を熱処理して結晶化させ
て、多結晶シリコン層を形成して、これにより画素ＭＯ
Ｓトランジスタ５のゲート電極２及びゲート電極２に接
続された配線部１３を形成する。
【００３０】この後、平坦化した絶縁膜上に上層の配
線、例えば信号線９やドレイン電源線１０を形成する。
以上の工程を有して、図１に示した増幅型固体撮像素子
１を形成する。
線、例えば信号線９やドレイン電源線１０を形成する。
以上の工程を有して、図１に示した増幅型固体撮像素子
１を形成する。
【００３１】上述の例では、ゲート電極２及び配線部１
３を同時に形成したが、別々に形成することもできる。
その例を図６から図７に示す。図６Ａ及び図６Ｂの工程
は、前述の図３Ａ及び図３Ｂで絶縁膜１６を省略した工
程と同じである。この図６Ａのイオン注入工程の後に、
図７Ｃに示すように、イオン注入のマスクとして用いた
レジストパターン１７をマスクとして、アモルファスシ
リコン層１２をパターニングしてゲート電極２に対応し
たリング状のパターンとする。このパターニングされた
時点では、ゲート電極２はアモルファスシリコンである
が、これ以後の工程での熱処理で、このアモルファスシ
リコンは多結晶化して、最終的に多結晶シリコンのゲー
ト電極２となる。
３を同時に形成したが、別々に形成することもできる。
その例を図６から図７に示す。図６Ａ及び図６Ｂの工程
は、前述の図３Ａ及び図３Ｂで絶縁膜１６を省略した工
程と同じである。この図６Ａのイオン注入工程の後に、
図７Ｃに示すように、イオン注入のマスクとして用いた
レジストパターン１７をマスクとして、アモルファスシ
リコン層１２をパターニングしてゲート電極２に対応し
たリング状のパターンとする。このパターニングされた
時点では、ゲート電極２はアモルファスシリコンである
が、これ以後の工程での熱処理で、このアモルファスシ
リコンは多結晶化して、最終的に多結晶シリコンのゲー
ト電極２となる。
【００３２】次に、レジストパターン１７を除去した
後、全面に絶縁膜を形成した後、隣り合うそれぞれのゲ
ート電極２上の絶縁膜にコンタクト孔を形成し、図７Ｄ
に示すように、コンタクト孔を通して両ゲート電極２に
接続される例えば多結晶シリコン層からなる配線部１３
を形成する。
後、全面に絶縁膜を形成した後、隣り合うそれぞれのゲ
ート電極２上の絶縁膜にコンタクト孔を形成し、図７Ｄ
に示すように、コンタクト孔を通して両ゲート電極２に
接続される例えば多結晶シリコン層からなる配線部１３
を形成する。
【００３３】この後は、前述の例と同様に配線等を形成
し、図１に示した増幅型固体撮像素子１を形成すること
ができる。
し、図１に示した増幅型固体撮像素子１を形成すること
ができる。
【００３４】上述のように、画素ＭＯＳトランジスタ５
のゲート電極２を、まずアモルファスシリコン層１２に
より形成することで、シリコン層中のグレインをなくす
ことができる。従って、このアモルファスシリコン層１
２を通して不純物をイオン注入により導入したときに、
グレインに起因する局所的なチャネリングによる不純物
プロファイルのバラツキを発生させることがない。この
ため、画素全体にわたって、均一なセンサーウエル領域
２４が形成され、固定パターンノイズによって画質を低
下させることがない。
のゲート電極２を、まずアモルファスシリコン層１２に
より形成することで、シリコン層中のグレインをなくす
ことができる。従って、このアモルファスシリコン層１
２を通して不純物をイオン注入により導入したときに、
グレインに起因する局所的なチャネリングによる不純物
プロファイルのバラツキを発生させることがない。この
ため、画素全体にわたって、均一なセンサーウエル領域
２４が形成され、固定パターンノイズによって画質を低
下させることがない。
【００３５】また、このようにゲート電極２となるべき
アモルファスシリコン層１２を通してソース領域３及び
ドレイン領域４に不純物を導入するイオン注入を行うこ
とで、ゲート電極２の形状とセルフアラインでソース領
域３及びドレイン領域４が形成され、かつゲート電極２
を引き出しの配線、即ち配線部１３に用いることがで
き、構造の簡略化を図ることができる。
アモルファスシリコン層１２を通してソース領域３及び
ドレイン領域４に不純物を導入するイオン注入を行うこ
とで、ゲート電極２の形状とセルフアラインでソース領
域３及びドレイン領域４が形成され、かつゲート電極２
を引き出しの配線、即ち配線部１３に用いることがで
き、構造の簡略化を図ることができる。
【００３６】上述の例では、非晶質半導体層であるアモ
ルファスシリコン層を、アモルファスシリコン層の堆積
形成によって形成したが、例えば多結晶半導体層を形成
した後に例えばシリコンのイオンを高濃度注入して、こ
れにより結晶構造を壊して非晶質半導体層とする方法も
採ることができる。
ルファスシリコン層を、アモルファスシリコン層の堆積
形成によって形成したが、例えば多結晶半導体層を形成
した後に例えばシリコンのイオンを高濃度注入して、こ
れにより結晶構造を壊して非晶質半導体層とする方法も
採ることができる。
【００３７】上述の例では、図１に示した構造の増幅型
固体撮像素子に本発明製法を適用した例であったが、そ
の他の構造の増幅型固体撮像素子においても、本発明製
法を適用することができる。この場合も、同様に非晶質
半導体層を通してイオン注入を行うことにより、固定パ
ターンノイズの少ない目的の増幅型固体撮像素子を得る
ことが出来る。
固体撮像素子に本発明製法を適用した例であったが、そ
の他の構造の増幅型固体撮像素子においても、本発明製
法を適用することができる。この場合も、同様に非晶質
半導体層を通してイオン注入を行うことにより、固定パ
ターンノイズの少ない目的の増幅型固体撮像素子を得る
ことが出来る。
【００３８】本発明の増幅型固体撮像素子の製法は、上
述の例に限定されるものではなく、本発明の要旨を逸脱
しない範囲でその他様々な構成が取り得る。
述の例に限定されるものではなく、本発明の要旨を逸脱
しない範囲でその他様々な構成が取り得る。
【００３９】
【発明の効果】上述の本発明による増幅型固体撮像素子
の製法によれば、画素トランジスタのゲート電極をまず
非晶質半導体層により形成することにより、半導体層中
のグレインをなくし、この非晶質半導体層を通して不純
物をイオン注入して導入しても、グレイン起因の局所的
なチャネリングによる不純物プロファイルのバラツキが
発生しない。このため、画素全体にわたって、均一なセ
ンサーウエル領域が形成され、固定パターンノイズによ
って画質を低下させることがない。
の製法によれば、画素トランジスタのゲート電極をまず
非晶質半導体層により形成することにより、半導体層中
のグレインをなくし、この非晶質半導体層を通して不純
物をイオン注入して導入しても、グレイン起因の局所的
なチャネリングによる不純物プロファイルのバラツキが
発生しない。このため、画素全体にわたって、均一なセ
ンサーウエル領域が形成され、固定パターンノイズによ
って画質を低下させることがない。
【００４０】また、このようにゲート電極となる非晶質
半導体層を通してソース領域及びドレイン領域に不純物
を導入するイオン注入を行うことで、ゲート電極の形状
とセルフアラインでソース領域及びドレイン領域が形成
され、かつ、ゲート電極の非晶質半導体層自身を引き出
しの配線に用いることができ、これにより増幅型固体撮
像素子の構造を簡略化することができる。従って、増幅
型固体撮像素子の製造コストを低減することができる。
半導体層を通してソース領域及びドレイン領域に不純物
を導入するイオン注入を行うことで、ゲート電極の形状
とセルフアラインでソース領域及びドレイン領域が形成
され、かつ、ゲート電極の非晶質半導体層自身を引き出
しの配線に用いることができ、これにより増幅型固体撮
像素子の構造を簡略化することができる。従って、増幅
型固体撮像素子の製造コストを低減することができる。
【図１】本発明製法を適用する増幅型固体撮像素子の一
例の概略構成図（平面図）である。
例の概略構成図（平面図）である。
【図２】図１のＡ−Ａ′における断面図である。
【図３】Ａ、Ｂ 本発明の増幅型固体撮像素子の製法の
一製造工程の工程図である。
一製造工程の工程図である。
【図４】本発明の増幅型固体撮像素子の製法の一製造工
程の工程図である。 Ｃ 図３Ｂの要部の拡大図である。 Ｄ 画素トランジスタ付近の断面図である。
程の工程図である。 Ｃ 図３Ｂの要部の拡大図である。 Ｄ 画素トランジスタ付近の断面図である。
【図５】Ｅ、Ｆ 本発明の増幅型固体撮像素子の製法の
一製造工程の工程図である。
一製造工程の工程図である。
【図６】Ａ、Ｂ 本発明の増幅型固体撮像素子の他の製
法の一製造工程の工程図である。
法の一製造工程の工程図である。
【図７】Ｃ、Ｄ 本発明の増幅型固体撮像素子の他の製
法の一製造工程の工程図である。
法の一製造工程の工程図である。
【図８】増幅型固体撮像素子の一例の概略構成図であ
る。
る。
【図９】図８のＰ−Ｐ′における断面図である。
【図１０】図８の増幅型固体撮像素子の製法の一製造工
程の工程図である。 Ａ 画素トランジスタ付近の断面図である。 Ｂ 図１０Ａの要部の拡大図である。
程の工程図である。 Ａ 画素トランジスタ付近の断面図である。 Ｂ 図１０Ａの要部の拡大図である。
１ 増幅型固体撮像素子、２ ゲート電極、３ ソース
領域、４ ドレイン領域、５ 画素ＭＯＳトランジス
タ、６ ソースコンタクト部、７ ドレインコンタクト
部、８ ゲートコンタクト部、９ 信号線、１０ ドレ
イン電源線、１１垂直選択線、１２ アモルファスシリ
コン層、１３ 配線部、１４ ゲート絶縁膜、１６ Ｓ
ｉＯ2 膜、１７ レジストパターン、１８ イオン注入
領域、１９レジスト、２１ 半導体基板、２２ オーバ
ーフローバリア領域、２３ 半導体ウエル領域、２４
センサーウェル領域、２５ チャネル領域、３０ 半導
体基体、３１ 増幅型固体撮像素子、３２ ゲート電
極、３３ ソース領域、３４ドレイン領域、３５ 画素
ＭＯＳトランジスタ、３６ ソースコンタクト部、３７
ドレインコンタクト部、３８ ゲートコンタクト部、
３９ 信号線、４０ドレイン電源線、４１ 垂直選択
線、４２ 多結晶シリコン層、４３ 配線部、４４ 半
導体基板、４５ オーバーフローバリア領域、４６ 半
導体ウエル領域、４７ センサーウェル領域、４８ チ
ャネル領域、４９ ゲート絶縁膜、５０ ＳｉＯ2 膜、
５１ レジストパターン、５２ イオン注入領域、ｈ
正孔、Ｉｄ ドレイン電流
領域、４ ドレイン領域、５ 画素ＭＯＳトランジス
タ、６ ソースコンタクト部、７ ドレインコンタクト
部、８ ゲートコンタクト部、９ 信号線、１０ ドレ
イン電源線、１１垂直選択線、１２ アモルファスシリ
コン層、１３ 配線部、１４ ゲート絶縁膜、１６ Ｓ
ｉＯ2 膜、１７ レジストパターン、１８ イオン注入
領域、１９レジスト、２１ 半導体基板、２２ オーバ
ーフローバリア領域、２３ 半導体ウエル領域、２４
センサーウェル領域、２５ チャネル領域、３０ 半導
体基体、３１ 増幅型固体撮像素子、３２ ゲート電
極、３３ ソース領域、３４ドレイン領域、３５ 画素
ＭＯＳトランジスタ、３６ ソースコンタクト部、３７
ドレインコンタクト部、３８ ゲートコンタクト部、
３９ 信号線、４０ドレイン電源線、４１ 垂直選択
線、４２ 多結晶シリコン層、４３ 配線部、４４ 半
導体基板、４５ オーバーフローバリア領域、４６ 半
導体ウエル領域、４７ センサーウェル領域、４８ チ
ャネル領域、４９ ゲート絶縁膜、５０ ＳｉＯ2 膜、
５１ レジストパターン、５２ イオン注入領域、ｈ
正孔、Ｉｄ ドレイン電流
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 31/10 Ｅ
Claims (1)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して、
ゲート電極となるべき非晶質半導体層を形成する工程
と、 マスクを介して上記非晶質半導体層上からのイオン注入
により、上記半導体基板に画素トランジスタのソース領
域及びドレイン領域を形成する工程と、 上記画素トランジスタのゲート電極に対応するパターン
に上記非晶質半導体層をパターニングする工程とを有す
ることを特徴とする増幅型固体撮像素子の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8116523A JPH09307089A (ja) | 1996-05-10 | 1996-05-10 | 増幅型固体撮像素子の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8116523A JPH09307089A (ja) | 1996-05-10 | 1996-05-10 | 増幅型固体撮像素子の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307089A true JPH09307089A (ja) | 1997-11-28 |
Family
ID=14689247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8116523A Pending JPH09307089A (ja) | 1996-05-10 | 1996-05-10 | 増幅型固体撮像素子の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307089A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012165255A1 (ja) * | 2011-06-02 | 2012-12-06 | 富士フイルム株式会社 | 固体撮像装置及びその製造方法 |
-
1996
- 1996-05-10 JP JP8116523A patent/JPH09307089A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012165255A1 (ja) * | 2011-06-02 | 2012-12-06 | 富士フイルム株式会社 | 固体撮像装置及びその製造方法 |
| JP5579931B2 (ja) * | 2011-06-02 | 2014-08-27 | 富士フイルム株式会社 | 固体撮像装置 |
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