JPH09319602A - コンピュータシステム及びリセット制御方法 - Google Patents
コンピュータシステム及びリセット制御方法Info
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- JPH09319602A JPH09319602A JP8138815A JP13881596A JPH09319602A JP H09319602 A JPH09319602 A JP H09319602A JP 8138815 A JP8138815 A JP 8138815A JP 13881596 A JP13881596 A JP 13881596A JP H09319602 A JPH09319602 A JP H09319602A
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Abstract
(57)【要約】
【課題】リセット動作の実行要求があった場合であって
も、最大限のデータ保存を可能にする。 【解決手段】リセット動作の実行要求がリセットスイッ
チ３０の押下によって通知されるコンピュータシステム
において、リセットスイッチ３０と接続され、リセット
スイッチ３０からリセット動作の実行要求が通知された
際にＣＰＵ１０に対してＮＭＩ（ノン・マスカバル・イ
ンタラプト）を発生し、一定時間内にＣＰＵ１０からの
ＮＭＩに対する応答がなかった場合にハードウェアリセ
ットを発生するリセットコントローラ２８を設け、リセ
ットコントローラ２８からＮＭＩが発生した際に、ＣＰ
Ｕ１０がＮＭＩ発生時用のプログラムに従って、実行中
の処理のデータ保存を行なう。
も、最大限のデータ保存を可能にする。 【解決手段】リセット動作の実行要求がリセットスイッ
チ３０の押下によって通知されるコンピュータシステム
において、リセットスイッチ３０と接続され、リセット
スイッチ３０からリセット動作の実行要求が通知された
際にＣＰＵ１０に対してＮＭＩ（ノン・マスカバル・イ
ンタラプト）を発生し、一定時間内にＣＰＵ１０からの
ＮＭＩに対する応答がなかった場合にハードウェアリセ
ットを発生するリセットコントローラ２８を設け、リセ
ットコントローラ２８からＮＭＩが発生した際に、ＣＰ
Ｕ１０がＮＭＩ発生時用のプログラムに従って、実行中
の処理のデータ保存を行なう。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータシス
テムにおけるリセット動作を制御するコンピュータシス
テム及びリセット制御方法に関する。
テムにおけるリセット動作を制御するコンピュータシス
テム及びリセット制御方法に関する。
【０００２】
【従来の技術】一般にコンピュータシステムでは、ハー
ドウェアあるいはソフトウェアによる障害の発生によっ
て動作不可能状態となった場合に、初期化動作を行なっ
て復帰させるためのリセット機能が設けられている。
ドウェアあるいはソフトウェアによる障害の発生によっ
て動作不可能状態となった場合に、初期化動作を行なっ
て復帰させるためのリセット機能が設けられている。
【０００３】リセット動作は、例えば図６（ａ）に示す
ように、システムが動作不可能状態となった際に、リセ
ットスイッチが押下されることにより、リセット要求が
あったことをハードウェア的に判断し、各ハードウェア
に直ちに強制的なリセット信号を供給することにより実
行される。
ように、システムが動作不可能状態となった際に、リセ
ットスイッチが押下されることにより、リセット要求が
あったことをハードウェア的に判断し、各ハードウェア
に直ちに強制的なリセット信号を供給することにより実
行される。
【０００４】また、緊急時の処理として、リセットボタ
ンが押下された際に、ＮＭＩ（ノン・マスカバル・イン
タラプト）のような禁止できない割り込みを利用して、
ＣＰＵに強制的な割り込みを発生し、ソフトウェアでリ
セット動作を行なうこともある。
ンが押下された際に、ＮＭＩ（ノン・マスカバル・イン
タラプト）のような禁止できない割り込みを利用して、
ＣＰＵに強制的な割り込みを発生し、ソフトウェアでリ
セット動作を行なうこともある。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
リセット制御方法では、直接的なハードウェアリセット
や、割り込み発生によるリセットであったため、ハード
ウェアリセットの場合では現在の動作がどのような状態
であるか関係なくリセットがかかってしまい処理中のデ
ータを保存することが難しく、また割り込みの発生によ
るリセットではハードウェア故障時の動作が保証されな
くなってしまうという問題があった。
リセット制御方法では、直接的なハードウェアリセット
や、割り込み発生によるリセットであったため、ハード
ウェアリセットの場合では現在の動作がどのような状態
であるか関係なくリセットがかかってしまい処理中のデ
ータを保存することが難しく、また割り込みの発生によ
るリセットではハードウェア故障時の動作が保証されな
くなってしまうという問題があった。
【０００６】本発明は前記のような事情を考慮してなさ
れたもので、リセット動作の実行要求があった場合であ
っても、最大限のデータ保存が可能なコンピュータシス
テム及びリセット制御方法を提供することを目的とす
る。
れたもので、リセット動作の実行要求があった場合であ
っても、最大限のデータ保存が可能なコンピュータシス
テム及びリセット制御方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明は、リセット動作
の実行要求がリセットスイッチの押下によって通知され
るコンピュータシステムにおいて、前記リセットスイッ
チと接続され、前記リセットスイッチからリセット動作
の実行要求が通知された際にＣＰＵに対してＮＭＩ（ノ
ン・マスカバル・インタラプト）を発生し、一定時間内
にＣＰＵからの前記ＮＭＩに対する応答がなかった場合
にハードウェアリセットを発生するリセットコントロー
ラと、前記リセットコントローラから前記ＮＭＩが発生
した際に、実行中の処理のデータ保存を行なう保存手段
とを具備したことを特徴とする。
の実行要求がリセットスイッチの押下によって通知され
るコンピュータシステムにおいて、前記リセットスイッ
チと接続され、前記リセットスイッチからリセット動作
の実行要求が通知された際にＣＰＵに対してＮＭＩ（ノ
ン・マスカバル・インタラプト）を発生し、一定時間内
にＣＰＵからの前記ＮＭＩに対する応答がなかった場合
にハードウェアリセットを発生するリセットコントロー
ラと、前記リセットコントローラから前記ＮＭＩが発生
した際に、実行中の処理のデータ保存を行なう保存手段
とを具備したことを特徴とする。
【０００８】このような構成によれば、リセットコント
ローラを付加したことにより、リセットスイッチが押下
された時に最初にＮＭＩを発生させ、このＮＭＩに対し
てＣＰＵが応答しないときにはＣＰＵが処理を実行でき
ないものと判断してハードウェアリセットが発生され、
ＣＰＵが動作可能であれば緊急的な処理、すなわち処理
中のデータ保存が実行されるのでデータを保存できる可
能性が向上する。
ローラを付加したことにより、リセットスイッチが押下
された時に最初にＮＭＩを発生させ、このＮＭＩに対し
てＣＰＵが応答しないときにはＣＰＵが処理を実行でき
ないものと判断してハードウェアリセットが発生され、
ＣＰＵが動作可能であれば緊急的な処理、すなわち処理
中のデータ保存が実行されるのでデータを保存できる可
能性が向上する。
【０００９】また本発明は、リセット動作の実行要求が
リセットスイッチの押下によって通知されるコンピュー
タシステムにおいて、前記リセットスイッチと接続さ
れ、前記リセットスイッチからリセット動作の実行要求
が通知された際にＣＰＵに対してマスク可能割り込みを
発生し、一定時間内にＣＰＵからの前記マスク可能割り
込みに対する応答がなかった場合にＮＭＩ（ノン・マス
カバル・インタラプト）を発生し、さらに一定時間内に
ＣＰＵからの前記ＮＭＩに対する応答がなかった場合に
ハードウェアリセットを発生するリセットコントローラ
と、前記リセットコントローラから前記マスク可能割り
込みまたは前記ＮＭＩが発生した際に、実行中の処理の
データ保存を行なう保存手段とを具備したことを特徴と
する。
リセットスイッチの押下によって通知されるコンピュー
タシステムにおいて、前記リセットスイッチと接続さ
れ、前記リセットスイッチからリセット動作の実行要求
が通知された際にＣＰＵに対してマスク可能割り込みを
発生し、一定時間内にＣＰＵからの前記マスク可能割り
込みに対する応答がなかった場合にＮＭＩ（ノン・マス
カバル・インタラプト）を発生し、さらに一定時間内に
ＣＰＵからの前記ＮＭＩに対する応答がなかった場合に
ハードウェアリセットを発生するリセットコントローラ
と、前記リセットコントローラから前記マスク可能割り
込みまたは前記ＮＭＩが発生した際に、実行中の処理の
データ保存を行なう保存手段とを具備したことを特徴と
する。
【００１０】このような構成によれば、リセットコント
ローラを付加したことにより、リセットスイッチが押下
された時に最初にマスク可能割り込みを発生させ、この
マスク可能割り込みに対してＣＰＵが応答しない場合に
はＮＭＩを発生させ、さらにＮＭＩに対してＣＰＵが応
答しない場合にはＣＰＵが処理を実行できないと判断し
てハードウェアリセットを発生することになるから、Ｃ
ＰＵが動作可能であれば緊急的な処理、すなわち処理中
のデータ保存が実行されるのでデータを保存できる可能
性が向上する。
ローラを付加したことにより、リセットスイッチが押下
された時に最初にマスク可能割り込みを発生させ、この
マスク可能割り込みに対してＣＰＵが応答しない場合に
はＮＭＩを発生させ、さらにＮＭＩに対してＣＰＵが応
答しない場合にはＣＰＵが処理を実行できないと判断し
てハードウェアリセットを発生することになるから、Ｃ
ＰＵが動作可能であれば緊急的な処理、すなわち処理中
のデータ保存が実行されるのでデータを保存できる可能
性が向上する。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は本実施形態に係わる
コンピュータシステムの構成を示すブロック図である。
図１に示すように、本実施形態におけるコンピュータシ
ステムは、ＣＰＵ１０、ＲＡＭ１２、ＲＯＭ１４、キー
ボードコントローラ（ＫＢＣ）１６、キーボード（Ｋ
Ｂ）１８、ＣＲＴコントローラ（ＣＲＴＣ）２０、ＣＲ
Ｔ２２、フロッピーディスクコントローラ（ＦＤＣ）２
４、フロッピーディスク装置（ＦＤＤ）２６、リセット
コントローラ（ＲＳＴＣ）２８、リセットスイッチ（Ｒ
ＳＴＳＷ）３０によって構成されている。
施の形態について説明する。図１は本実施形態に係わる
コンピュータシステムの構成を示すブロック図である。
図１に示すように、本実施形態におけるコンピュータシ
ステムは、ＣＰＵ１０、ＲＡＭ１２、ＲＯＭ１４、キー
ボードコントローラ（ＫＢＣ）１６、キーボード（Ｋ
Ｂ）１８、ＣＲＴコントローラ（ＣＲＴＣ）２０、ＣＲ
Ｔ２２、フロッピーディスクコントローラ（ＦＤＣ）２
４、フロッピーディスク装置（ＦＤＤ）２６、リセット
コントローラ（ＲＳＴＣ）２８、リセットスイッチ（Ｒ
ＳＴＳＷ）３０によって構成されている。
【００１２】ＣＰＵ１０は、ＲＡＭ１２及びＲＯＭ１４
に格納されたプログラムに基づいて、キーボード１８か
らのキー入力、ＣＲＴ２２における画面制御、フロッピ
ーディスク装置２６に対するアクセス制御等を実行す
る。ＣＰＵ１０は、リセットコントローラ２８からＮＭ
Ｉ（ノン・マスカバル・インタラプト）の信号を入力し
た場合に、ＲＯＭ１４の所定のアドレスにアクセスし、
ＮＭＩ発生時用のプログラムを実行する。
に格納されたプログラムに基づいて、キーボード１８か
らのキー入力、ＣＲＴ２２における画面制御、フロッピ
ーディスク装置２６に対するアクセス制御等を実行す
る。ＣＰＵ１０は、リセットコントローラ２８からＮＭ
Ｉ（ノン・マスカバル・インタラプト）の信号を入力し
た場合に、ＲＯＭ１４の所定のアドレスにアクセスし、
ＮＭＩ発生時用のプログラムを実行する。
【００１３】ＲＡＭ１２は、プログラムやデータ等を保
存する。ＲＡＭ１２には、アプリケーションプログラム
が実行されている際には、処理中のデータが存在し、ソ
フトウェアやハードウェアにおいて障害が発生し、リセ
ット要求されるような場合にデータ保存をする必要があ
る。
存する。ＲＡＭ１２には、アプリケーションプログラム
が実行されている際には、処理中のデータが存在し、ソ
フトウェアやハードウェアにおいて障害が発生し、リセ
ット要求されるような場合にデータ保存をする必要があ
る。
【００１４】ＲＯＭ１４は、システムプログラム、表示
データ等を保存する。ＲＯＭ１４には、ＣＰＵ１０に対
してＮＭＩが発生した際に実行すべき処理を規定するプ
ログラムが所定のアドレスからの領域に格納されている
ものとする。
データ等を保存する。ＲＯＭ１４には、ＣＰＵ１０に対
してＮＭＩが発生した際に実行すべき処理を規定するプ
ログラムが所定のアドレスからの領域に格納されている
ものとする。
【００１５】キーボードコントローラ１６は、ＣＰＵ１
０の制御のもとで、キーボード１８からのキー入力を制
御する。キーボード１８は、キーボードコントローラ１
６の制御のもとでキー入力に使用される。
０の制御のもとで、キーボード１８からのキー入力を制
御する。キーボード１８は、キーボードコントローラ１
６の制御のもとでキー入力に使用される。
【００１６】ＣＲＴコントローラ２０は、ＣＰＵ１０の
制御のもとで、ＣＲＴ２２における表示を制御する。Ｃ
ＲＴ２２は、ＣＲＴコントローラ２０の制御のもとで、
文字や図形等を表示するために使用される。
制御のもとで、ＣＲＴ２２における表示を制御する。Ｃ
ＲＴ２２は、ＣＲＴコントローラ２０の制御のもとで、
文字や図形等を表示するために使用される。
【００１７】フロッピーディスクコントローラ２４は、
ＣＰＵ１０の制御のもとで、フロッピーディスク装置２
６に対するアクセス（データのリード／ライト）を制御
する。フロッピーディスク装置２６は、フロッピーディ
スクコントローラ２４の制御のもとでデータが保存され
る。
ＣＰＵ１０の制御のもとで、フロッピーディスク装置２
６に対するアクセス（データのリード／ライト）を制御
する。フロッピーディスク装置２６は、フロッピーディ
スクコントローラ２４の制御のもとでデータが保存され
る。
【００１８】リセットコントローラ２８は、リセットス
イッチ３０からリセット動作の実行要求があった場合
に、処理中のデータを可能な限り保存できるようにリセ
ット動作を制御する。図２にはリセットコントローラ２
８の詳細な構成を示している（後述する）。
イッチ３０からリセット動作の実行要求があった場合
に、処理中のデータを可能な限り保存できるようにリセ
ット動作を制御する。図２にはリセットコントローラ２
８の詳細な構成を示している（後述する）。
【００１９】リセットスイッチ３０は、ハードウェアあ
るいはソフトウェアによる障害の発生によって動作不可
能状態となった場合等に、初期化動作を行なって復帰さ
せるためのリセット動作の実行要求の入力に使用され
る。
るいはソフトウェアによる障害の発生によって動作不可
能状態となった場合等に、初期化動作を行なって復帰さ
せるためのリセット動作の実行要求の入力に使用され
る。
【００２０】図２は、図１中に示すリセットコントロー
ラ２８の詳細な構成を示すブロック図である。図２に示
すように、リセットコントローラ２８は、制御回路４
０、波形生成回路４２を有している。
ラ２８の詳細な構成を示すブロック図である。図２に示
すように、リセットコントローラ２８は、制御回路４
０、波形生成回路４２を有している。
【００２１】制御回路４０は、ＣＰＵ１０によって発生
されるアドレスバス上のアドレスを解析して、ＣＰＵ１
０からのＭＮＩ信号またはＩＮＴ信号に対する応答の有
無を判別する。制御回路４０には、カウンタ４０ａが設
けられており、ＮＭＩ信号（あるいはＩＮＴ信号）が発
生されてからの時間を計測する。
されるアドレスバス上のアドレスを解析して、ＣＰＵ１
０からのＭＮＩ信号またはＩＮＴ信号に対する応答の有
無を判別する。制御回路４０には、カウンタ４０ａが設
けられており、ＮＭＩ信号（あるいはＩＮＴ信号）が発
生されてからの時間を計測する。
【００２２】波形生成回路４２は、制御回路４０の制御
のもとで、所定の条件に応じてＣＰＵ１０に対するＮＭ
Ｉ信号（あるいはマスク可能割り込み（ＩＮＴ信
号））、あるいは各ハードウェアに対するリセット信号
（ＲＥＳＥＴ）を生成して出力する。
のもとで、所定の条件に応じてＣＰＵ１０に対するＮＭ
Ｉ信号（あるいはマスク可能割り込み（ＩＮＴ信
号））、あるいは各ハードウェアに対するリセット信号
（ＲＥＳＥＴ）を生成して出力する。
【００２３】次に、第１実施形態の動作について、図３
に示すフローチャートを参照しながら説明する。コンピ
ュータシステムに何等かの不具合（ハードウェアあるい
はソフトウェアにおける障害）が生じ、動作が停止され
たものとする。この場合、コンピュータシステムの利用
者によってリセットスイッチ３０が押下され、リセット
動作の実行要求が入力される（ステップＡ１）。
に示すフローチャートを参照しながら説明する。コンピ
ュータシステムに何等かの不具合（ハードウェアあるい
はソフトウェアにおける障害）が生じ、動作が停止され
たものとする。この場合、コンピュータシステムの利用
者によってリセットスイッチ３０が押下され、リセット
動作の実行要求が入力される（ステップＡ１）。
【００２４】リセットコントローラ２８の制御回路４０
は、リセットスイッチ３０からのリセット動作の実行要
求を認識して、波形生成回路４２に対してＮＭＩの発生
を指示する。波形生成回路４２は、制御回路４０からの
指示に応じてＮＭＩ信号を生成し、ＣＰＵ１０に対して
出力する（ステップＡ２）。また、リセットコントロー
ラ２８は、カウンタ４０ａを用いて時間の計測を開始
し、ＣＰＵ１０からの応答待ち状態となる。
は、リセットスイッチ３０からのリセット動作の実行要
求を認識して、波形生成回路４２に対してＮＭＩの発生
を指示する。波形生成回路４２は、制御回路４０からの
指示に応じてＮＭＩ信号を生成し、ＣＰＵ１０に対して
出力する（ステップＡ２）。また、リセットコントロー
ラ２８は、カウンタ４０ａを用いて時間の計測を開始
し、ＣＰＵ１０からの応答待ち状態となる。
【００２５】一方、ＣＰＵ１０は、ＮＭＩの発生を認識
し（ステップＢ１）、ＮＭＩを認識したことを、バスを
介してリセットコントローラ２８（制御回路４０）に通
知する（ステップＢ２）。ここで、ＣＰＵ１０からリセ
ットコントローラ２８に対するＮＭＩの認識の通知の方
法としては、次のような第１通知方法、第２通知方法の
何れかを用いることができる。
し（ステップＢ１）、ＮＭＩを認識したことを、バスを
介してリセットコントローラ２８（制御回路４０）に通
知する（ステップＢ２）。ここで、ＣＰＵ１０からリセ
ットコントローラ２８に対するＮＭＩの認識の通知の方
法としては、次のような第１通知方法、第２通知方法の
何れかを用いることができる。
【００２６】第１通知方法では、システム設計時にリセ
ットコントローラ２８に対して所定のアドレスを割り当
てておき、ＣＰＵ１０は、ＮＭＩの認識時にこの特定の
アドレスを発生する。リセットコントローラ２８の制御
回路４０は、リセットコントローラ２８に割り当てられ
たアドレスがＣＰＵから発生されたことを判別すると、
ＣＰＵからの応答があったものと判別する。
ットコントローラ２８に対して所定のアドレスを割り当
てておき、ＣＰＵ１０は、ＮＭＩの認識時にこの特定の
アドレスを発生する。リセットコントローラ２８の制御
回路４０は、リセットコントローラ２８に割り当てられ
たアドレスがＣＰＵから発生されたことを判別すると、
ＣＰＵからの応答があったものと判別する。
【００２７】第２通知方法では、ＣＰＵ１０は、ＮＭＩ
の発生を認識した際に、ＮＭＩが発生した際に実行すべ
き処理（以下、ＮＭＩ処理と称する）のプログラムが格
納された、ＲＯＭ１４の所定のアドレスにアクセスす
る。リセットコントローラ２８は、ＭＮＩの発生に応じ
てＣＰＵ１０がアクセスすべきＲＯＭ１４のアドレスが
発生されたことを識別することで、ＣＰＵからの応答が
あったものと判別する。
の発生を認識した際に、ＮＭＩが発生した際に実行すべ
き処理（以下、ＮＭＩ処理と称する）のプログラムが格
納された、ＲＯＭ１４の所定のアドレスにアクセスす
る。リセットコントローラ２８は、ＭＮＩの発生に応じ
てＣＰＵ１０がアクセスすべきＲＯＭ１４のアドレスが
発生されたことを識別することで、ＣＰＵからの応答が
あったものと判別する。
【００２８】リセットコントローラ２８は、ＣＰＵ１０
からの通知を判別すると（ステップＡ４）、ＣＰＵ１０
ではＮＭＩが認識され、ＣＰＵ１０の動作が保証される
可能性が高いものと判断して、ＣＰＵ１０によるデータ
保存処理の実行ができるようにハードウェアリセット要
求待ち状態となる（ステップＡ５）。
からの通知を判別すると（ステップＡ４）、ＣＰＵ１０
ではＮＭＩが認識され、ＣＰＵ１０の動作が保証される
可能性が高いものと判断して、ＣＰＵ１０によるデータ
保存処理の実行ができるようにハードウェアリセット要
求待ち状態となる（ステップＡ５）。
【００２９】ＣＰＵ１０は、ＮＭＩの認識を通知すると
（第２通知方法ではＮＭＩ処理の開始と、ＮＭＩの認識
の通知とは同時）、ＮＭＩ処理の一部の処理としてＲＡ
Ｍ１２に格納されている処理中のデータを、例えばフロ
ッピーディスク装置２６において保存する保存処理を実
行する（ステップＢ３）。
（第２通知方法ではＮＭＩ処理の開始と、ＮＭＩの認識
の通知とは同時）、ＮＭＩ処理の一部の処理としてＲＡ
Ｍ１２に格納されている処理中のデータを、例えばフロ
ッピーディスク装置２６において保存する保存処理を実
行する（ステップＢ３）。
【００３０】すなわち、ＣＰＵ１０は、ＮＭＩの認識に
対して、ＮＭＩの認識をリセットコントローラ２８に通
知することで、ハードウェアリセット待ち状態とするこ
とができるので、その間にデータ保存処理の実行が可能
となっている。
対して、ＮＭＩの認識をリセットコントローラ２８に通
知することで、ハードウェアリセット待ち状態とするこ
とができるので、その間にデータ保存処理の実行が可能
となっている。
【００３１】ＣＰＵ１０は、データの保存処理が完了す
るとプログラムに従って、バスを介してリセットコント
ローラ２８に対してハードウェアリセットの実行を要求
する（ステップＢ４）。
るとプログラムに従って、バスを介してリセットコント
ローラ２８に対してハードウェアリセットの実行を要求
する（ステップＢ４）。
【００３２】リセットコントローラ２８の制御回路４０
は、ハードウェアリセット要求を識別し、波形生成回路
４２に対してリセット信号（ＲＥＳＥＴ）の発生を指示
する。波形生成回路４２は、制御回路４０の指示に従っ
てリセット信号を生成し、各ハードウェア（キーボード
コントローラ１６、ＣＲＴコントローラ２０、フロッピ
ーディスクコントローラ２４を含む）に対して出力する
（ステップＡ６）。
は、ハードウェアリセット要求を識別し、波形生成回路
４２に対してリセット信号（ＲＥＳＥＴ）の発生を指示
する。波形生成回路４２は、制御回路４０の指示に従っ
てリセット信号を生成し、各ハードウェア（キーボード
コントローラ１６、ＣＲＴコントローラ２０、フロッピ
ーディスクコントローラ２４を含む）に対して出力する
（ステップＡ６）。
【００３３】なお、ＣＰＵ１０がＮＭＩの発生を認識で
きない場合には、ＮＭＩの認識の通知がリセットコント
ローラ２８に対してされない。すなわち、データの保存
処理を実行できない状態にある可能性が高い。この場
合、リセットコントローラ２８の制御回路４０は、カウ
ンタ４０ａによる時間の計数によって一定時間が経過し
たことが判別され（ステップＡ４）、ＣＰＵ１０からの
応答なしとしてハードウェアリセットを実行する（ステ
ップＡ６）。
きない場合には、ＮＭＩの認識の通知がリセットコント
ローラ２８に対してされない。すなわち、データの保存
処理を実行できない状態にある可能性が高い。この場
合、リセットコントローラ２８の制御回路４０は、カウ
ンタ４０ａによる時間の計数によって一定時間が経過し
たことが判別され（ステップＡ４）、ＣＰＵ１０からの
応答なしとしてハードウェアリセットを実行する（ステ
ップＡ６）。
【００３４】このようにして、個人データなど重要なデ
ータの処理中に動作不可能状態となったためにリセット
スイッチ３０が押下された場合、あるいは動作不可能状
態に限らず不意にリセットスイッチ３０が押下された場
合であっても、ＣＰＵ１０による処理が可能であれば可
能な限りデータを保存することができる。さらに、ハー
ドウェア的な不良が発生してＣＰＵ１０が処理不可能な
状態であればハードウェアリセットが実行される。
ータの処理中に動作不可能状態となったためにリセット
スイッチ３０が押下された場合、あるいは動作不可能状
態に限らず不意にリセットスイッチ３０が押下された場
合であっても、ＣＰＵ１０による処理が可能であれば可
能な限りデータを保存することができる。さらに、ハー
ドウェア的な不良が発生してＣＰＵ１０が処理不可能な
状態であればハードウェアリセットが実行される。
【００３５】次に、第２実施形態の動作について説明す
る。前述した第１実施形態においては、リセットスイッ
チ３０の押下によるリセット動作の実行要求があった場
合に、ＮＭＩを発生させ、ＮＭＩからハードウェアリセ
ットに移行させているが、第２実施形態では、図４に示
すように、さらにマスク可能な割り込みを使用すること
で３段階の状態を持たせている。
る。前述した第１実施形態においては、リセットスイッ
チ３０の押下によるリセット動作の実行要求があった場
合に、ＮＭＩを発生させ、ＮＭＩからハードウェアリセ
ットに移行させているが、第２実施形態では、図４に示
すように、さらにマスク可能な割り込みを使用すること
で３段階の状態を持たせている。
【００３６】第２実施形態の動作について、図５に示す
フローチャートを参照しながら説明する。まず、コンピ
ュータシステムの利用者によってリセットスイッチ３０
が押下され、リセット動作の実行要求が入力されると
（ステップＣ１）、リセットコントローラ２８の制御回
路４０は、リセットスイッチ３０からのリセット動作の
実行要求を認識して、波形生成回路４２に対してマスク
可能割り込み（以下、ＩＮＴと略称する）の発生を指示
する。波形生成回路４２は、制御回路４０からの指示に
応じてＩＮＴ信号を生成し、ＣＰＵ１０に対して出力す
る（ステップＣ２）。また、リセットコントローラ２８
は、カウンタ４０ａを用いて時間の計測を開始し、ＣＰ
Ｕ１０からの応答待ち状態となる。
フローチャートを参照しながら説明する。まず、コンピ
ュータシステムの利用者によってリセットスイッチ３０
が押下され、リセット動作の実行要求が入力されると
（ステップＣ１）、リセットコントローラ２８の制御回
路４０は、リセットスイッチ３０からのリセット動作の
実行要求を認識して、波形生成回路４２に対してマスク
可能割り込み（以下、ＩＮＴと略称する）の発生を指示
する。波形生成回路４２は、制御回路４０からの指示に
応じてＩＮＴ信号を生成し、ＣＰＵ１０に対して出力す
る（ステップＣ２）。また、リセットコントローラ２８
は、カウンタ４０ａを用いて時間の計測を開始し、ＣＰ
Ｕ１０からの応答待ち状態となる。
【００３７】一方、ＣＰＵ１０は、ＩＮＴの発生を認識
し（ステップＤ１）、ＩＮＴを認識したことを、バスを
介してリセットコントローラ２８（制御回路４０）に通
知する（ステップＤ２）。なお、ＣＰＵ１０からリセッ
トコントローラ２８に対するＩＮＴの認識の通知の方法
としては、第１実施形態において説明した第１通知方
法、第２通知方法の何れかを用いることができる。
し（ステップＤ１）、ＩＮＴを認識したことを、バスを
介してリセットコントローラ２８（制御回路４０）に通
知する（ステップＤ２）。なお、ＣＰＵ１０からリセッ
トコントローラ２８に対するＩＮＴの認識の通知の方法
としては、第１実施形態において説明した第１通知方
法、第２通知方法の何れかを用いることができる。
【００３８】リセットコントローラ２８は、ＣＰＵ１０
からの通知を判別すると（ステップＣ４）、ＣＰＵ１０
ではＩＮＴが認識され、ＣＰＵ１０の動作が保証される
可能性が高いものと判断して、ＣＰＵ１０によるデータ
保存処理の実行ができるようにハードウェアリセット要
求待ち状態となる（ステップＣ５）。
からの通知を判別すると（ステップＣ４）、ＣＰＵ１０
ではＩＮＴが認識され、ＣＰＵ１０の動作が保証される
可能性が高いものと判断して、ＣＰＵ１０によるデータ
保存処理の実行ができるようにハードウェアリセット要
求待ち状態となる（ステップＣ５）。
【００３９】ＣＰＵ１０は、ＩＮＴの認識を通知する
と、ＩＮＴ処理の一部の処理としてＲＡＭ１２に格納さ
れている処理中のデータを、例えばフロッピーディスク
装置２６において保存する保存処理を実行する（ステッ
プＤ３）。
と、ＩＮＴ処理の一部の処理としてＲＡＭ１２に格納さ
れている処理中のデータを、例えばフロッピーディスク
装置２６において保存する保存処理を実行する（ステッ
プＤ３）。
【００４０】ＣＰＵ１０は、データの保存処理が完了す
るとプログラムに従って、バスを介してリセットコント
ローラ２８に対してハードウェアリセットの実行を要求
する（ステップＤ４）。
るとプログラムに従って、バスを介してリセットコント
ローラ２８に対してハードウェアリセットの実行を要求
する（ステップＤ４）。
【００４１】リセットコントローラ２８の制御回路４０
は、ハードウェアリセット要求を識別し、波形生成回路
４２に対してリセット信号（ＲＥＳＥＴ）の発生を指示
する。波形生成回路４２は、制御回路４０の指示に従っ
てリセット信号を生成し、各ハードウェア（キーボード
コントローラ１６、ＣＲＴコントローラ２０、フロッピ
ーディスクコントローラ２４を含む）に対して出力する
（ステップＣ６）。
は、ハードウェアリセット要求を識別し、波形生成回路
４２に対してリセット信号（ＲＥＳＥＴ）の発生を指示
する。波形生成回路４２は、制御回路４０の指示に従っ
てリセット信号を生成し、各ハードウェア（キーボード
コントローラ１６、ＣＲＴコントローラ２０、フロッピ
ーディスクコントローラ２４を含む）に対して出力する
（ステップＣ６）。
【００４２】なお、ＣＰＵ１０がＩＮＴの発生を認識で
きない場合には、ハードウェア的な故障でマスク可能割
り込みが発生しない、あるいはソフトウェアが暴走しロ
ック状態になりマスク可能割り込みが発生しないなどの
状態であり、ＩＮＴの認識の通知がリセットコントロー
ラ２８に対してされず、データの保存処理を実行できな
い状態にある可能性が高い。この場合、リセットコント
ローラ２８の制御回路４０は、カウンタ４０ａによる時
間の計数によって一定時間が経過したことが判別され
（ステップＣ４）、ＣＰＵ１０からの応答なしとしてＮ
ＭＩを発生させる（ステップＣ７）。
きない場合には、ハードウェア的な故障でマスク可能割
り込みが発生しない、あるいはソフトウェアが暴走しロ
ック状態になりマスク可能割り込みが発生しないなどの
状態であり、ＩＮＴの認識の通知がリセットコントロー
ラ２８に対してされず、データの保存処理を実行できな
い状態にある可能性が高い。この場合、リセットコント
ローラ２８の制御回路４０は、カウンタ４０ａによる時
間の計数によって一定時間が経過したことが判別され
（ステップＣ４）、ＣＰＵ１０からの応答なしとしてＮ
ＭＩを発生させる（ステップＣ７）。
【００４３】なお、ステップＣ７〜Ｃ１１、ステップＤ
５〜Ｄ８に示す処理は、第１実施形態の説明におけるス
テップＡ２〜Ａ６、ステップＢ１〜Ｂ４の処理とそれぞ
れ同じであるので詳細な説明については省略する。
５〜Ｄ８に示す処理は、第１実施形態の説明におけるス
テップＡ２〜Ａ６、ステップＢ１〜Ｂ４の処理とそれぞ
れ同じであるので詳細な説明については省略する。
【００４４】このようにして、図４に示す３段階の状態
を持たせて、リセット動作の実行要求があった場合に
は、まずリセットコントローラ２８においてＩＮＴを発
生させて、ＣＰＵ１０からの応答が正常であればデータ
の保存処理を実行することで、より安全な処理を行なう
ことができる。
を持たせて、リセット動作の実行要求があった場合に
は、まずリセットコントローラ２８においてＩＮＴを発
生させて、ＣＰＵ１０からの応答が正常であればデータ
の保存処理を実行することで、より安全な処理を行なう
ことができる。
【００４５】なお、前述した第２実施形態においては、
リセットコントローラ２８から発生されたＩＮＴ信号が
直接ＣＰＵ１０に入力される構成としているが、各部か
らの割り込み（ＩＮＴ）を受付けて、選択的にＣＰＵ１
０に出力する割り込みコントローラを設け、この割り込
みコントローラを介するようにしても良い。
リセットコントローラ２８から発生されたＩＮＴ信号が
直接ＣＰＵ１０に入力される構成としているが、各部か
らの割り込み（ＩＮＴ）を受付けて、選択的にＣＰＵ１
０に出力する割り込みコントローラを設け、この割り込
みコントローラを介するようにしても良い。
【００４６】また、前述した第１実施形態、第２実施形
態においては、ＮＭＩの発生に対して、リセットコント
ローラ２８にＮＭＩの認識を通知した後にデータの保存
処理を実行しているが、ＮＭＩの認識の後に直ちにデー
タの保存処理を実行するようにしてもよい。
態においては、ＮＭＩの発生に対して、リセットコント
ローラ２８にＮＭＩの認識を通知した後にデータの保存
処理を実行しているが、ＮＭＩの認識の後に直ちにデー
タの保存処理を実行するようにしてもよい。
【００４７】この場合、第３通知方法を用いることがで
きる。すなわち、ＣＰＵ１０は、データの保存処理を実
行するために、この処理のプログラムが格納されたＲＯ
Ｍ１４の所定のアドレスにアクセスする。リセットコン
トローラ２８は、このアドレスを判別して、ＮＭＩに対
するＣＰＵ１０から応答があったものとする。
きる。すなわち、ＣＰＵ１０は、データの保存処理を実
行するために、この処理のプログラムが格納されたＲＯ
Ｍ１４の所定のアドレスにアクセスする。リセットコン
トローラ２８は、このアドレスを判別して、ＮＭＩに対
するＣＰＵ１０から応答があったものとする。
【００４８】
【発明の効果】以上詳述したように本発明によれば、リ
セット動作の実行要求があった場合であっても、ＣＰＵ
による処理の実行の可能性を判別して、処理の実行が可
能であればデータの保存処理を実行するので、最大限の
データ保存が可能となるものである。
セット動作の実行要求があった場合であっても、ＣＰＵ
による処理の実行の可能性を判別して、処理の実行が可
能であればデータの保存処理を実行するので、最大限の
データ保存が可能となるものである。
【図１】本発明の実施形態に係わるコンピュータシステ
ムの構成を示すブロック図。
ムの構成を示すブロック図。
【図２】図１中に示すリセットコントローラ２８の詳細
な構成を示すブロック図。
な構成を示すブロック図。
【図３】第１実施形態における動作を説明するためのフ
ローチャート。
ローチャート。
【図４】第２実施形態における処理の段階を説明するた
めの図。
めの図。
【図５】第２実施形態における動作を説明するためのフ
ローチャート。
ローチャート。
【図６】従来のコンピュータシステムにおけるリセット
動作を説明するための図。
動作を説明するための図。
１０…ＣＰＵ １２…ＲＡＭ １４…ＲＯＭ １６…キーボードコントローラ（ＫＢＣ） １８…キーボード（ＫＢ） ２０…ＣＲＴコントローラ（ＣＲＴＣ） ２２…ＣＲＴ ２４…フロッピーディスクコントローラ（ＦＤＣ） ２６…フロッピーディスク装置（ＦＤＤ） ２８…リセットコントローラ（ＲＳＴＣ） ３０…リセットスイッチ（ＲＳＴＳＷ）
Claims (6)
- 【請求項１】 リセット動作の実行要求がリセットスイ
ッチの押下によって通知されるコンピュータシステムに
おいて、 前記リセットスイッチと接続され、前記リセットスイッ
チからリセット動作の実行要求が通知された際にＣＰＵ
に対してＮＭＩ（ノン・マスカバル・インタラプト）を
発生し、一定時間内にＣＰＵからの前記ＮＭＩに対する
応答がなかった場合にハードウェアリセットを発生する
リセットコントローラと、 前記リセットコントローラから前記ＮＭＩが発生した際
に、実行中の処理のデータ保存を行なう保存手段とを具
備したことを特徴とするコンピュータシステム。 - 【請求項２】 リセット動作の実行要求がリセットスイ
ッチの押下によって通知されるコンピュータシステムに
おいて、 前記リセットスイッチと接続され、前記リセットスイッ
チからリセット動作の実行要求が通知された際にＣＰＵ
に対してマスク可能割り込みを発生し、一定時間内にＣ
ＰＵからの前記マスク可能割り込みに対する応答がなか
った場合にＮＭＩ（ノン・マスカバル・インタラプト）
を発生し、さらに一定時間内にＣＰＵからの前記ＮＭＩ
に対する応答がなかった場合にハードウェアリセットを
発生するリセットコントローラと、 前記リセットコントローラから前記マスク可能割り込み
または前記ＮＭＩが発生した際に、実行中の処理のデー
タ保存を行なう保存手段とを具備したことを特徴とする
コンピュータシステム。 - 【請求項３】 前記リセットコントローラは、前記リセ
ットコントローラに割り当てられたアドレスがＣＰＵか
ら発生された際に、ＣＰＵからの応答があったものと判
別する制御手段を有することを特徴とする請求項１また
は請求項２記載のコンピュータシステム。 - 【請求項４】 前記リセットコントローラは、前記ＭＮ
Ｉの発生に応じて前記ＣＰＵがアクセスすべきメモリの
アドレスが発生された際に、ＣＰＵからの応答があった
ものと判別する制御手段を有することを特徴とする請求
項１または請求項２記載のコンピュータシステム。 - 【請求項５】 リセット動作の実行要求がリセットスイ
ッチの押下によって通知されるコンピュータシステムに
おいて、 前記リセットスイッチからリセット動作の実行要求が通
知された際にＣＰＵに対してＮＭＩ（ノン・マスカバル
・インタラプト）を発生し、 このＮＭＩの発生に対して、ＣＰＵが動作可能な状態に
あれば応答すると共に、実行中の処理のデータ保存を行
ない、 一定時間内にＣＰＵからの前記ＮＭＩに対する応答がな
かった場合にハードウェアリセットを発生することを特
徴とするリセット制御方法。 - 【請求項６】 リセット動作の実行要求がリセットスイ
ッチの押下によって通知されるコンピュータシステムに
おいて、 前記リセットスイッチからリセット動作の実行要求が通
知された際にＣＰＵに対してマスク可能割り込みを発生
し、 このマスク可能割り込みの発生に対して、ＣＰＵが動作
可能な状態にあれば応答すると共に、実行中の処理のデ
ータ保存を行ない、 一定時間内にマスク可能割り込みに対するＣＰＵからの
応答がなかった場合にＮＭＩ（ノン・マスカバル・イン
タラプト）を発生し、 このＮＭＩの発生に対して、ＣＰＵが動作可能な状態に
あれば応答すると共に、実行中の処理のデータ保存を行
ない、 さらに一定時間内にＣＰＵからの応答がなかった場合に
ハードウェアリセットを発生することを特徴とするリセ
ット制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8138815A JPH09319602A (ja) | 1996-05-31 | 1996-05-31 | コンピュータシステム及びリセット制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8138815A JPH09319602A (ja) | 1996-05-31 | 1996-05-31 | コンピュータシステム及びリセット制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09319602A true JPH09319602A (ja) | 1997-12-12 |
Family
ID=15230894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8138815A Pending JPH09319602A (ja) | 1996-05-31 | 1996-05-31 | コンピュータシステム及びリセット制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09319602A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005085258A (ja) * | 2003-09-04 | 2005-03-31 | Kotatsu Kokusai Denshi Kofun Yugenkoshi | 起動方法及びコンピュータシステム |
| WO2011046217A1 (ja) | 2009-10-15 | 2011-04-21 | 株式会社エルイーテック | マイクロコンピュータ及びその動作方法 |
| WO2011122677A1 (ja) | 2010-03-30 | 2011-10-06 | 株式会社エルイーテック | 主記憶装置における情報を復元するための装置及び方法 |
-
1996
- 1996-05-31 JP JP8138815A patent/JPH09319602A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005085258A (ja) * | 2003-09-04 | 2005-03-31 | Kotatsu Kokusai Denshi Kofun Yugenkoshi | 起動方法及びコンピュータシステム |
| WO2011046217A1 (ja) | 2009-10-15 | 2011-04-21 | 株式会社エルイーテック | マイクロコンピュータ及びその動作方法 |
| US8954801B2 (en) | 2009-10-15 | 2015-02-10 | L E Tech Co., Ltd. | Microcomputer and method of operation thereof |
| WO2011122677A1 (ja) | 2010-03-30 | 2011-10-06 | 株式会社エルイーテック | 主記憶装置における情報を復元するための装置及び方法 |
| CN102934090A (zh) * | 2010-03-30 | 2013-02-13 | 株式会社雷捷电子科技 | 用于恢复主存储装置中的信息的装置以及方法 |
| JP2014123409A (ja) * | 2010-03-30 | 2014-07-03 | Le Tech Co Ltd | 主記憶装置における情報を復元するための装置及び方法 |
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