JPH09320277A - Ｒａｍの書き込み回路 - Google Patents
Ｒａｍの書き込み回路Info
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- JPH09320277A JPH09320277A JP8139211A JP13921196A JPH09320277A JP H09320277 A JPH09320277 A JP H09320277A JP 8139211 A JP8139211 A JP 8139211A JP 13921196 A JP13921196 A JP 13921196A JP H09320277 A JPH09320277 A JP H09320277A
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- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 101100004188 Arabidopsis thaliana BARD1 gene Proteins 0.000 description 4
- 101100328883 Arabidopsis thaliana COL1 gene Proteins 0.000 description 1
- 101100328890 Arabidopsis thaliana COL3 gene Proteins 0.000 description 1
- 101100328886 Caenorhabditis elegans col-2 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】 ＲＡＭの書き込み時間を短縮する。
【解決手段】 カラムアドレスレジスタ１９の内容を使
用するか否かを選択する選択フラグ２７を設けた。選択
フラグ２７が「１」の時、ビット０〜７の８ブロック全
部のカラム列が選択され、結果的に、ローアドレスレス
デコーダ１２で選択された何れか１本のワード線７に接
続された３２個のメモリセル１が同時に選択されること
になる。従って、各ビット０〜７毎の書き込み読み出し
制御回路８により、各ビット０〜７の４個のメモリセル
毎に同一データが一括書き込みされ、ＲＡＭの書き込み
時間を短縮できる。
用するか否かを選択する選択フラグ２７を設けた。選択
フラグ２７が「１」の時、ビット０〜７の８ブロック全
部のカラム列が選択され、結果的に、ローアドレスレス
デコーダ１２で選択された何れか１本のワード線７に接
続された３２個のメモリセル１が同時に選択されること
になる。従って、各ビット０〜７毎の書き込み読み出し
制御回路８により、各ビット０〜７の４個のメモリセル
毎に同一データが一括書き込みされ、ＲＡＭの書き込み
時間を短縮できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＲＡＭへのデータ
書き込み時間を短縮するのに好適なＲＡＭの書き込み回
路に関する。
書き込み時間を短縮するのに好適なＲＡＭの書き込み回
路に関する。
【０００２】
【従来の技術】図２は従来のＲＡＭの書き込み回路を示
す回路ブロック図である。尚、説明の便宜上、前記ＲＡ
Ｍの記憶容量は、各アドレスが８ビット（０〜Ｎ−１）
で且つ１６アドレス設けられているものとする。図２に
おいて、（１）はスタティックのメモリセルであり、図
３に示す如く、個々のメモリセル（１）は、２個のＮチ
ャンネル型ＭＯＳトランジスタ（２）（３）及び２個の
インバータ（４）（５）から成り、各Ｎチャンネル型Ｍ
ＯＳトランジスタ（２）（３）のドレインソースはビッ
ト線（６）（６’）と接続され、Ｎチャンネル型ＭＯＳ
トランジスタ（２）（３）の共通ゲートはワード線
（７）と接続された構成となっている。さて、このメモ
リセル（１）であるが、上記したＲＡＭの記憶容量が１
６アドレスの為、各ビット０〜Ｎ−１毎のメモリセル数
は１６個ずつとなる。図２には、ビット０における１６
個のメモリセル（１）が代表して示されている。このメ
モリセル（１）はロー４列及びカラム４列で配置された
メモリセル群となっている。（８）はメモリセル群に対
してデータの書き込み又は読み出しを行う書き込み読み
出し制御回路であり、各ビット０〜７のメモリセル群毎
に８個設けられている。書き込み読み出し制御回路
（８）は、データバス（９）と接続され、また、Ｎチャ
ンネル型ＭＯＳトランジスタ（１０）（１０’）のドレ
インソース路を介して各メモリセル（１）のビット線
（６）（６’）と接続されている。このビット０におけ
る破線の構成が、ビット１〜７にも同一構成で設けられ
ている。
す回路ブロック図である。尚、説明の便宜上、前記ＲＡ
Ｍの記憶容量は、各アドレスが８ビット（０〜Ｎ−１）
で且つ１６アドレス設けられているものとする。図２に
おいて、（１）はスタティックのメモリセルであり、図
３に示す如く、個々のメモリセル（１）は、２個のＮチ
ャンネル型ＭＯＳトランジスタ（２）（３）及び２個の
インバータ（４）（５）から成り、各Ｎチャンネル型Ｍ
ＯＳトランジスタ（２）（３）のドレインソースはビッ
ト線（６）（６’）と接続され、Ｎチャンネル型ＭＯＳ
トランジスタ（２）（３）の共通ゲートはワード線
（７）と接続された構成となっている。さて、このメモ
リセル（１）であるが、上記したＲＡＭの記憶容量が１
６アドレスの為、各ビット０〜Ｎ−１毎のメモリセル数
は１６個ずつとなる。図２には、ビット０における１６
個のメモリセル（１）が代表して示されている。このメ
モリセル（１）はロー４列及びカラム４列で配置された
メモリセル群となっている。（８）はメモリセル群に対
してデータの書き込み又は読み出しを行う書き込み読み
出し制御回路であり、各ビット０〜７のメモリセル群毎
に８個設けられている。書き込み読み出し制御回路
（８）は、データバス（９）と接続され、また、Ｎチャ
ンネル型ＭＯＳトランジスタ（１０）（１０’）のドレ
インソース路を介して各メモリセル（１）のビット線
（６）（６’）と接続されている。このビット０におけ
る破線の構成が、ビット１〜７にも同一構成で設けられ
ている。
【０００３】（１１）は２ビットのローアドレスレジス
タであり、ワード線（７）であるＲＯＷ０、ＲＯＷ１、
ＲＯＷ２、ＲＯＷ３の何れか１本を選択する為のローア
ドレスデータがデータバス（９）からセットされるもの
である。（１２）はローアドレスデコーダであり、２個
のインバータ（１３）（１４）及び４個のＡＮＤゲート
（１５）（１６）（１７）（１８）を所定接続して構成
される。即ち、ローアドレスレジスタ（１１）の値ＲＡ
０、ＲＡ１が「００」の時、ＡＮＤゲート（１５）の出
力が「１」となってワード線ＲＯＷ０に接続された各メ
モリセル群のメモリセル（１）が選択される。また、ロ
ーアドレスレジスタ（１１）の値ＲＡ０、ＲＡ１が「１
０」の時、ＡＮＤゲート（１６）の出力が「１」となっ
てワード線ＲＯＷ１に接続された各メモリセル群のメモ
リセル（１）が選択される。また、ローアドレスレジス
タ（１１）の値ＲＡ０、ＲＡ１が「０１」の時、ＡＮＤ
ゲート（１７）の出力が「１」となってワード線ＲＯＷ
２に接続された各メモリセル群のメモリセル（１）が選
択される。また、ローアドレスレジスタ（１１）の値Ｒ
Ａ０、ＲＡ１が「１１」の時、ＡＮＤゲート（１８）の
出力が「１」となってワード線ＲＯＷ３に接続された各
メモリセル群のメモリセル（１）が選択される。
タであり、ワード線（７）であるＲＯＷ０、ＲＯＷ１、
ＲＯＷ２、ＲＯＷ３の何れか１本を選択する為のローア
ドレスデータがデータバス（９）からセットされるもの
である。（１２）はローアドレスデコーダであり、２個
のインバータ（１３）（１４）及び４個のＡＮＤゲート
（１５）（１６）（１７）（１８）を所定接続して構成
される。即ち、ローアドレスレジスタ（１１）の値ＲＡ
０、ＲＡ１が「００」の時、ＡＮＤゲート（１５）の出
力が「１」となってワード線ＲＯＷ０に接続された各メ
モリセル群のメモリセル（１）が選択される。また、ロ
ーアドレスレジスタ（１１）の値ＲＡ０、ＲＡ１が「１
０」の時、ＡＮＤゲート（１６）の出力が「１」となっ
てワード線ＲＯＷ１に接続された各メモリセル群のメモ
リセル（１）が選択される。また、ローアドレスレジス
タ（１１）の値ＲＡ０、ＲＡ１が「０１」の時、ＡＮＤ
ゲート（１７）の出力が「１」となってワード線ＲＯＷ
２に接続された各メモリセル群のメモリセル（１）が選
択される。また、ローアドレスレジスタ（１１）の値Ｒ
Ａ０、ＲＡ１が「１１」の時、ＡＮＤゲート（１８）の
出力が「１」となってワード線ＲＯＷ３に接続された各
メモリセル群のメモリセル（１）が選択される。
【０００４】（１９）は２ビットのカラムアドレスレジ
スタであり、各メモリセル群におけるカラム４列の何れ
かの１列を選択する為の２ビットのカラムアドレスデー
タがデータバス（９）からセットされるものである。
（２０）はカラムアドレスデコーダであり、２個のイン
バータ（２１）（２２）及び４個のＡＮＤゲート（２
３）（２４）（２５）（２６）を所定接続して構成され
る。即ち、カラムアドレスレジスタ（１９）の値ＣＡ
０、ＣＡ１が「００」の時、ＡＮＤゲート（２３）の出
力であるＣＯＬ０が「１」となって各メモリセル群の最
右列に対応するＮチャンネル型ＭＯＳトランジスタ（１
０）（１０’）がオンし、各メモリセル群の最右列の縦
４個のメモリセル（１）が選択される。また、カラムア
ドレスレジスタ（１９）の値ＣＡ０、ＣＡ１が「１０」
の時、ＡＮＤゲート（２４）の出力であるＣＯＬ１が
「１」となって各メモリセル群の右から２列目に対応す
るＮチャンネル型ＭＯＳトランジスタ（１０）（１
０’）がオンし、各メモリセル群の右から２列目の縦４
個のメモリセル（１）が選択される。また、カラムアド
レスレジスタ（１９）の値ＣＡ０、ＣＡ１が「０１」の
時、ＡＮＤゲート（２５）の出力であるＣＯＬ２が
「１」となって各メモリセル群の左から２列目に対応す
るＮチャンネル型ＭＯＳトランジスタ（１０）（１
０’）がオンし、各メモリセル群の左から２列目の縦４
個のメモリセル（１）が選択される。また、カラムアド
レスレジスタ（１９）の値ＣＡ０、ＣＡ１が「１１」の
時、ＡＮＤゲート（２６）の出力であるＣＯＬ３が
「１」となって各メモリセル群の最左列に対応するＮチ
ャンネル型ＭＯＳトランジスタ（１０）（１０’）がオ
ンし、各メモリセル群の最左列の縦４個のメモリセル
（１）が選択される。
スタであり、各メモリセル群におけるカラム４列の何れ
かの１列を選択する為の２ビットのカラムアドレスデー
タがデータバス（９）からセットされるものである。
（２０）はカラムアドレスデコーダであり、２個のイン
バータ（２１）（２２）及び４個のＡＮＤゲート（２
３）（２４）（２５）（２６）を所定接続して構成され
る。即ち、カラムアドレスレジスタ（１９）の値ＣＡ
０、ＣＡ１が「００」の時、ＡＮＤゲート（２３）の出
力であるＣＯＬ０が「１」となって各メモリセル群の最
右列に対応するＮチャンネル型ＭＯＳトランジスタ（１
０）（１０’）がオンし、各メモリセル群の最右列の縦
４個のメモリセル（１）が選択される。また、カラムア
ドレスレジスタ（１９）の値ＣＡ０、ＣＡ１が「１０」
の時、ＡＮＤゲート（２４）の出力であるＣＯＬ１が
「１」となって各メモリセル群の右から２列目に対応す
るＮチャンネル型ＭＯＳトランジスタ（１０）（１
０’）がオンし、各メモリセル群の右から２列目の縦４
個のメモリセル（１）が選択される。また、カラムアド
レスレジスタ（１９）の値ＣＡ０、ＣＡ１が「０１」の
時、ＡＮＤゲート（２５）の出力であるＣＯＬ２が
「１」となって各メモリセル群の左から２列目に対応す
るＮチャンネル型ＭＯＳトランジスタ（１０）（１
０’）がオンし、各メモリセル群の左から２列目の縦４
個のメモリセル（１）が選択される。また、カラムアド
レスレジスタ（１９）の値ＣＡ０、ＣＡ１が「１１」の
時、ＡＮＤゲート（２６）の出力であるＣＯＬ３が
「１」となって各メモリセル群の最左列に対応するＮチ
ャンネル型ＭＯＳトランジスタ（１０）（１０’）がオ
ンし、各メモリセル群の最左列の縦４個のメモリセル
（１）が選択される。
【０００５】上記の如くして、ローアドレスデコーダ
（１２）及びカラムアドレスデコーダ（２０）により同
時に選択された各メモリセル群の同一配置位置における
８個のメモリセル（１）に対して、個々の８個の書き込
み読み出し制御回路（８）から「１」又は「０」のデー
タが書き込まれたり、或いは、読み出しが行われたりす
る。即ち、上記ＲＡＭに対するデータの書き込み及び読
み出し動作は、１アドレスずつ行われるものである。
（１２）及びカラムアドレスデコーダ（２０）により同
時に選択された各メモリセル群の同一配置位置における
８個のメモリセル（１）に対して、個々の８個の書き込
み読み出し制御回路（８）から「１」又は「０」のデー
タが書き込まれたり、或いは、読み出しが行われたりす
る。即ち、上記ＲＡＭに対するデータの書き込み及び読
み出し動作は、１アドレスずつ行われるものである。
【０００６】
【発明が解決しようとする課題】しかしながら、上記Ｒ
ＡＭにおいて、１６アドレスの全データを書き換えるに
は、ローアドレスデコーダ（１２）及びカラムアドレス
デコーダ（２０）によるメモリセル（１）の指定、即
ち、上記ＲＡＭのアドレス指定を１６回行わなければな
らず、書き換え処理の時間が長くなる問題があった。
ＡＭにおいて、１６アドレスの全データを書き換えるに
は、ローアドレスデコーダ（１２）及びカラムアドレス
デコーダ（２０）によるメモリセル（１）の指定、即
ち、上記ＲＡＭのアドレス指定を１６回行わなければな
らず、書き換え処理の時間が長くなる問題があった。
【０００７】特に、上記ＲＡＭがテレビジョン受像機の
オンスクリーン機能に使用されるビデオＲＡＭ等の場
合、当該ビデオＲＡＭのデータはテレビジョン信号の１
フィールド毎に書き換える必要があり、この為には、短
時間でデータ書き換えができることが望ましい。ビデオ
ＲＡＭのアドレス配置はテレビジョン受像機のディスプ
レイ上の文字表示位置に１対１に対応しており（図２で
は４文字４行表示）、場合によっては、ディスプレイ上
のある１行を無表示（空白）にしたいことがある。この
場合、この空白部分に対応するビデオＲＡＭのアドレス
には同一データを書き込んでおけばよいが、同一データ
の書き込みであるにも関わらず、この空白部分に対応す
るアドレスを個々に指定しなければならず、時間がかか
る問題があった。
オンスクリーン機能に使用されるビデオＲＡＭ等の場
合、当該ビデオＲＡＭのデータはテレビジョン信号の１
フィールド毎に書き換える必要があり、この為には、短
時間でデータ書き換えができることが望ましい。ビデオ
ＲＡＭのアドレス配置はテレビジョン受像機のディスプ
レイ上の文字表示位置に１対１に対応しており（図２で
は４文字４行表示）、場合によっては、ディスプレイ上
のある１行を無表示（空白）にしたいことがある。この
場合、この空白部分に対応するビデオＲＡＭのアドレス
には同一データを書き込んでおけばよいが、同一データ
の書き込みであるにも関わらず、この空白部分に対応す
るアドレスを個々に指定しなければならず、時間がかか
る問題があった。
【０００８】そこで、本発明は、ＲＡＭの書き込み時間
を、その使用に応じて短縮することのできるＲＡＭの書
き込み回路を提供することを目的とする。
を、その使用に応じて短縮することのできるＲＡＭの書
き込み回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、各アドレスに書き込まれるワードがＮビット（０
〜Ｎ−１）で構成されたＲＡＭの書き込み回路であっ
て、前記ＲＡＭのメモリセルを各ビット０〜Ｎ−１毎に
分割すると共に、この分割後の各ビット毎のメモリセル
をロー側ｍ列及びカラム側ｎ列に配置して成るＮ個のメ
モリセル群と、ローアドレスデータの解読結果に基づい
て、Ｎ個のメモリセル群に共通する所定のロー１列を選
択させるローアドレスデコーダと、カラムアドレスデー
タの解読結果に基づいて、Ｎ個のメモリセル群に共通す
る所定のカラム１列を選択させるカラムアドレスデコー
ダと、各メモリセル群毎に設けられ、各メモリセルに対
してデータの書き込み又は読み出しを行う書き込み読み
出し制御回路と、前記カラムアドレスデコーダの出力を
使用するか否かを選択する選択フラグと、前記選択フラ
グが前記カラムアドレスデコーダの出力を使用しない値
に設定されている時、当該選択フラグの値に基づいて、
前記カラムアドレスデコーダの出力に関係なく、Ｎ個の
メモリセル群のカラム全列を選択させる選択回路と、を
備え、選択されたＮ個のメモリセル群に共通する所定の
ロー１列に存在する全カラムのメモリセルにデータを一
括書き込みする点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、各アドレスに書き込まれるワードがＮビット（０
〜Ｎ−１）で構成されたＲＡＭの書き込み回路であっ
て、前記ＲＡＭのメモリセルを各ビット０〜Ｎ−１毎に
分割すると共に、この分割後の各ビット毎のメモリセル
をロー側ｍ列及びカラム側ｎ列に配置して成るＮ個のメ
モリセル群と、ローアドレスデータの解読結果に基づい
て、Ｎ個のメモリセル群に共通する所定のロー１列を選
択させるローアドレスデコーダと、カラムアドレスデー
タの解読結果に基づいて、Ｎ個のメモリセル群に共通す
る所定のカラム１列を選択させるカラムアドレスデコー
ダと、各メモリセル群毎に設けられ、各メモリセルに対
してデータの書き込み又は読み出しを行う書き込み読み
出し制御回路と、前記カラムアドレスデコーダの出力を
使用するか否かを選択する選択フラグと、前記選択フラ
グが前記カラムアドレスデコーダの出力を使用しない値
に設定されている時、当該選択フラグの値に基づいて、
前記カラムアドレスデコーダの出力に関係なく、Ｎ個の
メモリセル群のカラム全列を選択させる選択回路と、を
備え、選択されたＮ個のメモリセル群に共通する所定の
ロー１列に存在する全カラムのメモリセルにデータを一
括書き込みする点である。
【００１０】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明のＲＡＭの書き込み回路を
示す回路ブロック図である。尚、図１の構成は、例えば
１チップマイクロコンピュータに内蔵されているものと
する。また、図１の構成の中で図２と同一のものについ
ては、同一番号を記すと共にその説明を省略するものと
する。
的に説明する。図１は本発明のＲＡＭの書き込み回路を
示す回路ブロック図である。尚、図１の構成は、例えば
１チップマイクロコンピュータに内蔵されているものと
する。また、図１の構成の中で図２と同一のものについ
ては、同一番号を記すと共にその説明を省略するものと
する。
【００１１】図１において、（２７）は１ビットの選択
フラグであり、カラムアドレスデコーダ（２０）の出力
を使用する時にはデータバス（９）から「０」がセット
され、一方、カラムアドレスデコーダ（２０）の出力を
使用しない場合はデータバス（９）から「１」がセット
される。（２８）（２９）（３０）（３１）はＯＲゲー
トであり、一方の入力は各々ＡＮＤゲート（２３）（２
４）（２５）（２６）の出力と接続され、他方の入力は
選択フラグ（２７）と共通接続されている。即ち、選択
フラグ（２７）が「０」の場合、ＯＲゲート（２８）
（２９）（３０）（３１）からはＡＮＤゲート（２３）
（２４）（２５）（２６）の出力がそのまま出力され、
つまり、図２の従来技術と変わらない動作となる。ま
た、選択フラグ（２７）が「１」の場合、ＯＲゲート
（２８）（２９）（３０）（３１）の出力は常に「１」
となり、ＡＮＤゲート（２３）（２４）（２５）（２
６）の出力は無視されることになる。このＯＲゲート
（２８）（２９）（３０）（３１）より特許請求の範囲
に言う選択回路が構成される。
フラグであり、カラムアドレスデコーダ（２０）の出力
を使用する時にはデータバス（９）から「０」がセット
され、一方、カラムアドレスデコーダ（２０）の出力を
使用しない場合はデータバス（９）から「１」がセット
される。（２８）（２９）（３０）（３１）はＯＲゲー
トであり、一方の入力は各々ＡＮＤゲート（２３）（２
４）（２５）（２６）の出力と接続され、他方の入力は
選択フラグ（２７）と共通接続されている。即ち、選択
フラグ（２７）が「０」の場合、ＯＲゲート（２８）
（２９）（３０）（３１）からはＡＮＤゲート（２３）
（２４）（２５）（２６）の出力がそのまま出力され、
つまり、図２の従来技術と変わらない動作となる。ま
た、選択フラグ（２７）が「１」の場合、ＯＲゲート
（２８）（２９）（３０）（３１）の出力は常に「１」
となり、ＡＮＤゲート（２３）（２４）（２５）（２
６）の出力は無視されることになる。このＯＲゲート
（２８）（２９）（３０）（３１）より特許請求の範囲
に言う選択回路が構成される。
【００１２】以下、選択フラグ（２７）が「１」にセッ
トされた場合の動作を説明する。例えば、ローアドレス
レジスタ（１１）に「００」がセットされ、且つ、選択
フラグ（２７）に「１」がセットされると、ＡＮＤゲー
ト（１５）の出力が「１」となる為、各ビット０〜７の
メモリセル群の中で、ワード線（７）であるＲＯＷ０と
共通接続された３２個のメモリセル（１）が選択され
る。この時、カラムアドレスレジスタ（１９）の値は無
視される為、各メモリセル群の全カラム列が選択され
る。従って、結果的に、ワード線（７）であるＲＯＷ０
と接続された全メモリセル群の中の上記３２個のメモリ
セル（１）のみが選択される。具体的には、ビット０、
１、・・・７のメモリセル群毎に４個のメモリセル
（１）が選択され、個々のビット０、１、・・・７に対
応する８個の書き込み読み出し制御回路（８）により、
各メモリセル群毎の４個のメモリセル毎に同一データの
書き込みが行われる。
トされた場合の動作を説明する。例えば、ローアドレス
レジスタ（１１）に「００」がセットされ、且つ、選択
フラグ（２７）に「１」がセットされると、ＡＮＤゲー
ト（１５）の出力が「１」となる為、各ビット０〜７の
メモリセル群の中で、ワード線（７）であるＲＯＷ０と
共通接続された３２個のメモリセル（１）が選択され
る。この時、カラムアドレスレジスタ（１９）の値は無
視される為、各メモリセル群の全カラム列が選択され
る。従って、結果的に、ワード線（７）であるＲＯＷ０
と接続された全メモリセル群の中の上記３２個のメモリ
セル（１）のみが選択される。具体的には、ビット０、
１、・・・７のメモリセル群毎に４個のメモリセル
（１）が選択され、個々のビット０、１、・・・７に対
応する８個の書き込み読み出し制御回路（８）により、
各メモリセル群毎の４個のメモリセル毎に同一データの
書き込みが行われる。
【００１３】よって、ＲＡＭの４つのアドレスに対して
同一データを一括書き込みできることになる。これよ
り、選択フラグ（２７）が「１」となっている時に、ワ
ード線（７）である、ＲＯＷ０、ＲＯＷ１、ＲＯＷ２、
ＲＯＷ３に接続された各々の３２個のメモリセル（１）
に同一データを書き込む場合は、従来に比べて書き込み
時間が１／４で済むことになる。
同一データを一括書き込みできることになる。これよ
り、選択フラグ（２７）が「１」となっている時に、ワ
ード線（７）である、ＲＯＷ０、ＲＯＷ１、ＲＯＷ２、
ＲＯＷ３に接続された各々の３２個のメモリセル（１）
に同一データを書き込む場合は、従来に比べて書き込み
時間が１／４で済むことになる。
【００１４】本発明の実施の形態の使用例としては、オ
ンスクリーン機能を有するテレビジョン受像機が挙げら
れる。オンスクリーン機能を有するマイクロコンピュー
タには、ディスプレイ上にキャラクタ表示を行う為の構
成として、ビデオＲＡＭ及びキャラクタジェネレータＲ
ＯＭが内蔵されている。本発明で言うＲＡＭはこのビデ
オＲＡＭ等に使用して好適である。キャラクタジェネレ
ータとは、ディスプレイ上に表示すべきキャラクタのフ
ォントデータが各アドレスに記憶されたものであり、例
えば縦８ドット×横５ドットのドットパターンに展開す
べき縦８ビット×横５ビット（表示時「１」、無表示時
「０」）のドットデータが各アドレスに記憶されたもの
である。このキャラクタジェネレータＲＯＭには、ディ
スプレイ上に表示すべき各種キャラクタデータが記憶さ
れている。ビデオＲＡＭのアドレス配置は、ディスプレ
イ上に表示すべきキャラクタ位置と１対１に対応してお
り、本発明の実施の形態では、ディスプレイに横４文字
×縦４文字表示できる構成となっており、ビデオＲＡＭ
には、ディスプレイに表示すべきキャラクタに対応した
キャラクタジェネレータＲＯＭのアドレスをアクセスす
る為のアドレスデータが書き込まれる。
ンスクリーン機能を有するテレビジョン受像機が挙げら
れる。オンスクリーン機能を有するマイクロコンピュー
タには、ディスプレイ上にキャラクタ表示を行う為の構
成として、ビデオＲＡＭ及びキャラクタジェネレータＲ
ＯＭが内蔵されている。本発明で言うＲＡＭはこのビデ
オＲＡＭ等に使用して好適である。キャラクタジェネレ
ータとは、ディスプレイ上に表示すべきキャラクタのフ
ォントデータが各アドレスに記憶されたものであり、例
えば縦８ドット×横５ドットのドットパターンに展開す
べき縦８ビット×横５ビット（表示時「１」、無表示時
「０」）のドットデータが各アドレスに記憶されたもの
である。このキャラクタジェネレータＲＯＭには、ディ
スプレイ上に表示すべき各種キャラクタデータが記憶さ
れている。ビデオＲＡＭのアドレス配置は、ディスプレ
イ上に表示すべきキャラクタ位置と１対１に対応してお
り、本発明の実施の形態では、ディスプレイに横４文字
×縦４文字表示できる構成となっており、ビデオＲＡＭ
には、ディスプレイに表示すべきキャラクタに対応した
キャラクタジェネレータＲＯＭのアドレスをアクセスす
る為のアドレスデータが書き込まれる。
【００１５】例えば、オンスクリーン機能としては、所
定の横１行のみを空白又は同一キャラクタとする場合が
ある。この場合に、選択フラグ（２７）を「１」にして
ローアドレスデータのみでＲＯＷ０、ＲＯＷ１、ＲＯＷ
２、ＲＯＷ３の何れか１本のワード線（７）のみを選択
し、ビット０〜７毎に書き込み読み出し制御回路（８）
により各ビット毎の４個ずつのメモリセル（１）に同一
データを書き込んでやればよい。こうすることにより、
書き込み時間を短縮でき、ソフトの負担を軽減できる。
定の横１行のみを空白又は同一キャラクタとする場合が
ある。この場合に、選択フラグ（２７）を「１」にして
ローアドレスデータのみでＲＯＷ０、ＲＯＷ１、ＲＯＷ
２、ＲＯＷ３の何れか１本のワード線（７）のみを選択
し、ビット０〜７毎に書き込み読み出し制御回路（８）
により各ビット毎の４個ずつのメモリセル（１）に同一
データを書き込んでやればよい。こうすることにより、
書き込み時間を短縮でき、ソフトの負担を軽減できる。
【００１６】また、一般的なＲＡＭの場合は、イニシャ
ルクリアの際のデータ書き込みが同一データ「０」の
為、本発明の実施の形態を利用でき、従来に比べて短時
間での書き込みが可能となる。
ルクリアの際のデータ書き込みが同一データ「０」の
為、本発明の実施の形態を利用でき、従来に比べて短時
間での書き込みが可能となる。
【００１７】
【発明の効果】本発明によれば、ＲＡＭの書き込み時間
を従来に比べて短縮できる。前記ＲＡＭはオンスクリー
ン機能を実現するマイクロコンピュータ内部のビデオＲ
ＡＭに適用すれば、所定の横の行に同一キャラクタを表
示するか或いは無表示とする場合に同一データの一括書
き込みが可能となり、書き込み時間の短縮が可能とな
る。また、一般的なＲＡＭであれば、イニシャルクリア
時のデータ一括書き込みが可能となり、書き込み時間の
短縮を図ることができる。
を従来に比べて短縮できる。前記ＲＡＭはオンスクリー
ン機能を実現するマイクロコンピュータ内部のビデオＲ
ＡＭに適用すれば、所定の横の行に同一キャラクタを表
示するか或いは無表示とする場合に同一データの一括書
き込みが可能となり、書き込み時間の短縮が可能とな
る。また、一般的なＲＡＭであれば、イニシャルクリア
時のデータ一括書き込みが可能となり、書き込み時間の
短縮を図ることができる。
【図１】本発明のＲＡＭの書き込み回路を示す回路ブロ
ック図である。
ック図である。
【図２】従来のＲＡＭの書き込み回路を示す回路ブロッ
ク図である。
ク図である。
【図３】メモリセルを示す回路図である。
（１） メモリセル （８） 書き込み読み出し制御回路 （１２） ローアドレスデコーダ （２０） カラムアドレスデコーダ （２７） 選択フラグ （２８）（２９）（３０）（３１） ＯＲゲート
Claims (2)
- 【請求項１】 各アドレスに書き込まれるワードがＮビ
ット（０〜Ｎ−１）で構成されたＲＡＭの書き込み回路
であって、 前記ＲＡＭのメモリセルを各ビット０〜Ｎ−１毎に分割
すると共に、この分割後の各ビット毎のメモリセルをロ
ー側ｍ列及びカラム側ｎ列に配置して成るＮ個のメモリ
セル群と、 ローアドレスデータの解読結果に基づいて、Ｎ個のメモ
リセル群に共通する所定のロー１列を選択させるローア
ドレスデコーダと、 カラムアドレスデータの解読結果に基づいて、Ｎ個のメ
モリセル群に共通する所定のカラム１列を選択させるカ
ラムアドレスデコーダと、 各メモリセル群毎に設けられ、各メモリセルに対してデ
ータの書き込み又は読み出しを行う書き込み読み出し制
御回路と、 前記カラムアドレスデコーダの出力を使用するか否かを
選択する選択フラグと、 前記選択フラグが前記カラムアドレスデコーダの出力を
使用しない値に設定されている時、当該選択フラグの値
に基づいて、前記カラムアドレスデコーダの出力に関係
なく、Ｎ個のメモリセル群のカラム全列を選択させる選
択回路と、を備え、 選択されたＮ個のメモリセル群に共通する所定のロー１
列に存在する全カラムのメモリセルにデータを一括書き
込みすることを特徴とするＲＡＭの書き込み回路。 - 【請求項２】 選択されたＮ個のメモリセル群に共通す
る所定のロー１列に存在する全カラムにデータを一括書
き込みする時、各メモリセル群毎に共通データを書き込
ませることを特徴とする請求項１記載のＲＡＭの書き込
み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8139211A JPH09320277A (ja) | 1996-05-31 | 1996-05-31 | Ｒａｍの書き込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8139211A JPH09320277A (ja) | 1996-05-31 | 1996-05-31 | Ｒａｍの書き込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09320277A true JPH09320277A (ja) | 1997-12-12 |
Family
ID=15240122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8139211A Pending JPH09320277A (ja) | 1996-05-31 | 1996-05-31 | Ｒａｍの書き込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09320277A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019446A1 (en) * | 1998-09-25 | 2000-04-06 | Fujitsu Limited | Method for writing data for semiconductor memory and semiconductor memory |
-
1996
- 1996-05-31 JP JP8139211A patent/JPH09320277A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019446A1 (en) * | 1998-09-25 | 2000-04-06 | Fujitsu Limited | Method for writing data for semiconductor memory and semiconductor memory |
| US6377513B2 (en) | 1998-09-25 | 2002-04-23 | Fujitsu Limited | Method for writing data to semiconductor memory and semiconductor memory |
| KR100571737B1 (ko) * | 1998-09-25 | 2006-04-18 | 후지쯔 가부시끼가이샤 | 반도체 기억 장치의 데이터 기록 방법 및 반도체 기억 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060721 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060801 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061128 |