JPS59117799A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS59117799A JPS59117799A JP57231690A JP23169082A JPS59117799A JP S59117799 A JPS59117799 A JP S59117799A JP 57231690 A JP57231690 A JP 57231690A JP 23169082 A JP23169082 A JP 23169082A JP S59117799 A JPS59117799 A JP S59117799A
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F11/00—Error detection; Error correction; Monitoring
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- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は例えば絶縁ゲート形電界効果トランジスタ（
以下ｒＭＯ８Ｔ Ｊという。）を基本素子とする半導体
メモリ装置に係り、特に、不良ビットを予備のビットと
置換できる、いわゆる冗長機能つきメモリ装置に関する
ものである。
以下ｒＭＯ８Ｔ Ｊという。）を基本素子とする半導体
メモリ装置に係り、特に、不良ビットを予備のビットと
置換できる、いわゆる冗長機能つきメモリ装置に関する
ものである。
第１図は冗長機能つきメモリ装置の従来例を示すブロッ
ク構成図で、ｉｌｌはマトリックス状に配置されたメモ
リセル・アレイ、（２）は行アドレス信号の入力端子、
（３）はこの行アドレス信号ＡＩ＋ Ａ２＋−Ａｍを受
けて２°本の行選択信号を得る行デコーダ、（４）は列
アドレス信号の入力端子、（６）はこの列アドレス信号
Ａｍ＋１．Ａｍヤ２．−一一一人ｎを受けて２Ｎ本（但
し、ｎ−ｍ＝Ｎ）の列選択信号を得る列デコーダ、（６
）は選択された行および列の交点のメモリセルから読出
されたデータ信号、または選択されたメモリセルへ書き
込むべきデータ信号のための人出力バツファ、（７）は
そのデータ信号の入出力端子、（８）は読出し／書込み
制御用端子である。メモリ装置の機能として必要な他の
信号については、この発明とは直接関係ないので説明を
省略する。
ク構成図で、ｉｌｌはマトリックス状に配置されたメモ
リセル・アレイ、（２）は行アドレス信号の入力端子、
（３）はこの行アドレス信号ＡＩ＋ Ａ２＋−Ａｍを受
けて２°本の行選択信号を得る行デコーダ、（４）は列
アドレス信号の入力端子、（６）はこの列アドレス信号
Ａｍ＋１．Ａｍヤ２．−一一一人ｎを受けて２Ｎ本（但
し、ｎ−ｍ＝Ｎ）の列選択信号を得る列デコーダ、（６
）は選択された行および列の交点のメモリセルから読出
されたデータ信号、または選択されたメモリセルへ書き
込むべきデータ信号のための人出力バツファ、（７）は
そのデータ信号の入出力端子、（８）は読出し／書込み
制御用端子である。メモリ装置の機能として必要な他の
信号については、この発明とは直接関係ないので説明を
省略する。
このような構成のメモリ装置において、メモリセル・ア
レイｉｔ）に製造上の欠陥によって、例えば、１ピツ）
または１行の不良ビットか発生し、製造歩留りを低下さ
せることがある。これを救済するために冗長機能つきメ
モリ装置が用いられ、第１図に（９）で示した予備の行
と予備の行デコーダ（ｌＯ）とが配置されている。
レイｉｔ）に製造上の欠陥によって、例えば、１ピツ）
または１行の不良ビットか発生し、製造歩留りを低下さ
せることがある。これを救済するために冗長機能つきメ
モリ装置が用いられ、第１図に（９）で示した予備の行
と予備の行デコーダ（ｌＯ）とが配置されている。
メモリのウェーハ・テストの段階で不良のビットが検出
されると、その不良ビットを含む行を不活性化し、その
行を選択する信号で予備の行デコーダ（１０）を活性化
するようにし、これに接続された予備の行（９）を当該
不良ビットを含む行の代りに用いる。
されると、その不良ビットを含む行を不活性化し、その
行を選択する信号で予備の行デコーダ（１０）を活性化
するようにし、これに接続された予備の行（９）を当該
不良ビットを含む行の代りに用いる。
第２図は不良ヒツトを不活性化するための操作を説明す
るための回路図で、（１１）〜（ｌＦｌ’ｌはＭＯ８Ｔ
、 （＋６）は電淵端子、θ力は予備充電制御信号φ
入力端子、（１８′・はワード線駆動信号φ１入力端子
、（１９）はフユーズ、（２０１はワード線、（２１＋
、 （２２１，−−−（２３）は行アドレス信号入力端
子で、Ａ、またはＦ、、Ａ２ｔたはＡ２−−−ＡＴｎま
たは品かそれぞれ供給される。行の数は２ｍ不あるので
、このようなデコーダが２ｍ個（予備の行デコーダを除
いて）存在する。以下ＭＯ８Ｔはｎチャネルとして動作
説明をする。
るための回路図で、（１１）〜（ｌＦｌ’ｌはＭＯ８Ｔ
、 （＋６）は電淵端子、θ力は予備充電制御信号φ
入力端子、（１８′・はワード線駆動信号φ１入力端子
、（１９）はフユーズ、（２０１はワード線、（２１＋
、 （２２１，−−−（２３）は行アドレス信号入力端
子で、Ａ、またはＦ、、Ａ２ｔたはＡ２−−−ＡＴｎま
たは品かそれぞれ供給される。行の数は２ｍ不あるので
、このようなデコーダが２ｍ個（予備の行デコーダを除
いて）存在する。以下ＭＯ８Ｔはｎチャネルとして動作
説明をする。
さて、端子（１７）に信号φを供給すると２ｍ個の行デ
コーダのノードａは高（ゝゝＨ″）レベルにプリチャー
ジされる。次に各デコーダに特定の行のアドレスに対応
するアドレス信号を供給すると、当該性の行７” コー
ダノＭＯＳＴ（＋２１ 、 Ｑ３） −−−（１４）は
すべてＯＦＦであり、ノードａはゝゝＨ″レベルに保持
されるが、残余の２ＩＩｌ−１個の行デコーｐ−ハＭＯ
８Ｔ （１２） 、 （１３） 、 −−０４）の少な
くとも１つはＯＮ状態となり、ノードａの電位は低（Ｌ
″）レベルとなる。従って、選択された行アドレスに対
応するＭ ＯＳ Ｔ （＋５１１はＯＮ状態となるが、
残余のｚｍ −１個の行に対応するＭＯ８Ｔα５１はＯ
ＦＦ状態となる。従って、その後に端子０７（・へ供給
するワード線駆動信号φ をゝ゛Ｌ″Ｌ″レベ ルゝゝＨ″レベルにすると、選択された行のワード線（
２０）のみが Ｈレベルになる。い才、この選択された
ワード線（２０）に接続されたメモリセルに欠陥がある
ことが、ウニ−ハチストで判明したとすると、この選択
されたワード線（２０）に挿入されているヒユーズ（１
９）を切断することによって当該ワード線（２ｏ）を不
活性にする。
コーダのノードａは高（ゝゝＨ″）レベルにプリチャー
ジされる。次に各デコーダに特定の行のアドレスに対応
するアドレス信号を供給すると、当該性の行７” コー
ダノＭＯＳＴ（＋２１ 、 Ｑ３） −−−（１４）は
すべてＯＦＦであり、ノードａはゝゝＨ″レベルに保持
されるが、残余の２ＩＩｌ−１個の行デコーｐ−ハＭＯ
８Ｔ （１２） 、 （１３） 、 −−０４）の少な
くとも１つはＯＮ状態となり、ノードａの電位は低（Ｌ
″）レベルとなる。従って、選択された行アドレスに対
応するＭ ＯＳ Ｔ （＋５１１はＯＮ状態となるが、
残余のｚｍ −１個の行に対応するＭＯ８Ｔα５１はＯ
ＦＦ状態となる。従って、その後に端子０７（・へ供給
するワード線駆動信号φ をゝ゛Ｌ″Ｌ″レベ ルゝゝＨ″レベルにすると、選択された行のワード線（
２０）のみが Ｈレベルになる。い才、この選択された
ワード線（２０）に接続されたメモリセルに欠陥がある
ことが、ウニ−ハチストで判明したとすると、この選択
されたワード線（２０）に挿入されているヒユーズ（１
９）を切断することによって当該ワード線（２ｏ）を不
活性にする。
第３図は従来の予備の行デコーダの構成を示す回路図で
、（３１）〜（３８）はＭｏ５Ｔ、＋３ｇは電源端子、
（４０ｊは光電制御イ＝−号７入力端子、（４１）はワ
ード線駆動信号φ１入力端子、（４２）はワード線、（
４３）〜（４８）はヒユーズ、（４９）〜（５４）は行
アドレス信号入力端子で、Ａ１．Ａ３．Ａ２．Ａ２．−
−−Ａｍ、Ａｍがそれぞれ供給される。
、（３１）〜（３８）はＭｏ５Ｔ、＋３ｇは電源端子、
（４０ｊは光電制御イ＝−号７入力端子、（４１）はワ
ード線駆動信号φ１入力端子、（４２）はワード線、（
４３）〜（４８）はヒユーズ、（４９）〜（５４）は行
アドレス信号入力端子で、Ａ１．Ａ３．Ａ２．Ａ２．−
−−Ａｍ、Ａｍがそれぞれ供給される。
前述の不良ビットを含み、不活性化したワード線の代り
に置キ換えるために、この予備デコーダを活性化する方
法について説明する。Ｍ ＯＳ Ｔ （３２１〜・１３
ハで構成されるＮＯＲゲートの入力端子（４９）〜（５
４）には上述のように行アドレス信号Ａｌｌ ＡＩ、
Ａ２１ Ａ２゜−−−Ａｍ、ζがそれぞれ供給されるの
で、予備デコーダが活性化されていなければ２ｍ個のＭ
ＯＳ Ｔのうちｍ個のＭ ＯＳ ＴはＯＮ状態にあり
、ノードｂの電位をゝ゛Ｌ″Ｌ″レヘルので、Ｍ ＯＳ
Ｔ （３８ｉは常にＯＦＦ状態にある。したかつて、
予備デコーダのワードｈ （４２）は常に Ｌレベルと
なっている。いま、例えは、Ａ、 ＝ Ａ２＝ −−−
−Ａｍ＝ Ｏのアドレスに不良ヒツトが存在したとす
ると、信号Ａ、、Ａ２゜−−Ａｆ］１かゲートに供給さ
れているＭＯ３Ｔのドレイン側に挿入されているヒユー
ズ（４４）、 （４６）、 −−−（４８）を切断すれ
ば上記信号Ａ１＝Ａ２＝−−−−Ａｍ−’１０″のとき
にこの予備デコーダが選択されることになる。
に置キ換えるために、この予備デコーダを活性化する方
法について説明する。Ｍ ＯＳ Ｔ （３２１〜・１３
ハで構成されるＮＯＲゲートの入力端子（４９）〜（５
４）には上述のように行アドレス信号Ａｌｌ ＡＩ、
Ａ２１ Ａ２゜−−−Ａｍ、ζがそれぞれ供給されるの
で、予備デコーダが活性化されていなければ２ｍ個のＭ
ＯＳ Ｔのうちｍ個のＭ ＯＳ ＴはＯＮ状態にあり
、ノードｂの電位をゝ゛Ｌ″Ｌ″レヘルので、Ｍ ＯＳ
Ｔ （３８ｉは常にＯＦＦ状態にある。したかつて、
予備デコーダのワードｈ （４２）は常に Ｌレベルと
なっている。いま、例えは、Ａ、 ＝ Ａ２＝ −−−
−Ａｍ＝ Ｏのアドレスに不良ヒツトが存在したとす
ると、信号Ａ、、Ａ２゜−−Ａｆ］１かゲートに供給さ
れているＭＯ３Ｔのドレイン側に挿入されているヒユー
ズ（４４）、 （４６）、 −−−（４８）を切断すれ
ば上記信号Ａ１＝Ａ２＝−−−−Ａｍ−’１０″のとき
にこの予備デコーダが選択されることになる。
従来の装置では、上述のように冗長機能を有し、不良ヒ
ツトが生じたときには予備デコーダで予備メモリセルを
選んで、不良ビットの代りをさせることができるように
なっているか、製品として出荷されたものは、その動作
外見上は予備メモリセルを使用しているかどうか、史に
はどの行または列に不良か存在したかを知る手段かなあ
）つた。
ツトが生じたときには予備デコーダで予備メモリセルを
選んで、不良ビットの代りをさせることができるように
なっているか、製品として出荷されたものは、その動作
外見上は予備メモリセルを使用しているかどうか、史に
はどの行または列に不良か存在したかを知る手段かなあ
）つた。
この＠明は以上のような点に錯みてなされたもので、予
備デコーダ回路を必要に応じて短絡する手段を用いるこ
とによって、冗長機能を使用しているか否か、不良ヒツ
トの存在するアドレスを知ることのできるメモリｉｆｆ
を提供するものでるる。
備デコーダ回路を必要に応じて短絡する手段を用いるこ
とによって、冗長機能を使用しているか否か、不良ヒツ
トの存在するアドレスを知ることのできるメモリｉｆｆ
を提供するものでるる。
第４図はこの発明の一実施例における予備の行デコーダ
の構成を示す回路図で、第３図の従来例と同等部分は同
一符号で示す。この実施例では、行デコーダのＮＯＲ回
路に連列にＭＯ８Ｔ（５りか接続され、そのゲートは外
部入力端子（５６）に接続されている。
の構成を示す回路図で、第３図の従来例と同等部分は同
一符号で示す。この実施例では、行デコーダのＮＯＲ回
路に連列にＭＯ８Ｔ（５りか接続され、そのゲートは外
部入力端子（５６）に接続されている。
い捷、外部入力端子（５りの電位をＬレベルに保持して
おくと、ＭＯ８Ｔ （５５）はＯＦＦ状態に保持芒れ、
従来装置と全く同様な動作をする。さて、このメモリ装
置が冗長機能を使用しているか否か、そしてどの行を置
換したかを知りたいときには、外部入力端子（５６）の
電位をＨレベルにしてＭＯ８Ｔ（５５）をＯＮ状態にす
る。このときは前述のようにノードｂの電位はＬＬ／ベ
ルとなり、Ｍ Ｏ５Ｔ（３８）はＯＦＦ状態に保持され
る。この状態で、この予備デコーダが選択された場合を
考えると、他のアドレスはすべて非選択であるので、そ
れらのワード線はＯＦＦ状態にあり、この予備デコーダ
のワード線もＯＦＦ状態にあるので、餓１図に示した、
端子（７）への出力はなく、この端子（７）の電位はそ
の部分の回路構成によってＨまたは Ｌレベルに保たれ
る。
おくと、ＭＯ８Ｔ （５５）はＯＦＦ状態に保持芒れ、
従来装置と全く同様な動作をする。さて、このメモリ装
置が冗長機能を使用しているか否か、そしてどの行を置
換したかを知りたいときには、外部入力端子（５６）の
電位をＨレベルにしてＭＯ８Ｔ（５５）をＯＮ状態にす
る。このときは前述のようにノードｂの電位はＬＬ／ベ
ルとなり、Ｍ Ｏ５Ｔ（３８）はＯＦＦ状態に保持され
る。この状態で、この予備デコーダが選択された場合を
考えると、他のアドレスはすべて非選択であるので、そ
れらのワード線はＯＦＦ状態にあり、この予備デコーダ
のワード線もＯＦＦ状態にあるので、餓１図に示した、
端子（７）への出力はなく、この端子（７）の電位はそ
の部分の回路構成によってＨまたは Ｌレベルに保たれ
る。
ここで、このメモリ装置の記憶内容１およびゝゝ０に対
応する読出し出力をそれぞれ ＨおよびゝゝＬ″レベル
であるとし、前述のすべてのワード線がＯＦＦ状態のと
きに端子（７）の電位がゝゝ１（“レベルになるものと
すると、予備メモリセルを含めてすべてのメモリセルに
０″を書き込んでおいて、外部入力端子（５６）にゝ゛
１（″レベルにした上で、光アドレスについて読み出し
を省う。これによって、予備メモリセル以外のアドレス
では、いずれも端子（７）に Ｌ″出力か得られるが、
予備メモリセルでは予備デコーダが正常に動作しないの
で、端子（７）にゝゝＨ″出力が得られ、これによって
冗長機能をオ（」用しておることと、そのアドレスとを
知ること力・できる。
応する読出し出力をそれぞれ ＨおよびゝゝＬ″レベル
であるとし、前述のすべてのワード線がＯＦＦ状態のと
きに端子（７）の電位がゝゝ１（“レベルになるものと
すると、予備メモリセルを含めてすべてのメモリセルに
０″を書き込んでおいて、外部入力端子（５６）にゝ゛
１（″レベルにした上で、光アドレスについて読み出し
を省う。これによって、予備メモリセル以外のアドレス
では、いずれも端子（７）に Ｌ″出力か得られるが、
予備メモリセルでは予備デコーダが正常に動作しないの
で、端子（７）にゝゝＨ″出力が得られ、これによって
冗長機能をオ（」用しておることと、そのアドレスとを
知ること力・できる。
以上、すべてのワード線がＯＦＦ’セ、態のときに端子
（７）の電位かゝ゛Ｈ″Ｈ″レヘル場合について述べた
が、゛Ｌ″レヘレベなるときにも上述の手法に準じて、
冗長機能を利用しておることと、そのアドレスとを知る
ことができる。
（７）の電位かゝ゛Ｈ″Ｈ″レヘル場合について述べた
が、゛Ｌ″レヘレベなるときにも上述の手法に準じて、
冗長機能を利用しておることと、そのアドレスとを知る
ことができる。
第５図は上述の外部入力端子（５６）へ供給する電圧を
得るための回路例を示す回路図て、ＭＯ８Ｔ（５’７）
〜（６１）を直列に’ｍｆＥｆｃし、！＋４０８Ｔ（
５７）のドレイン端子（６２）に？Ｋ ’ｔｉＬ圧を印
加し、ＭＯ８Ｔ（６１） ノア −７゜を接地するとと
もに途中の点〔図てはＭＯ８Ｔ（６０）のドレイン）
（６３）から得られる分圧された電圧を、第４図の外部
入力端子（５６）へ供給するものである。これによって
、端子（６２）へ接続される外部回路に雑音が重畳して
も、この雑音も分圧されて端子（５６）へ供給されるの
で、雑音による誤動作を防止できる。
得るための回路例を示す回路図て、ＭＯ８Ｔ（５’７）
〜（６１）を直列に’ｍｆＥｆｃし、！＋４０８Ｔ（
５７）のドレイン端子（６２）に？Ｋ ’ｔｉＬ圧を印
加し、ＭＯ８Ｔ（６１） ノア −７゜を接地するとと
もに途中の点〔図てはＭＯ８Ｔ（６０）のドレイン）
（６３）から得られる分圧された電圧を、第４図の外部
入力端子（５６）へ供給するものである。これによって
、端子（６２）へ接続される外部回路に雑音が重畳して
も、この雑音も分圧されて端子（５６）へ供給されるの
で、雑音による誤動作を防止できる。
なお、上記実施例ではｎチャイ・ル１．ｌｌ０８Ｔを用
いたｔ、６合を示したが、ｐチャネルＭＯ８Ｔを１月い
ても電圧の極性を逆にずれは同様に構成することかでき
る。また、この発明はクイナミンクＭＯ８−ＲＡＭ（Ｒ
ａｎｄｏｍ ＡｃｃｅＳｓ ＭｅｍＯｒ７ ）のみなら
ず、スタティック形ＲＡＭにも適用することができる。
いたｔ、６合を示したが、ｐチャネルＭＯ８Ｔを１月い
ても電圧の極性を逆にずれは同様に構成することかでき
る。また、この発明はクイナミンクＭＯ８−ＲＡＭ（Ｒ
ａｎｄｏｍ ＡｃｃｅＳｓ ＭｅｍＯｒ７ ）のみなら
ず、スタティック形ＲＡＭにも適用することができる。
以上詳述したように、この発明になる半導体メモリ装置
では、不良メモリ素子を置き換えるための予備のメモリ
素子とこれに対応する予備のアドレスデコーダとを備え
、この予備のアドレスデコーダを上記不良メモリ素子の
アドレスに相当するアトレース信号か与えられたときに
予備のメモリ素子を選択するようにしたものにおいて、
上記予備のアドレスデコーダを不活性化する手段を設け
たので、上記予備のメモリ素子が使用されているか否か
、また、どのアドレスに使用されているかか判る。とと
もにＭＯ８Ｔ′″′ｃ構成されるＡＮｌ） （またはＮ
０Ｒ）回能からなる予備のアドレスデコーダに並列に接
続され、これを不活性化さ七るＭＯ８Ｔのケートへの制
御電圧を、外部力）ら高電圧信号を受入れ、これを分圧
して得るようにしたので、外部からのイだ号糾にに畳し
て入ってくる雑音の影響を小さくできる。
では、不良メモリ素子を置き換えるための予備のメモリ
素子とこれに対応する予備のアドレスデコーダとを備え
、この予備のアドレスデコーダを上記不良メモリ素子の
アドレスに相当するアトレース信号か与えられたときに
予備のメモリ素子を選択するようにしたものにおいて、
上記予備のアドレスデコーダを不活性化する手段を設け
たので、上記予備のメモリ素子が使用されているか否か
、また、どのアドレスに使用されているかか判る。とと
もにＭＯ８Ｔ′″′ｃ構成されるＡＮｌ） （またはＮ
０Ｒ）回能からなる予備のアドレスデコーダに並列に接
続され、これを不活性化さ七るＭＯ８Ｔのケートへの制
御電圧を、外部力）ら高電圧信号を受入れ、これを分圧
して得るようにしたので、外部からのイだ号糾にに畳し
て入ってくる雑音の影響を小さくできる。
第１図は冗長機能つきメモリ装置の従来例の示すブロッ
ク構成図、第２図は不良ヒツトを不活性化するための操
作を説明するための回路図、第３図は従来の予備のデコ
ータをカーす回路図、第４図はこの発明の一実施例にお
ける予備のデコーダを示す回路図、第５図はこの予備の
デコーダを不活性化するための電圧を得るための回路例
を示す回路図である。 図において、（１）はメモリセル・アレイ、（２＋は行
アドレスデコーダ、（６）は列アドレスデコーダ、（秘
〜（３７）は予備のアドレスデコーダを構成するＭＯ８
Ｔ。 （５５）は予備のアドレスデコーダを不活性化する１こ
めの制御１６号の入力端子、（５７）〜（６１）は分圧
回路を構成するＩＡ ＯＳ ’ｌ’、（６２）は高圧制
御信号供給端子である。 なお、図中同−彷郵は同−一仝たけ和尚部分を示１−。 代理人 葛 野 偏 −（外１名）手続補正書（自
発） 特許庁長官殿 １、事件の表示 持１９ｒ１昭５’７−２３１６
９０号２・発明の名称 半導体メモリ装置３、補正
をする者 事件との関でｇｌ）゛許出’、９ｉｊ人代表者 片 ［
１］ 仁 八 部 ４、代理人 ５、 補正の対象 明細曹の発明の詳細な説明の）肩 ６、 補正の内容 明細用をつぎのとおり訂正する。
ク構成図、第２図は不良ヒツトを不活性化するための操
作を説明するための回路図、第３図は従来の予備のデコ
ータをカーす回路図、第４図はこの発明の一実施例にお
ける予備のデコーダを示す回路図、第５図はこの予備の
デコーダを不活性化するための電圧を得るための回路例
を示す回路図である。 図において、（１）はメモリセル・アレイ、（２＋は行
アドレスデコーダ、（６）は列アドレスデコーダ、（秘
〜（３７）は予備のアドレスデコーダを構成するＭＯ８
Ｔ。 （５５）は予備のアドレスデコーダを不活性化する１こ
めの制御１６号の入力端子、（５７）〜（６１）は分圧
回路を構成するＩＡ ＯＳ ’ｌ’、（６２）は高圧制
御信号供給端子である。 なお、図中同−彷郵は同−一仝たけ和尚部分を示１−。 代理人 葛 野 偏 −（外１名）手続補正書（自
発） 特許庁長官殿 １、事件の表示 持１９ｒ１昭５’７−２３１６
９０号２・発明の名称 半導体メモリ装置３、補正
をする者 事件との関でｇｌ）゛許出’、９ｉｊ人代表者 片 ［
１］ 仁 八 部 ４、代理人 ５、 補正の対象 明細曹の発明の詳細な説明の）肩 ６、 補正の内容 明細用をつぎのとおり訂正する。
Claims (1)
- 【特許請求の範囲】 ＋１＋ 予備のメモリ素子とこの予備のメモリ素子に
対応する予備のアドレスデコーダとを有し、本来のメモ
リ素子に不良が生じたときに、この不良になったメモリ
素子の代りに上記予備のメモリ素子を用い、上記不良に
なったメモリ素子のアドレスを示すアドレス信号か入力
されたときに上記予備のアドレスデコーダが動作して上
記予備のメモリ素子をアクセスするようにしたものにお
いて、上記予備のアドレスデコーダを強制的に不活性化
する手段を備え、上記全メモリ素子に同一の所定情報を
書き込んだ上で、上記予備のアドレスデコーダを不活性
にした状態で全アドレスについて順次読み出し操作を行
うことによって、上記予備のメモリ素子を使用している
ことおよびその使用されているアドレスを知ることがで
きるようにするとともに、上記予備のアドレスデコーダ
を不活性化するための制御信号を高電圧で外部から供＃
８Ｉ−所要電圧値になるように分圧して用いるようにし
たことを特徴とする半導体メモリ装置。 （２） アドレスデコーダが絶縁ゲート形電界効果ト
ランジスタを並列接続してなるＡＮＤ（またはＮ０Ｒ）
回路からなり、このような構成の予備のアドレスデコー
ダに他の絶縁ゲート形電界効果トランジスタを並列に接
続し、上記他の絶縁ゲート形電界効果トランジスタをそ
のゲート信号によって導通させて上記予備のアドレスデ
コーダを不活性化するようにしたことを特徴とする特許
請求の範囲第１項記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231690A JPS59117799A (ja) | 1982-12-24 | 1982-12-24 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231690A JPS59117799A (ja) | 1982-12-24 | 1982-12-24 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117799A true JPS59117799A (ja) | 1984-07-07 |
Family
ID=16927466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57231690A Pending JPS59117799A (ja) | 1982-12-24 | 1982-12-24 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117799A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217497A (ja) * | 1986-02-27 | 1987-09-24 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6379298A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JPH04109499A (ja) * | 1990-08-29 | 1992-04-10 | Nec Ic Microcomput Syst Ltd | 冗長メモリセルアドレスの検出回路 |
-
1982
- 1982-12-24 JP JP57231690A patent/JPS59117799A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217497A (ja) * | 1986-02-27 | 1987-09-24 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6379298A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JPH04109499A (ja) * | 1990-08-29 | 1992-04-10 | Nec Ic Microcomput Syst Ltd | 冗長メモリセルアドレスの検出回路 |
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