JPH09321601A - レベル変換回路 - Google Patents

レベル変換回路

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JPH09321601A
JPH09321601A JP8134667A JP13466796A JPH09321601A JP H09321601 A JPH09321601 A JP H09321601A JP 8134667 A JP8134667 A JP 8134667A JP 13466796 A JP13466796 A JP 13466796A JP H09321601 A JPH09321601 A JP H09321601A
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Abstract

(57)【要約】 【課題】 寄生容量の影響および素子のプロセスバラツ
キによる影響を受けないパルスを得ることのできるレベ
ル変換回路を提供。 【解決手段】 入力端子INにパルスが入力され、この入
力に基づくトランジスタQ5のエミッタのパルスのレベル
が低レベル値になったときに、トランジスタQ11 がR3の
抵抗値とC1の寄生容量値の時定数に基づいて放電される
電圧を強制的に低レベル値にしている。これにより、ト
ランジスタQ5のエミッタからは放電による電圧遅延の影
響を受けないパルスが出力される。このパルスはトラン
ジスタQ1およびQ2からなる差動増幅器に送られる。した
がって、このトランジスタQ1およびQ2のコレクタからは
上記放電による電圧の影響を受けない正確なパルスが出
力される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はレベル変換回路に係
り、とくにたとえば電子スチルカメラ等で用いられてい
るサンプル・ホールド等の回路に駆動パルスを送るのに
好適なレベル変換回路に関する。
【０００２】
【従来の技術】図９は従来のレベル変換回路の一構成例
を示すブロック図である。このレベル変換回路は入力端
子INにパルスを入力して出力端子OUT1、OUT2 に相互に18
0 度位相の異なったパルスを出力する。図９を参照する
と、このレベル変換回路はNTNトランジスタQ1、Q2、抵抗R
1、R2、および定電流源I01 からなる差動増幅器と、 NTN
トランジスタQ3、 ダイオードD1、D2 および定電流源I02
からなるレベルシフト回路と、 NTNトランジスタQ4、 ダ
イオードD3、D4 および定電流源I03 からなるレベルシフ
ト回路と、 NTNトランジスタQ5および抵抗R3からなるエ
ミッタホロア回路とからなる。
【０００３】同図に示すように、トランジスタQ2のベー
スには所定のバイアス電位VREF1 が接続され、トランジ
スタQ1のベースはトランジスタQ5のエミッタおよび抵抗
R3に接続され、トランジスタQ5のベースに接続された入
力端子INにパルスが供給される。エミッタホロア回路は
入力端子INに入力したパルス、この例では図10(a) に示
すパルスをバッファし、エミッタから差動増幅器に図10
(b) に実線で示すパルスを送る。差動増幅器はこのパル
スのレベル変換を行なってトランジスタQ1のコレクタか
らトランジスタQ4のベースに図10(c) に実線で示すパル
スを送り、またトランジスタQ2のコレクタからトランジ
スタQ3のベースに図10(d) に実線で示すパルスを送る。
【０００４】このように、トランジスタQ3のベースに供
給されたパルスはトランジスタQ3のベース・エミッタ電
圧VBE3とダイオードD1、D2 の各々の順方向電圧VD1、VD2
の分だけレベルシフトされ出力端子OUT1から出力され、
また、他方のトランジスタQ4のベースに供給されたパル
スはトランジスタQ4のベース・エミッタ電圧VBE4とダイ
オードD3、D4 の各々の順方向電圧VD3、VD4 の分だけレベ
ルシフトされ出力端子OUT2から出力される。
【０００５】このようなレベル変換回路は、たとえば図
11に示すサンプル・ホールド回路の駆動回路として使用
される。このサンプル・ホールド回路は信号入力端子SI
N にたとえばCCD ( 電荷結合素子）からサンプル・ホー
ルドされるべき画像信号Vsigを受け、これをサンプル・
ホールドして信号出力端子SOUTに出力する。
【０００６】図11を参照すると、このサンプル・ホール
ド回路は図９の出力端子OUT1、OUT2と各々対応して接続
される入力端子IN1、IN2 を有し、ベースが入力端子IN1、
IN2と接続されるNTN トランジスタQ8、Q9 よりなる差動
対が形成されている。トランジスタQ8、Q9 のエミッタは
定電流源I05 を介してアースに接続され、また、そのコ
レクタ間にはベース・エミッタが直列に接続される NTN
トランジスタQ10 が設けられている。
【０００７】この NTNトランジスタQ10 のベースは抵抗
R5を介してトランジスタQ11 のエミッタおよび定電流源
I04 に接続され、トランジスタQ11 のベースに接続され
た信号入力端子SIN にサンプル・ホールドされるべき画
像信号Vsigが供給される。また、 NTNトランジスタQ10
のエミッタはホールド用コンデンサＣを介してアースに
接続され、ホールド用コンデンサＣに蓄積したホールド
電圧を信号出力端子SOUTから出力する。
【０００８】前にも少し触れたように、図９に示す回路
の入力端子INにパルスを印加すると出力端子OUT1、OUT2
からは相互に180 度位相の異なるパルスが出力される。
これらのパルスは図11に示す回路の入力端子IN1、IN2 に
供給される。これによりトランジスタQ8がオフされ、ト
ランジスタQ9がオンされるとコンデンサＣに入力した画
像信号Vsigがサンプリングされて蓄積され、トランジス
タQ8がオンされ、トランジスタQ9がオフされるとコンデ
ンサＣに蓄積された画像信号Vsigの電荷がホールドされ
る。
【０００９】図12は従来のレベル変換回路の他の構成例
を示すブロック図である。なお、この図12において、図
９と同一符号のものはそれと同等なものである。図９と
の相違点を説明する。
【００１０】図12の回路はパルス発生器などの低電源電
圧化に対応するもので、スレッショルドレベルを下げる
ために、図９の NTNトランジスタQ5および抵抗R3からな
るエミッタホロア回路の代わりに、 PNPトランジスタQ6
および抵抗R4からなるエミッタホロア回路を設けたもの
である。またこの回路には、差動対を形成するNPN トラ
ンジスタQ1の飽和を防ぐための、ベースが所定のバイア
ス電位VREF2 に接続される PNPトランジスタQ7が設けら
れている。
【００１１】PNPトランジスタQ6、Q7 のコレクタはアー
スに接続され、トランジスタQ6、Q7の共通エミッタは抵
抗R4を介して電源VCC に接続されている。またトランジ
スタQ6のベースは入力端子INに接続され、この端子INに
パルスが供給される。エミッタホロア回路は入力端子IN
に入力したこの例では図13(a) に示すパルスをバッファ
し、エミッタから差動増幅器に図13(b) に実線で示すパ
ルスを送る。差動増幅器はこのパルスのレベル変換を行
なってトランジスタQ1のコレクタからトランジスタQ4の
ベースに図13(c) に実線で示すパルスを送り、またトラ
ンジスタQ2のコレクタからトランジスタQ3のベースに図
13(d) に実線で示すパルスを送る。これらのパルスもま
た、図９のレベル変換回路と同様に、図11に示すサンプ
ル・ホールド回路に送られる。
【００１２】
【発明が解決しようとする課題】しかしながら、図９の
従来のレベル変換回路では、実際には図９に点線で示す
ように、トランジスタQ5のエミッタ、抵抗R3、トランジ
スタQ1のベースとアース間に寄生容量C1が存在する。こ
のため、トランジスタQ5のエミッタのパルスの立ち下が
りの波形は、寄生容量C1と抵抗R3の時定数により図10
(b) に点線で示すようになる。したがって、トランジス
タQ1のコレクタのパルスの立ち上がりの波形は図10(c)
に点線で示すようになり、また、トランジスタQ2のコレ
クタのパルスの立ち下がりの波形は図10(d) に点線で示
すようになる。詳細には、トランジスタQ1のコレクタの
パルスの立ち上がりの時間が実線の位置から点線の位置
までずれたことになる、つまり立ち上がりの時間が遅延
しそのパルスの幅が変動したことになる。このようなこ
とがトランジスタQ2のコレクタのパルスについてもいえ
る。
【００１３】このように、パルスの立ち上がりまたは立
ち下がりの時間が遅延し、そのパルス幅が変動する、つ
まりこの例ではサンプリング終了時間が遅れその期間が
長くなり、ホールド開始時間が遅れその期間が短くな
る。このように、サンプリング期間およびホールド期間
が変わるということは、とくにこの回路を高速で動作さ
せる場合には問題となる。また、このパルスから細かい
パルスを作るようなシステムでも問題となる。
【００１４】具体的には、図９の回路において、たとえ
ば抵抗R3が 20KΩで、寄生容量C1が0.1pF の場合、その
時定数τ=C1・R3は2ns になる。そして、そのような時定
数を有する図９の回路の入力端子INに、CCD に蓄積した
画像信号を読み出すのと同じたとえば15MHz のサンプル
・ホールドパルス（正極性および負極性のパルス幅がと
もに33ns）を供給すると、その出力端子OUT1からは、正
極性のパルス幅が35nsで、負極性のパルス幅が31nsのパ
ルスが出力され、また、出力端子OUT2からは負極性のパ
ルス幅が35nsで、正極性のパルス幅が31nsのパルスが出
力される。この場合、サンプリング終了時間は2ns 遅れ
その期間は2ns 長くなり、またホールド開始時間は2ns
遅れその期間は2ns 短くなる、このように、サンプリン
グ期間およびホールド期間が変わるということは、さら
に高速で動作するシステムでは顕著となり問題となる。
【００１５】また、プロセス（製造）バラツキにより
C1、R3 は相当量バラつく。このため、それに応じてパル
ス遅延量がバラつく。たとえばR3が±20% バラつく場
合、上記の例では1.6 〜2.4ns バラつくことになり、シ
ステムの性能にバラつきが生じるというデメリットが発
生する。高速動作が要求されるシステムではこの問題は
顕著となる。
【００１６】また、図12の従来のレベル変換回路では、
実際には図12に点線で示すように、トランジスタQ6のエ
ミッタ、抵抗R4、トランジスタQ7のエミッタ、トランジ
スタQ1のベースとアース間に寄生容量C2が存在する。こ
のため、トランジスタQ6のエミッタのパルスの立ち上が
りの波形は、寄生容量C2と抵抗R4の時定数により図13
(b) に点線で示すようになる。したがって、トランジス
タQ1のコレクタのパルスの立ち下がりの波形は図13(c)
に点線で示すようになり、またトランジスタQ2のコレク
タのパルスの立ち上がりの波形は図13(d) に点線で示す
ようになる。
【００１７】詳細にはトランジスタQ1のコレクタのパル
スの波形を参照すると、その立ち上がりの時間が実線の
位置から点線の位置までずれたことになる、つまり立ち
上がりの時刻が遅延し、そのパルスの幅が変動したこと
になる。このようなことがトランジスタQ2のコレクタの
パルスについてもいえる。したがって、図12の回路もま
た図９の回路と同じ問題をかかえている。
【００１８】本発明はこのような従来技術の欠点を解消
し、寄生容量の影響によるパルス幅の変動を低減すると
ともに、素子のプロセスバラツキの影響によるパルス幅
の変動を低減することのできるレベル変換回路を提供す
ることを目的とする。
【００１９】
【課題を解決するための手段】本発明のレベル変換回路
は、上述の課題を解決するために、ベースにパルスが入
力される第１のトランジスタと、ベースに所定のバイア
ス電圧が供給される第２のトランジスタで構成され、ベ
ースに入力したパルスを差動増幅する差動増幅回路と、
エミッタが第１のトランジスタのベースに接続されとと
もに抵抗または定電流源を介してアースに接続され、ベ
ースが入力端子に接続される第３のトランジスタを含む
エミッタホロア回路と、エミッタが第３のトランジスタ
のエミッタと接続され、ベースが入力端子に接続され、
コレクタがアースに接続される第４のトランジスタを含
むパルス幅変動防止回路とを有することを特徴とする。
このレベル変換回路はさらに、エミッタが第３のトラン
ジスタのエミッタと接続され、ベースがバイアス電源に
接続され、コレクタが電源に接続される第５のトランジ
スタを含む飽和防止回路を有することを特徴とする。
【００２０】また本発明の他のレベル変換回路は、上述
の課題を解決するために、ベースにパルスが入力される
第１のトランジスタと、ベースに所定のバイアス電圧が
供給される第２のトランジスタで構成され、ベースに入
力したパルスを差動増幅する差動増幅回路と、エミッタ
が第１のトランジスタのベースに接続されとともに抵抗
または定電流源を介して電源に接続され、ベースが入力
端子に接続される第３のトランジスタを含むエミッタホ
ロア回路と、エミッタが第３のトランジスタのエミッタ
と接続され、ベースが入力端子に接続され、コレクタが
電源に接続される第４のトランジスタを含むパルス幅変
動防止回路を有することを特徴とする。このレベル変換
回路はさらに、エミッタが第３のトランジスタのエミッ
タと接続され、ベースがバイアス電源に接続され、コレ
クタがアースに接続される第５のトランジスタを含む飽
和防止回路を有することを特徴とする。
【００２１】
【発明の実施の形態】次に添付図面を参照して本発明に
よるレベル変換回路の実施例を詳細に説明する。
【００２２】図１には本発明のレベル変換回路の第１の
実施例が示されている。なお、この図１において、図９
と同一符号のものはそれと同等なものである。したがっ
て図９との相違点を説明する。
【００２３】図１の回路は、図９の構成要素にさらに P
NPトランジスタQ11 を追加したものであり、これはトラ
ンジスタQ5のエミッタのパルスが低レベルになったとき
寄生容量C1に蓄積され放電される電圧を強制的に低レベ
ルにするものである。このトランジスタQ11 のエミッタ
はトランジスタQ5のエミッタ、トランジスタQ1のベース
および抵抗R3に接続され、トランジスタQ11 のコレクタ
はアースに接続され、トランジスタQ11 のベースはトラ
ンジスタQ5のベースおよび入力端子INに接続され、この
入力端子INにパルスが供給される。
【００２４】入力端子INにたとえば図2(a)に示すパルス
（図10(a) と同じパルス）を入力すると、トランジスタ
Q5のエミッタからは図2(b)に実線および点線で示す立ち
下がりのパルスが出力される。詳細には、トランジスタ
Q11 がない場合は、前述したように寄生容量C1の影響を
受けトランジスタQ5のエミッタは図10(b) の点線で示す
立ち下がりのパルスを出力するが、トランジスタQ11 が
ある場合は、トランジスタQ5のエミッタのパルスが低レ
ベルになったときトランジスタQ11 が寄生容量C1に蓄積
された電荷を放電し電圧を強制的に低レベルにする。実
際には、立ち下がりの部分においては図2(b)に示すよう
にトランジスタQ11 のベース・エミッタ電圧VBE11 より
上の低レベルの部分では遅延はなくなり、下の部分では
点線で示すようにその放電よる電圧が残る。
【００２５】そして、このようなパルスが差動増幅器に
供給される。差動増幅器は入力したパルスの放電電圧の
部分を使用しないため、そのトランジスタQ1のコレクタ
からは図2(c)に示すようにパルス遅延によるパルス幅の
変動のないパルスが出力される。同様なことが、トラン
ジスタQ2のコレクタから出力されるパルスについてもい
える。なお、NTN トランジスタQ1、Q2、抵抗R1、R2、および
定電流源I01 からなる差動対の代わりに PNPトランジス
タなどからなる差動対でもよい。
【００２６】図３には本発明のレベル変換回路の第２の
実施例が示されている。なお、この図３において、図12
と同一符号のものはそれと同等なものである。したがっ
て図12との相違点を説明する。
【００２７】図３の回路は図12の構成要素にさらに NPN
トランジスタQ12 を追加したものであり、これはトラン
ジスタQ6のエミッタのパルスが高レベルになったとき寄
生容量C2を充電し電圧を強制的に高レベルにするもので
ある。このトランジスタQ12のエミッタはトランジスタQ
6、Q7 のエミッタ、トランジスタQ1のベースおよび抵抗R
4に接続され、トランジスタQ12 のコレクタは電源VCC
に接続され、トランジスタQ12 のベースはトランジスタ
Q6のベースおよび入力端子INに接続され、この入力端子
INにパルスが供給される。
【００２８】入力端子INにたとえば図4(a)に示すパルス
（図13(a) と同じパルス）を入力すると、トランジスタ
Q6のエミッタからは図4(b)に実線および点線で示すパル
スを出力する。詳細には、トランジスタQ12 がない場合
は、前述したように寄生容量C2の影響を受けトランジス
タQ6のエミッタは図13(b) の点線で示す立ち上がりのパ
ルスを出力するが、トランジスタQ12 がある場合は、ト
ランジスタQ6のエミッタのパルスが高レベルになったと
きトランジスタQ12 が寄生容量C2を充電し電圧を強制的
に高レベルにする。実際には立ち下がりの部分において
は図4(b)に示すようにトランジスタQ12 のベース・エミ
ッタ電圧VBE12 より下の高レベルの部分では容量C2によ
る遅延はなくなり、上の部分では点線で示すようにその
放電よる電圧が残る。
【００２９】そして、このようなパルスが差動増幅器に
供給される。差動増幅器は入力したパルスの放電電圧の
部分を使用しないため、そのトランジスタQ1のコレクタ
からは図4(c)に示すようにパルス遅延によるパルス幅の
変動のないパルスが出力される。同様なことがトランジ
スタQ2のコレクタから出力されるパルスについてもいえ
る。なお、図３に示すR4を定電流源にしてもよいし、NT
N トランジスタQ1、Q2、抵抗R1、R2、および定電流源I01 か
らなる差動対の代わりに PNPトランジスタなどからなる
差動対でもよい。
【００３０】図５には本発明のレベル変換回路の第３の
実施例が示されている。なお、この図５において、図３
および図12と同一符号のものはそれと同等なものであ
る。したがって図３および図12との相違点を説明する。
【００３１】図５の回路は、図12のR4を定電流源I06 に
変更するとともに、図12の構成要素に図示のようにトラ
ンジスタQ7のエミッタに抵抗R7を、トランジスタQ12 の
エミッタに抵抗R6を追加したものであり、これはトラン
ジスタQ7、Q12の過電流を防止するものである。なお、こ
の回路において、抵抗R6、R7 のいずれかを追加してもよ
い。
【００３２】図５を参照すると、トランジスタQ6、Q7 の
コレクタはアースに接続され、トランジスタQ7のエミッ
タは抵抗R7を介してトランジスタQ1のベース、トランジ
スタQ6のエミッタ、抵抗R6および定電流源I06 に接続さ
れている。トランジスタQ12のコレクタは電源に接続さ
れ、トランジスタQ12 のエミッタは抵抗R6を介してトラ
ンジスタQ1のベース、トランジスタQ6のエミッタ、抵抗
R7および定電流源I06に接続され、トランジスタQ12 の
ベースはトランジスタQ6のベースおよび入力端子INに接
続され、この入力端子INにパルスが供給される。
【００３３】トランジスタQ12 がない場合に、入力端子
INにたとえば図6(a)に示すパルスが入力され、トランジ
スタQ6のエミッタのパルスが高レベルになったとき寄生
容量は定電流源I06 により充電され図6(b)に点線で示す
直線的な立ち上がりのパルスを出力する。この点線で示
す立ち下がりによる最大遅延量は、たとえばI06= 100μ
A、C3=0.1pF、VCC=5.0V とすると、3.5ns となる。
【００３４】またトランジスタQ12 がある場合は、トラ
ンジスタQ6のエミッタのパルスが高レベルになったとき
寄生容量C3を充電し電圧を強制的に高レベルにするか
ら、図6(b)に実線で示す立ち上がりのパルスを出力す
る。つまり、入力端子INに入力した波形に対し遅延のな
いパルスが出力される。
【００３５】そして、このようなパルスが差動増幅器に
供給される。そのトランジスタQ1のコレクタからは図6
(c)に示すようにパルス遅延によるパルス幅の変動のな
いパルスが出力される。同様なことが、トランジスタQ2
のコレクタから出力されるパルスについてもいえる。
【００３６】図７には本発明のレベル変換回路の第４の
実施例が示されている。なお、この図７において、図９
と同一符号のものはそれと同等なものである。したがっ
て図９との相違点を説明する。
【００３７】図７の回路は、図９の構成要素にさらに N
PNトランジスタQ13 および定電流源I07 からなるエミッ
タホロア回路と、定電流源I06 の飽和を防ぐための、ベ
ースが所定のバイアス電位VREF1 に接続される NPNトラ
ンジスタQ14 と、パルス幅の変動を防止する PNPトラン
ジスタQ15 と、 PNPトランジスタQ15 および NPNトラン
ジスタQ14 の過電流を防止する抵抗R8および抵抗R9とが
追加されている。
【００３８】なお、同図の容量C3は NPNトランジスタQ
13 のエミッタ、定電流源I07 、抵抗R8、R9 、 NPNトラ
ンジスタQ1のベースとアース間の寄生容量である。ま
た、この回路において、抵抗R8、R9 のいずれかを追加し
てもよいし、抵抗R8、R9 のいずれも追加しないでもよ
い。
【００３９】図７を参照すると、トランジスタQ13、Q14
のコレクタは電源VCC に接続され、トランジスタQ14 の
エミッタは抵抗R9を介してトランジスタQ1のベース、ト
ランジスタQ13 のエミッタ、抵抗R8および定電流源I07
に接続されている。トランジスタQ15 のコレクタはアー
スに接続され、トランジスタQ15 のエミッタは抵抗R8を
介してトランジスタQ1のベース、トランジスタQ13 のエ
ミッタ、抵抗R9および定電流源I07 に接続され、トラン
ジスタQ15 のベースはトランジスタQ13 のベースおよび
入力端子INに接続され、この入力端子INにパルスが供給
される。
【００４０】トランジスタQ15 がない場合に、入力端子
INにたとえば図8(a)に示すパルスを入力すると、寄生容
量C3に蓄積された電荷は定電流源I07 により放電され図
8(b)に点線で示す直線的な立ち下がりのパルスが出力さ
れる。この点線で示す立ち下がりによる最大遅延量は、
たとえばI06= 100μA、C3=0.1pF、VCC=5.0V とすると、3.
5ns となる。
【００４１】また、トランジスタQ15 がある場合は、ト
ランジスタQ13 のエミッタのパルスが低レベルになった
ときには寄生容量C3に蓄積された電荷をトランジスタQ
15 により強制的に低レベルにするから、図8(b)に実線
で示す立ち下がりのパルスが出力される。つまり、入力
端子INに入力した波形に対し遅延のないパルスが出力さ
れる。
【００４２】そして、このようなパルスが差動増幅器に
供給される。そのトランジスタQ1のコレクタからは図8
(c)に示すようにパルス遅延によるパルス幅の変動のな
いパルスが出力される。同様なことが、トランジスタQ2
のコレクタから出力されるパルスについてもいえる。
【００４３】以上説明したように、本実施例には、トラ
ンジスタなどからなるパルス幅の変動を防止する回路が
設けられている。したがって、このようなパルス幅変動
防止回路を付加すれば寄生容量の影響を受けない、素子
のプロセスバラツキの影響を受けないレベル変換回路を
形成することができる。
【００４４】
【発明の効果】本発明のレベル変換回路によれば、パル
ス幅変動防止回路が第３のトランジスタのエミッタのパ
ルスレベルが低レベル値になったときに抵抗値と寄生容
量値の時定数に基づいて放電される電圧、または定電流
源電流値と寄生容量値とで決まる放電特性に基づいて放
電される電圧を強制的に低レベルにしている。
【００４５】また本発明のレベル変換回路によれば、パ
ルス幅変動防止回路が第３のトランジスタのエミッタの
パルスレベルが高レベル値になったときに抵抗値と寄生
容量値の時定数に基づいて充電される電圧、または定電
流源電流値と寄生容量値とで決まる充電特性に基づいて
充電される電圧を強制的に高レベルにしている。
【００４６】したがって、このようなパルス幅変動防止
回路を用いれば寄生容量の影響を受けない、素子のプロ
セスバラツキの影響を受けない、つまりパルス幅変動の
ないパルスを効果的に得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るレベル変換回路の
回路図である。
【図２】図１に示すレベル変換回路の動作説明図であ
る。
【図３】本発明の第２の実施例に係るレベル変換回路の
回路図である。
【図４】図３に示すレベル変換回路の動作説明図であ
る。
【図５】本発明の第３の実施例に係るレベル変換回路の
回路図である。
【図６】図５に示すレベル変換回路の動作説明図であ
る。
【図７】本発明の第４の実施例に係るレベル変換回路の
回路図である。
【図８】図７に示すレベル変換回路の動作説明図であ
る。
【図９】従来のレベル変換回路の回路図である。
【図１０】図９に示すレベル変換回路の動作説明図であ
る。
【図１１】従来のサンプル・ホールド回路の回路図であ
る。
【図１２】従来の他のレベル変換回路の回路図である。
【図１３】図12に示すレベル変換回路の動作説明図であ
る。
【符号の説明】
D1、D2、D3、D4 ダイオード IN 入力端子 I01、I02、I03、I04、I05、I06、I07 定電流源 OUT1、OUT2 出力端子 Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8、Q9、Q10、Q11、Q12、Q13、Q14、Q15
トランジスタ R1、R2、R3、R4、R5、R6、R7、R8、R9 抵抗

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ベースにパルスが入力される第１のトラ
    ンジスタと、ベースに所定のバイアス電圧が供給される
    第２のトランジスタで構成され、前記ベースに入力した
    パルスを差動増幅する差動増幅回路と、 エミッタが前記第１のトランジスタのベースに接続され
    とともに抵抗または定電流源を介してアースに接続さ
    れ、ベースが入力端子に接続される第３のトランジスタ
    を含むエミッタホロア回路と、 エミッタが前記第３のトランジスタのエミッタと接続さ
    れ、ベースが入力端子に接続され、コレクタがアースに
    接続される第４のトランジスタを含むパルス幅変動防止
    回路とを有することを特徴とするレベル変換回路。
  2. 【請求項２】 請求項１に記載のレベル変換回路におい
    て、該レベル変換回路はさらに、エミッタが前記第３の
    トランジスタのエミッタと接続され、ベースがバイアス
    電源に接続され、コレクタが電源に接続される第５のト
    ランジスタを含む飽和防止回路を有することを特徴とす
    るレベル変換回路。
  3. 【請求項３】 ベースにパルスが入力される第１のトラ
    ンジスタと、ベースに所定のバイアス電圧が供給される
    第２のトランジスタで構成され、前記ベースに入力した
    パルスを差動増幅する差動増幅回路と、 エミッタが前記第１のトランジスタのベースに接続され
    とともに抵抗または定電流源を介して電源に接続され、
    ベースが入力端子に接続される第３のトランジスタを含
    むエミッタホロア回路と、 エミッタが前記第３のトランジスタのエミッタと接続さ
    れ、ベースが入力端子に接続され、コレクタが電源に接
    続される第４のトランジスタを含むパルス幅変動防止回
    路を有することを特徴とするレベル変換回路。
  4. 【請求項４】 請求項３に記載のレベル変換回路におい
    て、該レベル変換回路はさらに、エミッタが前記第３の
    トランジスタのエミッタと接続され、ベースがバイアス
    電源に接続され、コレクタがアースに接続される第５の
    トランジスタを含む飽和防止回路を有することを特徴と
    するレベル変換回路。
  5. 【請求項５】 請求項２または請求項４に記載のレベル
    変換回路において、該レベル変換回路はさらに、前記第
    ３のトランジスタのエミッタと前記第４のトランジスタ
    のエミッタとの間に第１の抵抗を設けたことを特徴とす
    るレベル変換回路。
  6. 【請求項６】 請求項２または請求項４に記載のレベル
    変換回路において、該レベル変換回路はさらに、前記第
    ３のトランジスタのエミッタと前記第５のトランジスタ
    のエミッタとの間に第２の抵抗を設けたことを特徴とす
    るレベル変換回路。
  7. 【請求項７】 請求項２または請求項４に記載のレベル
    変換回路において、該レベル変換回路はさらに、前記第
    ３のトランジスタのエミッタと前記第４のトランジスタ
    のエミッタとの間に第１の抵抗を設け、前記第３のトラ
    ンジスタのエミッタと前記第５のトランジスタのエミッ
    タとの間に第２の抵抗を設けたことを特徴とするレベル
    変換回路。
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JPS61234122A (ja) * 1985-04-10 1986-10-18 Hitachi Ltd 高速論理回路
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