JPH09321746A - クロック断検出回路 - Google Patents
クロック断検出回路Info
- Publication number
- JPH09321746A JPH09321746A JP8138174A JP13817496A JPH09321746A JP H09321746 A JPH09321746 A JP H09321746A JP 8138174 A JP8138174 A JP 8138174A JP 13817496 A JP13817496 A JP 13817496A JP H09321746 A JPH09321746 A JP H09321746A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- reference voltage
- comparator
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Dc Digital Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 クロックが「Ｈ」レベル、「Ｌ」レベルのい
ずれかに固定されることにより生じたクロック断を同時
に検出する。 【解決手段】 積分回路４でクロックの積分値を求め
る。そして、この積分値と第１の基準電圧とをコンパレ
ータ８１で比較し、同様にこの積分値と第２の基準電圧
とをコンパレータ８２で比較し、両コンパレータの出力
をＡＮＤ回路１０を介して出力する。
ずれかに固定されることにより生じたクロック断を同時
に検出する。 【解決手段】 積分回路４でクロックの積分値を求め
る。そして、この積分値と第１の基準電圧とをコンパレ
ータ８１で比較し、同様にこの積分値と第２の基準電圧
とをコンパレータ８２で比較し、両コンパレータの出力
をＡＮＤ回路１０を介して出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、クロックの断を検
出する回路に関するものである。
出する回路に関するものである。
【０００２】
【従来の技術】従来、ＰＬＬ（Phase Locked Loop:クロ
ック逓倍回路）による自走パルスでクロック断を監視し
たり、クロックの積分値と基準電圧との比較を利用して
クロック断を検出する回路があった。
ック逓倍回路）による自走パルスでクロック断を監視し
たり、クロックの積分値と基準電圧との比較を利用して
クロック断を検出する回路があった。
【０００３】従来例（例えば、特開平５−１６０８２３
号公報等）について図を用いて説明する。図３はクロッ
クの積分値と基準電圧との比較を利用した従来のクロッ
ク断検出回路である。同図において１はクロック入力端
子、２、３はインバータ、４は抵抗５とコンデンサ６と
から構成された積分回路、７は基準電圧ＶB（０＜ＶB＜
２．５）の電圧を出力する基準電圧発生回路、８は積分
回路４の出力と基準電圧ＶB との比較を行って基準電圧
ＶB の方が大きいと「Ｌ」レベル（０Ｖ）を出力し、基
準電圧ＶB の方が小さいと「Ｈ」レベル（５Ｖ）を出力
するコンパレータ、９はコンパレータ８の出力を外部に
出力するためのクロック断検出信号出力端子である。
号公報等）について図を用いて説明する。図３はクロッ
クの積分値と基準電圧との比較を利用した従来のクロッ
ク断検出回路である。同図において１はクロック入力端
子、２、３はインバータ、４は抵抗５とコンデンサ６と
から構成された積分回路、７は基準電圧ＶB（０＜ＶB＜
２．５）の電圧を出力する基準電圧発生回路、８は積分
回路４の出力と基準電圧ＶB との比較を行って基準電圧
ＶB の方が大きいと「Ｌ」レベル（０Ｖ）を出力し、基
準電圧ＶB の方が小さいと「Ｈ」レベル（５Ｖ）を出力
するコンパレータ、９はコンパレータ８の出力を外部に
出力するためのクロック断検出信号出力端子である。
【０００４】以上の構成による図３の動作について図を
用いて説明する。図４は図３の動作を示すタイムチャー
トと波形図である。（ａ）、（ｂ）、（ｃ）はクロック
が正常な場合、（ａ’）、（ｂ’）、（ｃ’）はクロッ
クが０Ｖに固定されてクロック断が生じた場合を示す。
なお、クロックの振幅は５Ｖとする。
用いて説明する。図４は図３の動作を示すタイムチャー
トと波形図である。（ａ）、（ｂ）、（ｃ）はクロック
が正常な場合、（ａ’）、（ｂ’）、（ｃ’）はクロッ
クが０Ｖに固定されてクロック断が生じた場合を示す。
なお、クロックの振幅は５Ｖとする。
【０００５】まず、正常時においては、クロック入力端
子１から供給されたクロックは（ａ）、インバータ２、
３を介して積分回路４に供給される。この供給されたク
ロックは、抵抗５、コンデンサ６によって積分されて時
間の経過と共に０Ｖから徐々に増加していく（ｂ）。そ
して、ＶB （Ｖ）になるとコンパレータ８の出力は０Ｖ
から５Ｖに変化してクロック断検出信号出力端子９から
出力される（ｃ）。その後、（ｂ）の波形は（ａ）の波
形を積分しているためほぼ２．５Ｖに収束する。
子１から供給されたクロックは（ａ）、インバータ２、
３を介して積分回路４に供給される。この供給されたク
ロックは、抵抗５、コンデンサ６によって積分されて時
間の経過と共に０Ｖから徐々に増加していく（ｂ）。そ
して、ＶB （Ｖ）になるとコンパレータ８の出力は０Ｖ
から５Ｖに変化してクロック断検出信号出力端子９から
出力される（ｃ）。その後、（ｂ）の波形は（ａ）の波
形を積分しているためほぼ２．５Ｖに収束する。
【０００６】次に、クロック入力端子１の入力が０Ｖに
固定されてクロック断が生じると（（ａ’）、積分回路
４の積分値は２．５Ｖから徐々に減少して行く
（ｂ’）。そして、ＶB （Ｖ）になるとコンパレータ８
の出力は５Ｖから０Ｖに変化する（ｃ’）。その後、
（ｂ’）の波形は０Ｖに収束する。
固定されてクロック断が生じると（（ａ’）、積分回路
４の積分値は２．５Ｖから徐々に減少して行く
（ｂ’）。そして、ＶB （Ｖ）になるとコンパレータ８
の出力は５Ｖから０Ｖに変化する（ｃ’）。その後、
（ｂ’）の波形は０Ｖに収束する。
【０００７】このように、クロック断検出信号出力端子
９の出力が５Ｖであればクロックは正常であり、０Ｖに
なるとクロック断が発生したことがわかる。よって、ク
ロック断検出信号出力端子９の出力を監視することによ
ってクロック断を検出することができる。なお、基準電
圧ＶBを２．５＜ＶB＜５と設定することによってクロッ
クが５Ｖに固定された場合のクロック断を検出すること
もできるが、この場合は上記とは逆にクロック断検出信
号出力端子９の出力が０Ｖであればクロックは正常であ
り、５Ｖになるとクロック断が発生したことになる。
９の出力が５Ｖであればクロックは正常であり、０Ｖに
なるとクロック断が発生したことがわかる。よって、ク
ロック断検出信号出力端子９の出力を監視することによ
ってクロック断を検出することができる。なお、基準電
圧ＶBを２．５＜ＶB＜５と設定することによってクロッ
クが５Ｖに固定された場合のクロック断を検出すること
もできるが、この場合は上記とは逆にクロック断検出信
号出力端子９の出力が０Ｖであればクロックは正常であ
り、５Ｖになるとクロック断が発生したことになる。
【０００８】
【発明が解決しようとする課題】以上のように従来は、
クロックが０Ｖ（「Ｌ」レベル）に固定された場合、ま
たは、５Ｖ（「Ｈ」レベル）に固定された場合のいずれ
か一方のみのクロック断を検出していた。しかし、実際
にはどちらのクロック断が発生するかを予め知ることは
できない。そのため、同時に両レベルのクロック断を検
出しなければならないが、上記のように従来は不可能で
あった。本発明はこのような課題を解決するためのもの
であり、「Ｈ」レベル、「Ｌ」レベルのいずれのクロッ
ク断も同時に検出できるクロック断検出回路を提供する
ことを目的としている。
クロックが０Ｖ（「Ｌ」レベル）に固定された場合、ま
たは、５Ｖ（「Ｈ」レベル）に固定された場合のいずれ
か一方のみのクロック断を検出していた。しかし、実際
にはどちらのクロック断が発生するかを予め知ることは
できない。そのため、同時に両レベルのクロック断を検
出しなければならないが、上記のように従来は不可能で
あった。本発明はこのような課題を解決するためのもの
であり、「Ｈ」レベル、「Ｌ」レベルのいずれのクロッ
ク断も同時に検出できるクロック断検出回路を提供する
ことを目的としている。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、本発明によるクロック断検出回路は、供給さ
れたクロックを積分する積分回路と、積分されたクロッ
クを正の入力とし、かつ、所定の第１の基準電圧を負の
入力として両者を比較し、第１の基準電圧の方が小さい
と所定レベルの電圧を出力する第１のコンパレータと、
積分されたクロックを負の入力とし、かつ、所定の第２
の基準電圧を正の入力として両者を比較し、第２の基準
電圧の方が大きいと前記所定レベルの電圧を出力する第
２のコンパレータと、第１のコンパレータの出力と第２
のコンパレータの出力との論理積をとるＡＮＤ回路とを
備えている。このように構成することにより、クロック
の出力が「Ｈ」レベル、または、「Ｌ」レベルのいずれ
に固定されてもクロック断を検出することができる。
るために、本発明によるクロック断検出回路は、供給さ
れたクロックを積分する積分回路と、積分されたクロッ
クを正の入力とし、かつ、所定の第１の基準電圧を負の
入力として両者を比較し、第１の基準電圧の方が小さい
と所定レベルの電圧を出力する第１のコンパレータと、
積分されたクロックを負の入力とし、かつ、所定の第２
の基準電圧を正の入力として両者を比較し、第２の基準
電圧の方が大きいと前記所定レベルの電圧を出力する第
２のコンパレータと、第１のコンパレータの出力と第２
のコンパレータの出力との論理積をとるＡＮＤ回路とを
備えている。このように構成することにより、クロック
の出力が「Ｈ」レベル、または、「Ｌ」レベルのいずれ
に固定されてもクロック断を検出することができる。
【００１０】
【発明の実施の形態】次に、本発明の詳細について図面
を参照して説明する。図１は本発明の一つの実施の形態
を示したブロック図である。同図において１はクロック
入力端子、４は抵抗５とコンデンサ６とから構成された
積分回路、７１は１Ｖの基準電圧（第１の基準電圧）を
発生する基準電圧発生回路、７２は４Ｖの基準電圧（第
２の基準電圧）を発生する基準電圧発生回路、８１は積
分回路４の出力を正端子に入力し、基準電圧１Ｖを負端
子に入力し、両電圧を比較して基準電圧の方が大きいと
「Ｌ」レベル（０Ｖ）を出力し、基準電圧の方が小さい
と「Ｈ」レベル（５Ｖ）を出力するコンパレータ（第１
のコンパレータ）、８２は積分回路４の出力を負端子に
入力し、基準電圧４Ｖを正端子に入力し、両電圧を比較
して基準電圧の方が小さいと「Ｌ」レベル（０Ｖ）を出
力し、基準電圧の方が大きいと「Ｈ」レベル（５Ｖ）を
出力するコンパレータ（第２のコンパレータ）である。
１０はコンパレータ８１、８２の出力の論理積をとるＡ
ＮＤ回路であり、結果はクロック断検出信号出力端子９
から出力される。なお、基準電圧は任意に設定すること
ができる。
を参照して説明する。図１は本発明の一つの実施の形態
を示したブロック図である。同図において１はクロック
入力端子、４は抵抗５とコンデンサ６とから構成された
積分回路、７１は１Ｖの基準電圧（第１の基準電圧）を
発生する基準電圧発生回路、７２は４Ｖの基準電圧（第
２の基準電圧）を発生する基準電圧発生回路、８１は積
分回路４の出力を正端子に入力し、基準電圧１Ｖを負端
子に入力し、両電圧を比較して基準電圧の方が大きいと
「Ｌ」レベル（０Ｖ）を出力し、基準電圧の方が小さい
と「Ｈ」レベル（５Ｖ）を出力するコンパレータ（第１
のコンパレータ）、８２は積分回路４の出力を負端子に
入力し、基準電圧４Ｖを正端子に入力し、両電圧を比較
して基準電圧の方が小さいと「Ｌ」レベル（０Ｖ）を出
力し、基準電圧の方が大きいと「Ｈ」レベル（５Ｖ）を
出力するコンパレータ（第２のコンパレータ）である。
１０はコンパレータ８１、８２の出力の論理積をとるＡ
ＮＤ回路であり、結果はクロック断検出信号出力端子９
から出力される。なお、基準電圧は任意に設定すること
ができる。
【００１１】以上の構成による本発明の動作について図
を用いて詳細に説明する。図２は図１の動作を示すタイ
ムチャートと波形図である。（ａ）、（ｂ）、（ｃ）は
クロックが正常な場合、（ａ’）、（ｂ’）、（ｃ’）
はクロックが０Ｖに固定されてクロック断が生じた場
合、（ａ”）、（ｂ”）、（ｃ”）はクロックが５Ｖに
固定されてクロック断が生じた場合を示す。
を用いて詳細に説明する。図２は図１の動作を示すタイ
ムチャートと波形図である。（ａ）、（ｂ）、（ｃ）は
クロックが正常な場合、（ａ’）、（ｂ’）、（ｃ’）
はクロックが０Ｖに固定されてクロック断が生じた場
合、（ａ”）、（ｂ”）、（ｃ”）はクロックが５Ｖに
固定されてクロック断が生じた場合を示す。
【００１２】まず、正常時においては、クロック入力端
子１から供給されたクロックは（ａ）、積分回路４に供
給され、時間の経過と共に抵抗５、コンデンサ６によっ
て積分されて０Ｖから徐々に増加し、２．５Ｖに収束す
る（ｂ）。さて、この積分された値はコンパレータ８
１、８２に供給されて基準電圧１Ｖ、４Ｖと比較される
が、最初は両基準電圧より小さいのでコンパレータ８１
の出力は０Ｖ、コンパレータ８２の出力は５Ｖである。
したがって、ＡＮＤ回路１０の出力は０Ｖである。その
後、積分値が増加して１Ｖを越えるとコンパレータ８
１、８２の出力は５Ｖとなり、ＡＮＤ回路１０の出力は
５Ｖとなる。これらＡＮＤ回路１０の出力はクロック断
検出信号出力端子９から出力される（ｃ）。
子１から供給されたクロックは（ａ）、積分回路４に供
給され、時間の経過と共に抵抗５、コンデンサ６によっ
て積分されて０Ｖから徐々に増加し、２．５Ｖに収束す
る（ｂ）。さて、この積分された値はコンパレータ８
１、８２に供給されて基準電圧１Ｖ、４Ｖと比較される
が、最初は両基準電圧より小さいのでコンパレータ８１
の出力は０Ｖ、コンパレータ８２の出力は５Ｖである。
したがって、ＡＮＤ回路１０の出力は０Ｖである。その
後、積分値が増加して１Ｖを越えるとコンパレータ８
１、８２の出力は５Ｖとなり、ＡＮＤ回路１０の出力は
５Ｖとなる。これらＡＮＤ回路１０の出力はクロック断
検出信号出力端子９から出力される（ｃ）。
【００１３】次に、クロック入力端子１に供給されるク
ロックが０Ｖに固定されてクロック断が生じると
（ａ’）、積分回路４の積分値は２．５Ｖから徐々に減
少し、０Ｖに収束する（ｂ’）。そして、積分値が１Ｖ
になるとコンパレータ８１の出力は０Ｖになり、コンパ
レータ８２の出力は５Ｖのままである。したがって、Ａ
ＮＤ回路１０の出力は０Ｖとなり、クロック断検出信号
出力端子９から出力される（ｃ’）。
ロックが０Ｖに固定されてクロック断が生じると
（ａ’）、積分回路４の積分値は２．５Ｖから徐々に減
少し、０Ｖに収束する（ｂ’）。そして、積分値が１Ｖ
になるとコンパレータ８１の出力は０Ｖになり、コンパ
レータ８２の出力は５Ｖのままである。したがって、Ａ
ＮＤ回路１０の出力は０Ｖとなり、クロック断検出信号
出力端子９から出力される（ｃ’）。
【００１４】また、クロック入力端子１の入力が５Ｖに
固定されてクロック断が生じると（ａ”）、積分回路４
の積分値は２．５Ｖから徐々に増加して行く（ｂ”）。
そして、４Ｖになるとコンパレータ８２の出力は０Ｖに
なり、コンパレータ８１の出力は５Ｖのままである。し
たがって、ＡＮＤ回路１０の出力は０Ｖとなり、クロッ
ク断検出信号出力端子９から出力される（ｃ”）。
固定されてクロック断が生じると（ａ”）、積分回路４
の積分値は２．５Ｖから徐々に増加して行く（ｂ”）。
そして、４Ｖになるとコンパレータ８２の出力は０Ｖに
なり、コンパレータ８１の出力は５Ｖのままである。し
たがって、ＡＮＤ回路１０の出力は０Ｖとなり、クロッ
ク断検出信号出力端子９から出力される（ｃ”）。
【００１５】このように、クロック断検出信号出力端子
９の出力が５Ｖであればクロックは正常であり、０Ｖに
なるとクロック断が発生したことを知ることができる。
したがって、クロック断検出信号出力端子９の出力を監
視することによってクロック断を検出できる。なお、積
分回路４を構成する抵抗５、コンデンサ６のそれぞれの
値を変えることによって積分回路４の時定数を調整する
ことができる。その結果、ＰＬＬの自走時間より長くな
るようにクロック断検出マスク時間を所望の長さに調整
することができる。
９の出力が５Ｖであればクロックは正常であり、０Ｖに
なるとクロック断が発生したことを知ることができる。
したがって、クロック断検出信号出力端子９の出力を監
視することによってクロック断を検出できる。なお、積
分回路４を構成する抵抗５、コンデンサ６のそれぞれの
値を変えることによって積分回路４の時定数を調整する
ことができる。その結果、ＰＬＬの自走時間より長くな
るようにクロック断検出マスク時間を所望の長さに調整
することができる。
【００１６】
【発明の効果】以上説明したように、本発明は、コンパ
レータを並列に接続し、基準電圧を２つ設定することに
よりクロックの積分値が所定の電圧値の範囲にあるかど
うかを検出することができる。そのため、クロックが
「Ｈ」レベル、「Ｌ」レベルのいずれかに固定されても
クロック断を同時に検出することができる。
レータを並列に接続し、基準電圧を２つ設定することに
よりクロックの積分値が所定の電圧値の範囲にあるかど
うかを検出することができる。そのため、クロックが
「Ｈ」レベル、「Ｌ」レベルのいずれかに固定されても
クロック断を同時に検出することができる。
【図１】 本発明のクロック断検出回路の一つの実施の
形態を示すブロック図である。
形態を示すブロック図である。
【図２】 図１の動作を示すタイムチャートと波形図で
ある。
ある。
【図３】 従来のクロック断検出回路を示すブロック図
である。
である。
【図４】 図３の動作を示すタイムチャートと波形図で
ある。
ある。
１…クロック入力端子、２、３…インバータ、４…積分
回路、５…抵抗、６…コンデンサ、７、７１、７２…基
準電圧発生回路、８、８１、８２…コンパレータ、９…
クロック断検出信号出力端子、１０…ＡＮＤ回路、ＶB
…基準電圧。
回路、５…抵抗、６…コンデンサ、７、７１、７２…基
準電圧発生回路、８、８１、８２…コンパレータ、９…
クロック断検出信号出力端子、１０…ＡＮＤ回路、ＶB
…基準電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 教之 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内
Claims (2)
- 【請求項１】 供給されたクロックを積分する積分回路
と、 積分されたクロックを正の入力とし、かつ、所定の第１
の基準電圧を負の入力として両者を比較し、第１の基準
電圧の方が小さいと所定レベルの電圧を出力する第１の
コンパレータと、 積分されたクロックを負の入力とし、かつ、所定の第２
の基準電圧を正の入力として両者を比較し、第２の基準
電圧の方が大きいと前記所定レベルの電圧を出力する第
２のコンパレータと、 第１のコンパレータの出力と第２のコンパレータの出力
との論理積をとるＡＮＤ回路とを備えていることを特徴
とするクロック断検出回路。 - 【請求項２】 請求項１において、 第１の基準電圧を第２の基準電圧より小さく設定するこ
とを特徴とするクロック断検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13817496A JP3439298B2 (ja) | 1996-05-31 | 1996-05-31 | クロック断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13817496A JP3439298B2 (ja) | 1996-05-31 | 1996-05-31 | クロック断検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321746A true JPH09321746A (ja) | 1997-12-12 |
| JP3439298B2 JP3439298B2 (ja) | 2003-08-25 |
Family
ID=15215780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13817496A Expired - Lifetime JP3439298B2 (ja) | 1996-05-31 | 1996-05-31 | クロック断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3439298B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005341997A (ja) * | 2004-05-31 | 2005-12-15 | Samii Kk | 遊技機 |
-
1996
- 1996-05-31 JP JP13817496A patent/JP3439298B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005341997A (ja) * | 2004-05-31 | 2005-12-15 | Samii Kk | 遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3439298B2 (ja) | 2003-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5810018B2 (ja) | デイジタル位相比較器 | |
| JPH09321746A (ja) | クロック断検出回路 | |
| JP2002141956A (ja) | 識別レベル自動制御回路及び制御方法、識別位相自動制御回路及び制御方法、並びに光受信器 | |
| CN114915283A (zh) | Por电路 | |
| US5517066A (en) | Constant voltage drive type driver circuit | |
| JP3132611B2 (ja) | トリガ回路 | |
| US6670832B1 (en) | Glitch detect filter | |
| JP4047518B2 (ja) | 入力回路 | |
| JP3164697B2 (ja) | Ａ／ｄコンバータ | |
| JPH0224412B2 (ja) | ||
| JP2677039B2 (ja) | 位相同期発振器 | |
| JPH04249774A (ja) | 信号検出回路 | |
| JP2002141874A (ja) | 信号断検出装置 | |
| JPH05153102A (ja) | クロツク断検出回路 | |
| JPH01148066A (ja) | スイッチングレギュレータコントロールｉｃ | |
| JPH0193206A (ja) | パルスカウント型検波装置 | |
| CN115549653A (zh) | 脉冲信号捕捉电路与方法 | |
| SU1360522A1 (ru) | Устройство дл защиты мостового преобразовател | |
| CN115754443A (zh) | 一种欠过压检测电路 | |
| JPS62163413A (ja) | 高周波変換回路 | |
| JPH0563526A (ja) | コンパレータ | |
| JPH05243987A (ja) | 位相比較器 | |
| JPH034645A (ja) | キャリア・ディテクション回路 | |
| JPS63261172A (ja) | 周波数検出回路 | |
| JPH0353672A (ja) | 信号判別器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080613 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090613 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100613 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100613 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130613 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |