JPH0224412B2 - - Google Patents
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- Publication number
- JPH0224412B2 JPH0224412B2 JP57225825A JP22582582A JPH0224412B2 JP H0224412 B2 JPH0224412 B2 JP H0224412B2 JP 57225825 A JP57225825 A JP 57225825A JP 22582582 A JP22582582 A JP 22582582A JP H0224412 B2 JPH0224412 B2 JP H0224412B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- flip
- voltage
- circuit
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
- H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
Landscapes
- Manipulation Of Pulses (AREA)
Description
(1) 発明の技術分野
本発明はある電圧が基準電圧に対して所定の範
囲内にあるか否かを判別することが可能な比較回
路に関するものである。 (2) 従来技術と問題点 入力電圧が基準電圧に対して大か小かを判定す
るにはフリツプフロツプを使用することで可能で
あるが、入力電圧が基準電圧に対して所定の範囲
内にあるか、またはその範囲からどちらの方向へ
ずれているかを判定するのはフリツプフロツプで
は不可能である。従来、この様な場合、２つのコ
ンパレータを用いたウインドコンパレータが使用
されるが、基準電圧が２種類必要であることや、
回路が複雑であることから、集積回路には適して
いない。 (3) 発明の目的 本発明はある電圧が基準電圧に対して所定の範
囲内にあるか否かを判別する比較回路を簡単な回
路で実現することを目的とするものである。 (4) 発明の構成 この目的は本発明によれば第１および第２の端
子を有し、前記第１の端子に印加される電圧が前
記第２の端子に印加される電圧に対して所定の
ΔV1以上大となると反転する第１のフリツプフロ
ツプ回路と、第３および第４の端子を有し、前記
第３の端子に印加される電圧が前記第４の端子に
印加される電圧に対してΔV2以上大となると反転
する第２のフリツプフロツプ回路と前記第１およ
び第４の端子を比較すべき電圧源にそれぞれ接続
する第１、第２のスイツチ回路と前記第２および
第３の端子を基準電圧源にそれぞれ接続する第
３、第４のスイツチ回路とを備え前記第１および
第４の端子または前記第２および第３の端子から
比較結果を出力するようにしたことを特徴とする
比較回路を提供することによつて達成される。 (5) 発明の実施例 以下本発明の実施例を図面を参照しつつ詳細に
説明する。 第１図は本発明の一実施例であり、第２図Ａ〜
Ｄはその動作説明図である。 尚、第１図においてトランジスタT1，T2，
T5，T6はクロツク信号0によつて制御され、ノ
ードQ1，1，Q2，2をそれぞれ電圧Vc、基準
電圧VRにプリチヤージした後入力側と基準電圧
側をそれぞれ比較回路から切離するためのもので
ある。トランジスタT3およびT4は第１のフリツ
プフロツプを構成するトランジスタ、またT7，
T8は第２のフリツプフロツプを構成するトラン
ジスタである。これらのトランジスタにおいて
T3，T4およびT7，T8のトランジスタについては
しきい値Vthに数百ミリボルトの差（ΔVth）をつ
ける。すなわちトランジスタT4，T7のしきい値
VthをトランジスタT3，T8のしきい値Vthよりも
数百ミリボルト高く設定する。かかる構成とした
ときに電圧Vcが基準電圧VRに対して数百ミリボ
ルト以内にあるときは第１および第２のフリツプ
フロツプの出力Q1，Q2（または1，2）のレベ
ルは逆の関係あり電圧Vcが電圧VRより数百ミリ
ボルト以上高いときはQ1，Q2ともに高レベルＨ
となり電圧Vcが電圧VRより数百ミリボルト以上
低いときはQ1，Q2がともに低レベルＬとなる。
すなわち0を高レベル、φ0を低レベルとすると
ノードQ1，1，Q2，2がプリチヤージされ、
次いで0を低レベル、φ0を高レベルとすると
T1，T2，T5，T6がオフすると共に、T10がオン
してFF1，FF2が活性化され比較動作が開始され
る。 これを第２図Ａ，Ｂ，Ｃ，Ｄに示す。第２図Ａ
は電圧VcがVc＞VR＋ΔVthの場合を示し、この場
合はトランジスタT4はオンとなりT3はオフとな
るので出力Q1は高レベルとなり出力Q2は低レベ
ルとなる。またトランジスタT8はオンとなりT7
はオフとなるので出力Q2は“Ｈ”となり出力2
は“Ｌ”となる。 第２図ＢはVR＋ΔVth＞Vc＞VRの場合を示し、
この場合にはトランジスタT4はオン、トランジ
スタT3はオフ、トランジスタT8はオフ、トラン
ジスタT7はオンとなるので出力Q1，2は“Ｌ”
となり出力1，Q2は“Ｈ”となる。第２図Ｃは
VR＞Vc＞VR−ΔVthの場合を示し、この場合も出
力Q1，2は“Ｌ”となりQ2，1は“Ｈ”とな
る。 第２図ＤはVR−ΔVth＞Vcの場合であつて、こ
の場合は出力1，2は“Ｈ”となり出力Q1，
Q2は“Ｌ”となる。 第２図Ａ〜Ｄの場合を一括して第１表に示す
囲内にあるか否かを判別することが可能な比較回
路に関するものである。 (2) 従来技術と問題点 入力電圧が基準電圧に対して大か小かを判定す
るにはフリツプフロツプを使用することで可能で
あるが、入力電圧が基準電圧に対して所定の範囲
内にあるか、またはその範囲からどちらの方向へ
ずれているかを判定するのはフリツプフロツプで
は不可能である。従来、この様な場合、２つのコ
ンパレータを用いたウインドコンパレータが使用
されるが、基準電圧が２種類必要であることや、
回路が複雑であることから、集積回路には適して
いない。 (3) 発明の目的 本発明はある電圧が基準電圧に対して所定の範
囲内にあるか否かを判別する比較回路を簡単な回
路で実現することを目的とするものである。 (4) 発明の構成 この目的は本発明によれば第１および第２の端
子を有し、前記第１の端子に印加される電圧が前
記第２の端子に印加される電圧に対して所定の
ΔV1以上大となると反転する第１のフリツプフロ
ツプ回路と、第３および第４の端子を有し、前記
第３の端子に印加される電圧が前記第４の端子に
印加される電圧に対してΔV2以上大となると反転
する第２のフリツプフロツプ回路と前記第１およ
び第４の端子を比較すべき電圧源にそれぞれ接続
する第１、第２のスイツチ回路と前記第２および
第３の端子を基準電圧源にそれぞれ接続する第
３、第４のスイツチ回路とを備え前記第１および
第４の端子または前記第２および第３の端子から
比較結果を出力するようにしたことを特徴とする
比較回路を提供することによつて達成される。 (5) 発明の実施例 以下本発明の実施例を図面を参照しつつ詳細に
説明する。 第１図は本発明の一実施例であり、第２図Ａ〜
Ｄはその動作説明図である。 尚、第１図においてトランジスタT1，T2，
T5，T6はクロツク信号0によつて制御され、ノ
ードQ1，1，Q2，2をそれぞれ電圧Vc、基準
電圧VRにプリチヤージした後入力側と基準電圧
側をそれぞれ比較回路から切離するためのもので
ある。トランジスタT3およびT4は第１のフリツ
プフロツプを構成するトランジスタ、またT7，
T8は第２のフリツプフロツプを構成するトラン
ジスタである。これらのトランジスタにおいて
T3，T4およびT7，T8のトランジスタについては
しきい値Vthに数百ミリボルトの差（ΔVth）をつ
ける。すなわちトランジスタT4，T7のしきい値
VthをトランジスタT3，T8のしきい値Vthよりも
数百ミリボルト高く設定する。かかる構成とした
ときに電圧Vcが基準電圧VRに対して数百ミリボ
ルト以内にあるときは第１および第２のフリツプ
フロツプの出力Q1，Q2（または1，2）のレベ
ルは逆の関係あり電圧Vcが電圧VRより数百ミリ
ボルト以上高いときはQ1，Q2ともに高レベルＨ
となり電圧Vcが電圧VRより数百ミリボルト以上
低いときはQ1，Q2がともに低レベルＬとなる。
すなわち0を高レベル、φ0を低レベルとすると
ノードQ1，1，Q2，2がプリチヤージされ、
次いで0を低レベル、φ0を高レベルとすると
T1，T2，T5，T6がオフすると共に、T10がオン
してFF1，FF2が活性化され比較動作が開始され
る。 これを第２図Ａ，Ｂ，Ｃ，Ｄに示す。第２図Ａ
は電圧VcがVc＞VR＋ΔVthの場合を示し、この場
合はトランジスタT4はオンとなりT3はオフとな
るので出力Q1は高レベルとなり出力Q2は低レベ
ルとなる。またトランジスタT8はオンとなりT7
はオフとなるので出力Q2は“Ｈ”となり出力2
は“Ｌ”となる。 第２図ＢはVR＋ΔVth＞Vc＞VRの場合を示し、
この場合にはトランジスタT4はオン、トランジ
スタT3はオフ、トランジスタT8はオフ、トラン
ジスタT7はオンとなるので出力Q1，2は“Ｌ”
となり出力1，Q2は“Ｈ”となる。第２図Ｃは
VR＞Vc＞VR−ΔVthの場合を示し、この場合も出
力Q1，2は“Ｌ”となりQ2，1は“Ｈ”とな
る。 第２図ＤはVR−ΔVth＞Vcの場合であつて、こ
の場合は出力1，2は“Ｈ”となり出力Q1，
Q2は“Ｌ”となる。 第２図Ａ〜Ｄの場合を一括して第１表に示す
【表】
第１表に示すごとく電圧Vcが基準電圧VRに対
して数百ミリボルトの範囲内にあるときは出力
Q1“Ｌ”となり出力Q2が“Ｈ”とそれぞれ逆にな
る。従つて、ノードQ1，Q2（又は1，2）のレ
ベルを監視していれば電圧VcがVRにたいして数
百ミリボルトの範囲内にあるかあるいは、その範
囲よりも高いか、低いかを知ることができる。ま
たトランジスタT3，T4、およびT7，T8のVthの
差ΔVthを変えることにより自由にこの範囲を設
定することができる。尚、ΔVthの設定は不純物
のイオン注入等によつてトランジスタのしきい値
を変えることで容易に可能である。 (6) 発明の効果 以上詳細に説明したように本発明にかかる比較
回路においてはある電圧が基準電圧に対して数百
ミリボルト以内にあるか、あるいはその範囲から
どちらの方向にずれているかを簡単な回路により
正確に検出することができる。またその範囲をフ
リツプフロツプ回路に使用するトランジスタのし
きい値の差を変えることによつて自由に設定でき
る。なお本発明においてはフリツプフロツプのト
ランジスタのしきい値の差によつてフリツプフロ
ツプの動作を非対称としているが、この動作を非
対称にする方法はしきい値の差による以外にも多
くの方法が考えられるのでこれに限定されるもの
でないことは勿論である。
して数百ミリボルトの範囲内にあるときは出力
Q1“Ｌ”となり出力Q2が“Ｈ”とそれぞれ逆にな
る。従つて、ノードQ1，Q2（又は1，2）のレ
ベルを監視していれば電圧VcがVRにたいして数
百ミリボルトの範囲内にあるかあるいは、その範
囲よりも高いか、低いかを知ることができる。ま
たトランジスタT3，T4、およびT7，T8のVthの
差ΔVthを変えることにより自由にこの範囲を設
定することができる。尚、ΔVthの設定は不純物
のイオン注入等によつてトランジスタのしきい値
を変えることで容易に可能である。 (6) 発明の効果 以上詳細に説明したように本発明にかかる比較
回路においてはある電圧が基準電圧に対して数百
ミリボルト以内にあるか、あるいはその範囲から
どちらの方向にずれているかを簡単な回路により
正確に検出することができる。またその範囲をフ
リツプフロツプ回路に使用するトランジスタのし
きい値の差を変えることによつて自由に設定でき
る。なお本発明においてはフリツプフロツプのト
ランジスタのしきい値の差によつてフリツプフロ
ツプの動作を非対称としているが、この動作を非
対称にする方法はしきい値の差による以外にも多
くの方法が考えられるのでこれに限定されるもの
でないことは勿論である。
第１図は本発明にかかる比較回路の１実施例、
第２図は第１図の回路の動作説明図を示す。 図面において、T3およびT4は第１のフリツプ
フロツプ回路を構成するトランジスタ、T7およ
びT8は第２のフリツプフロツプ回路を構成する
トランジスタ、Vcは比較すべき電圧、VRは基準
電圧をそれぞれ示す。
第２図は第１図の回路の動作説明図を示す。 図面において、T3およびT4は第１のフリツプ
フロツプ回路を構成するトランジスタ、T7およ
びT8は第２のフリツプフロツプ回路を構成する
トランジスタ、Vcは比較すべき電圧、VRは基準
電圧をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 第１および第２の端子を有し、前記第１の端
子に印加される電圧が前記第２の端子に印加され
る電圧に対してΔV1以上大となると反転する第１
のフリツプフロツプ回路と、第３および第４の端
子を有し、前記第３の端子に印加される電圧が前
記第４の端子に印加される電圧に対してΔV2以上
大となると反転する第２のフリツプフロツプ回路
と、前記第１および第４の端子を比較すべき電圧
源にそれぞれ接続する第１、第２のスイツチ回路
と、前記第２および第３の端子を基準電圧源にそ
れぞれ接続する第３、第４のスイツチ回路とを備
え、前記第１および第４の端子または前記第２お
よび第３の端子から比較結果を出力する様にした
ことを特徴とする比較回路。 ２ 前記第１のフリツプフロツプ回路は前記第１
の端子にゲートが接続される第１のトランジスタ
と前記第２の端子にゲートが接続される第２のト
ランジスタにより構成され、前記第２のフリツプ
フロツプ回路は前記第３の端子にゲートが接続さ
れる第３のトランジスタと前記第４の端子にゲー
トが接続される第４のトランジスタにより構成さ
れ前記第１および第３のトランジスタのしきい値
を前記第２および第４のトランジスタのしきい値
と異なる値に設定したことを特徴とする特許請求
の範囲第１項記載の比較回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57225825A JPS59126315A (ja) | 1982-12-24 | 1982-12-24 | 比較回路 |
| EP83402388A EP0116243B1 (en) | 1982-12-24 | 1983-12-12 | Comparator |
| DE8383402388T DE3370420D1 (en) | 1982-12-24 | 1983-12-12 | Comparator |
| US06/560,953 US4572977A (en) | 1982-12-24 | 1983-12-13 | Range checking comparator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57225825A JPS59126315A (ja) | 1982-12-24 | 1982-12-24 | 比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59126315A JPS59126315A (ja) | 1984-07-20 |
| JPH0224412B2 true JPH0224412B2 (ja) | 1990-05-29 |
Family
ID=16835388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57225825A Granted JPS59126315A (ja) | 1982-12-24 | 1982-12-24 | 比較回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4572977A (ja) |
| EP (1) | EP0116243B1 (ja) |
| JP (1) | JPS59126315A (ja) |
| DE (1) | DE3370420D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153223A (ja) * | 1984-01-20 | 1985-08-12 | Ricoh Co Ltd | 入力バツフア回路 |
| JP3085803B2 (ja) * | 1992-11-26 | 2000-09-11 | 株式会社東芝 | 差動電流源回路 |
| US5949256A (en) * | 1997-10-31 | 1999-09-07 | Hewlett Packard Company | Asymmetric sense amplifier for single-ended memory arrays |
| US7009905B2 (en) * | 2003-12-23 | 2006-03-07 | International Business Machines Corporation | Method and apparatus to reduce bias temperature instability (BTI) effects |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5472641A (en) * | 1977-11-21 | 1979-06-11 | Toshiba Corp | Voltage detection circuit |
| DE2919166C2 (de) * | 1978-05-12 | 1986-01-02 | Nippon Electric Co., Ltd., Tokio/Tokyo | Speichervorrichtung |
| US4192014A (en) * | 1978-11-20 | 1980-03-04 | Ncr Corporation | ROM memory cell with 2n FET channel widths |
| JPS55134535A (en) * | 1979-04-06 | 1980-10-20 | Nec Corp | Detecting-amplifying circuit |
| US4327424A (en) * | 1980-07-17 | 1982-04-27 | International Business Machines Corporation | Read-only storage using enhancement-mode, depletion-mode or omitted gate field-effect transistors |
| US4358690A (en) * | 1980-07-18 | 1982-11-09 | Teletype Corporation | Digital voltage comparator |
| JPS5856199B2 (ja) * | 1980-09-25 | 1983-12-13 | 株式会社東芝 | 半導体記憶装置 |
| JPS5856198B2 (ja) * | 1980-09-25 | 1983-12-13 | 株式会社東芝 | 半導体記憶装置 |
| JPS5782279A (en) * | 1980-11-04 | 1982-05-22 | Fujitsu Ltd | Semiconductor storage device |
| US4404655A (en) * | 1981-01-28 | 1983-09-13 | General Instrument Corporation | Data sense apparatus for use in multi-threshold read only memory |
| US4412143A (en) * | 1981-03-26 | 1983-10-25 | Ncr Corporation | MOS Sense amplifier |
| US4413330A (en) * | 1981-06-30 | 1983-11-01 | International Business Machines Corporation | Apparatus for the reduction of the short-channel effect in a single-polysilicon, one-device FET dynamic RAM array |
| US4388702A (en) * | 1981-08-21 | 1983-06-14 | Mostek Corporation | Multi-bit read only memory circuit |
-
1982
- 1982-12-24 JP JP57225825A patent/JPS59126315A/ja active Granted
-
1983
- 1983-12-12 EP EP83402388A patent/EP0116243B1/en not_active Expired
- 1983-12-12 DE DE8383402388T patent/DE3370420D1/de not_active Expired
- 1983-12-13 US US06/560,953 patent/US4572977A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4572977A (en) | 1986-02-25 |
| JPS59126315A (ja) | 1984-07-20 |
| EP0116243A1 (en) | 1984-08-22 |
| DE3370420D1 (en) | 1987-04-23 |
| EP0116243B1 (en) | 1987-03-18 |
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