JPH09322093A - キャラクタデータ発生装置 - Google Patents
キャラクタデータ発生装置Info
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- JPH09322093A JPH09322093A JP9063428A JP6342897A JPH09322093A JP H09322093 A JPH09322093 A JP H09322093A JP 9063428 A JP9063428 A JP 9063428A JP 6342897 A JP6342897 A JP 6342897A JP H09322093 A JPH09322093 A JP H09322093A
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- horizontal
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Abstract
(57)【要約】
【課題】 ＮＴＳＣ方式に用いられているＯＳＤ回路を
用いて、高速走査が行われるハイビジョン方式およびク
リアビジョン方式の表示装置の表示画面に文字などを表
示するための処理を行うキャラクタデータ発生装置を提
供する。 【解決手段】 キャラクタデータ発生装置では、ＯＳＤ
回路２が、与えられた文字データに基づいて、ＮＴＳＣ
方式のＣＲＴで表示できる３色のフォントデータＲ，
Ｇ，Ｂを生成し、変換回路１１に出力する。変換回路１
１は、ラインバッファ１２と、中間ラインバッファ１３
と、ラインシフトレジスタ１４とを含んで構成される。
ＯＳＤ回路２から出力された走査線１本に対する３色の
フォントデータＲ，Ｇ，Ｂは、この変換回路１１によっ
て、走査線２本分に対する３色のキャラクタデータＨ
Ｒ，ＨＧ，ＨＢに変換されて、出力される。これによっ
て、ハイビジョン方式およびクリアビジョン方式の表示
装置の表示画面にチャンネル等の文字が表示される。
用いて、高速走査が行われるハイビジョン方式およびク
リアビジョン方式の表示装置の表示画面に文字などを表
示するための処理を行うキャラクタデータ発生装置を提
供する。 【解決手段】 キャラクタデータ発生装置では、ＯＳＤ
回路２が、与えられた文字データに基づいて、ＮＴＳＣ
方式のＣＲＴで表示できる３色のフォントデータＲ，
Ｇ，Ｂを生成し、変換回路１１に出力する。変換回路１
１は、ラインバッファ１２と、中間ラインバッファ１３
と、ラインシフトレジスタ１４とを含んで構成される。
ＯＳＤ回路２から出力された走査線１本に対する３色の
フォントデータＲ，Ｇ，Ｂは、この変換回路１１によっ
て、走査線２本分に対する３色のキャラクタデータＨ
Ｒ，ＨＧ，ＨＢに変換されて、出力される。これによっ
て、ハイビジョン方式およびクリアビジョン方式の表示
装置の表示画面にチャンネル等の文字が表示される。
Description
【０００１】
【発明の属する技術分野】本発明は、高速走査が行われ
るクリアビジョン方式またはハイビジョン方式に対応し
たＣＲＴ（陰極線管）を備える表示装置に好適に用いら
れ、ＮＴＳＣ方式に用いられているＯＳＤ（オンスクリ
ーンディスプレイ）回路を用いて、チャンネルを示す文
字などを高速走査が行われる表示装置の表示画面に表示
するための処理を行うキャラクタデータ発生装置に関す
る。
るクリアビジョン方式またはハイビジョン方式に対応し
たＣＲＴ（陰極線管）を備える表示装置に好適に用いら
れ、ＮＴＳＣ方式に用いられているＯＳＤ（オンスクリ
ーンディスプレイ）回路を用いて、チャンネルを示す文
字などを高速走査が行われる表示装置の表示画面に表示
するための処理を行うキャラクタデータ発生装置に関す
る。
【０００２】
【従来の技術】従来、ＣＲＴを備えるテレビジョン受像
機は、テレビジョン放送のＮＴＳＣ（National Televis
ion System Committee）方式に基づいて、図２１（１）
〜（３）に示されるように、５２５本の水平走査線を走
査時間３０分の１秒（１／３０秒）のインターレース方
式で走査して映像信号を表示画面に表示している。具体
的には、たとえば、与えられる映像信号に基づいて、図
２１（１）に示されるように、走査時間６０分の１秒で
第１フィールド映像が表示画面上に表示され、その後、
図２１（２）に示されるように、走査時間６０分の１秒
で第２フィールド映像が表示画面上に表示される。図面
では、第１フィールドを奇数フィールド、第２フィール
ドを偶数フィールドと称する。これによって、視聴者
は、図２１（３）に示されるフレーム映像が表示装置の
表示画面に表示されているかのように認識する。このよ
うにして、ＣＲＴを備えるテレビジョン受像機は、テレ
ビジョン放送の映像を表示画面に表示している。
機は、テレビジョン放送のＮＴＳＣ（National Televis
ion System Committee）方式に基づいて、図２１（１）
〜（３）に示されるように、５２５本の水平走査線を走
査時間３０分の１秒（１／３０秒）のインターレース方
式で走査して映像信号を表示画面に表示している。具体
的には、たとえば、与えられる映像信号に基づいて、図
２１（１）に示されるように、走査時間６０分の１秒で
第１フィールド映像が表示画面上に表示され、その後、
図２１（２）に示されるように、走査時間６０分の１秒
で第２フィールド映像が表示画面上に表示される。図面
では、第１フィールドを奇数フィールド、第２フィール
ドを偶数フィールドと称する。これによって、視聴者
は、図２１（３）に示されるフレーム映像が表示装置の
表示画面に表示されているかのように認識する。このよ
うにして、ＣＲＴを備えるテレビジョン受像機は、テレ
ビジョン放送の映像を表示画面に表示している。
【０００３】上述のＣＲＴを備えるテレビジョン受像機
には、映像の表示だけではなく、映像の表示と同時に、
たとえばチャンネルを示す文字等を表示画面に表示する
ための処理を行うＯＳＤ（オンスクリーンディスプレ
イ）回路を備えたものがある。処理された文字等は、テ
レビジョン放送の映像と合成されて、ＣＲＴの表示画面
に表示される。
には、映像の表示だけではなく、映像の表示と同時に、
たとえばチャンネルを示す文字等を表示画面に表示する
ための処理を行うＯＳＤ（オンスクリーンディスプレ
イ）回路を備えたものがある。処理された文字等は、テ
レビジョン放送の映像と合成されて、ＣＲＴの表示画面
に表示される。
【０００４】図２２は、表示画面に文字等を表示するた
めの処理を行うＯＳＤ回路２を備えるテレビジョン受像
機１を概略的に示すブロック図である。ＯＳＤ回路２
は、テレビジョン受像機１が備える図示しないＣＰＵ
（中央処理装置）に制御されて、テレビジョン受像機１
内のメモリに予め格納されている文字データを取込む。
この文字データは、表示すべき文字を表す。さらにＯＳ
Ｄ回路２は、ＣＲＴ４から垂直同期信号ＶＳＹと水平同
期信号ＨＳＹと表示クロック信号ＯＳＤＣＫとを取込
み、文字をＣＲＴ４で表示可能な状態で表すキャラクタ
データを生成する。生成されたキャラクタデータは、映
像を表す映像信号と同様にインターレース方式のデータ
によって構成され、合成回路３に与えられる。合成回路
３は、与えられたキャラクタデータと映像信号とをＣＰ
Ｕの制御に基づいて合成し、ＣＲＴ４に出力する。ＣＲ
Ｔ４は、ＮＴＳＣ方式に準拠して、与えられた合成信号
を表示する。これによって、ＣＲＴ４の表示画面上に映
像と文字とが、同時に表示される。
めの処理を行うＯＳＤ回路２を備えるテレビジョン受像
機１を概略的に示すブロック図である。ＯＳＤ回路２
は、テレビジョン受像機１が備える図示しないＣＰＵ
（中央処理装置）に制御されて、テレビジョン受像機１
内のメモリに予め格納されている文字データを取込む。
この文字データは、表示すべき文字を表す。さらにＯＳ
Ｄ回路２は、ＣＲＴ４から垂直同期信号ＶＳＹと水平同
期信号ＨＳＹと表示クロック信号ＯＳＤＣＫとを取込
み、文字をＣＲＴ４で表示可能な状態で表すキャラクタ
データを生成する。生成されたキャラクタデータは、映
像を表す映像信号と同様にインターレース方式のデータ
によって構成され、合成回路３に与えられる。合成回路
３は、与えられたキャラクタデータと映像信号とをＣＰ
Ｕの制御に基づいて合成し、ＣＲＴ４に出力する。ＣＲ
Ｔ４は、ＮＴＳＣ方式に準拠して、与えられた合成信号
を表示する。これによって、ＣＲＴ４の表示画面上に映
像と文字とが、同時に表示される。
【０００５】図２３は、図２２に示されるＯＳＤ回路２
の電気的構成を示すブロック図である。上述のＯＳＤ回
路２は、表示制御部５、ＣＧ（Character Generator）
ＲＡＭ（ランダムアクセスメモリ）６、ＣＧ（Characte
r Generator）ＲＯＭ（リードオンリメモリ）７、シフ
トレジスタ８を含んで構成される。
の電気的構成を示すブロック図である。上述のＯＳＤ回
路２は、表示制御部５、ＣＧ（Character Generator）
ＲＡＭ（ランダムアクセスメモリ）６、ＣＧ（Characte
r Generator）ＲＯＭ（リードオンリメモリ）７、シフ
トレジスタ８を含んで構成される。
【０００６】表示制御部５は、水平同期信号ＨＳＹと垂
直同期信号ＶＳＹと表示クロック信号ＯＳＤＣＫとを取
込んで、キャラクタクロック信号ＣＣＬＫの生成および
ＯＳＤ回路２の制御を行い、さらにシフトレジスタ７か
ら与えられるフォントデータにさらに後述する処理を施
して、３色分のキャラクタデータ信号を出力する。
直同期信号ＶＳＹと表示クロック信号ＯＳＤＣＫとを取
込んで、キャラクタクロック信号ＣＣＬＫの生成および
ＯＳＤ回路２の制御を行い、さらにシフトレジスタ７か
ら与えられるフォントデータにさらに後述する処理を施
して、３色分のキャラクタデータ信号を出力する。
【０００７】ＣＧＲＡＭ６は、ＯＳＤ回路２内に取込ま
れた文字データを一時的に記憶する。取り込まれた文字
データは、該文字データが表す文字の予め定められたコ
ードを示す。たとえば、文字データがアルファベットの
“Ａ”を示す場合、その文字データは、“０１００００
０１”の２進数のコードを示すものとする。
れた文字データを一時的に記憶する。取り込まれた文字
データは、該文字データが表す文字の予め定められたコ
ードを示す。たとえば、文字データがアルファベットの
“Ａ”を示す場合、その文字データは、“０１００００
０１”の２進数のコードを示すものとする。
【０００８】ＣＧＲＯＭ７は、予め定める文字データの
コードと同一のアドレスの記憶領域に、その文字データ
のフォントデータを記憶している。たとえば、文字デー
タのコードが“０１０００００１”である場合に、ＣＧ
ＲＯＭ７のアドレス“０１０００００１”の示す記憶領
域には、アルファベットの“Ａ”の画像を示すフォント
データが記憶されている。またフォントデータとは、実
際にその文字データを表示画面に示すためのデータであ
る。
コードと同一のアドレスの記憶領域に、その文字データ
のフォントデータを記憶している。たとえば、文字デー
タのコードが“０１０００００１”である場合に、ＣＧ
ＲＯＭ７のアドレス“０１０００００１”の示す記憶領
域には、アルファベットの“Ａ”の画像を示すフォント
データが記憶されている。またフォントデータとは、実
際にその文字データを表示画面に示すためのデータであ
る。
【０００９】シフトレジスタ８は、フォントデータが表
す画像の水平方向の幅に相当するビット数と同じ数のラ
ッチ回路を備える。これらのラッチ回路は縦続接続さ
れ、ＣＧＲＯＭ７からフォントデータが１ビットずつ対
応して与えられる。各ラッチ回路は、ＣＧＲＯＭ７から
パラレルに１ビットのフォントデータがそれぞれ与えら
れると、表示クロック信号ＯＳＤＣＫに基づいて、１ビ
ットずつシフトして、最終段に配置されるラッチ回路か
ら１ビットずつフォントデータを表示制御部９に出力す
る。
す画像の水平方向の幅に相当するビット数と同じ数のラ
ッチ回路を備える。これらのラッチ回路は縦続接続さ
れ、ＣＧＲＯＭ７からフォントデータが１ビットずつ対
応して与えられる。各ラッチ回路は、ＣＧＲＯＭ７から
パラレルに１ビットのフォントデータがそれぞれ与えら
れると、表示クロック信号ＯＳＤＣＫに基づいて、１ビ
ットずつシフトして、最終段に配置されるラッチ回路か
ら１ビットずつフォントデータを表示制御部９に出力す
る。
【００１０】図２４は、ＯＳＤ回路２の動作を説明する
ためのタイミングチャートである。図２４（１）〜（１
１）の波形図のうち、図２４（４）〜（１１）は、図２
４（１）〜（３）で表す１水平走査期間のうちで３つの
文字データの生成と出力のための動作を行う期間を拡大
して示す。また、この波形図で斜線を附して示すタイミ
ングには、該波形図で表す信号が出力されていないこと
を表す。表示制御部５は、図２４（３），（９）で表す
表示クロック信号ＯＳＤＣＫ、図２４（１）で表す水平
同期信号ＨＳＹ、および垂直同期信号ＶＳＹを取込ん
で、図２４（２），（４）で表すキャラクタクロック信
号ＣＣＬＫを生成する。キャラクタクロック信号ＣＣＬ
Ｋは、表示画面の水平方向に表示できる文字数と同一回
数だけ、ローレベルから立上がって表示クロック信号Ｏ
ＳＤＣＫの１周期と同じ期間ハイレベルを保つようなパ
ルスを含む信号である。たとえば、表示画面の水平方向
に３６文字表示できる場合では、１水平走査期間に３６
回だけローレベルからハイレベルに立ち上がる信号であ
る。
ためのタイミングチャートである。図２４（１）〜（１
１）の波形図のうち、図２４（４）〜（１１）は、図２
４（１）〜（３）で表す１水平走査期間のうちで３つの
文字データの生成と出力のための動作を行う期間を拡大
して示す。また、この波形図で斜線を附して示すタイミ
ングには、該波形図で表す信号が出力されていないこと
を表す。表示制御部５は、図２４（３），（９）で表す
表示クロック信号ＯＳＤＣＫ、図２４（１）で表す水平
同期信号ＨＳＹ、および垂直同期信号ＶＳＹを取込ん
で、図２４（２），（４）で表すキャラクタクロック信
号ＣＣＬＫを生成する。キャラクタクロック信号ＣＣＬ
Ｋは、表示画面の水平方向に表示できる文字数と同一回
数だけ、ローレベルから立上がって表示クロック信号Ｏ
ＳＤＣＫの１周期と同じ期間ハイレベルを保つようなパ
ルスを含む信号である。たとえば、表示画面の水平方向
に３６文字表示できる場合では、１水平走査期間に３６
回だけローレベルからハイレベルに立ち上がる信号であ
る。
【００１１】表示制御部５は、そのキャラクタクロック
信号ＣＣＬＫの立下がりに同期して図２４（５）に表す
ように、該立下がりの発生から所定時間経過後に、ＣＧ
ＲＡＭ６に取込まれた文字データの記憶領域のアドレス
を示すアドレス入力信号ＲＡｉをＣＧＲＡＭ６に出力す
る。ＣＧＲＡＭ６は、アドレス入力信号ＲＡｉが与えら
れると、図２４（６）に表すように、キャラクタクロッ
ク信号ＣＣＬＫの立下がりからＲＡＭアクセス期間ＴＲ
ＡＭ経過後に、記憶されている文字データをＣＧＲＯＭ
７に出力する。
信号ＣＣＬＫの立下がりに同期して図２４（５）に表す
ように、該立下がりの発生から所定時間経過後に、ＣＧ
ＲＡＭ６に取込まれた文字データの記憶領域のアドレス
を示すアドレス入力信号ＲＡｉをＣＧＲＡＭ６に出力す
る。ＣＧＲＡＭ６は、アドレス入力信号ＲＡｉが与えら
れると、図２４（６）に表すように、キャラクタクロッ
ク信号ＣＣＬＫの立下がりからＲＡＭアクセス期間ＴＲ
ＡＭ経過後に、記憶されている文字データをＣＧＲＯＭ
７に出力する。
【００１２】ＣＧＲＯＭ７は、図２４（７）に表すよう
に、キャラクタクロック信号ＣＣＬＫのうちで前述の立
下がりの次の立下がりに同期して、ＣＧＲＡＭ６からの
出力である文字データをアドレス入力から取込む。すな
わち、取込まれた文字データの示すキャラクタコード
が、ＣＧＲＯＭ７のアドレス信号として入力される。Ｃ
ＧＲＯＭ７は、図２４（８）に表すように、キャラクタ
クロック信号ＣＣＬＫの立下がりからＲＯＭアクセス期
間ＴＲＯＭ経過後に、そのキャラクタコードの示すアド
レスの記憶領域から文字データのフォントデータを取出
し、その文字のフォントデータは、シフトレジスタ８に
パラレルに出力される。
に、キャラクタクロック信号ＣＣＬＫのうちで前述の立
下がりの次の立下がりに同期して、ＣＧＲＡＭ６からの
出力である文字データをアドレス入力から取込む。すな
わち、取込まれた文字データの示すキャラクタコード
が、ＣＧＲＯＭ７のアドレス信号として入力される。Ｃ
ＧＲＯＭ７は、図２４（８）に表すように、キャラクタ
クロック信号ＣＣＬＫの立下がりからＲＯＭアクセス期
間ＴＲＯＭ経過後に、そのキャラクタコードの示すアド
レスの記憶領域から文字データのフォントデータを取出
し、その文字のフォントデータは、シフトレジスタ８に
パラレルに出力される。
【００１３】シフトレジスタ８の各ラッチ回路は、図２
４（１０）に表すように、キャラクタクロック信号ＣＣ
ＬＫのうちで前述の次の立下がりのさらに次の立下がり
以後に発生する表示クロック信号ＯＳＤＣＫの立上がり
ごとに、取込んだＣＧＲＯＭ７のデータを１ビットずつ
シフトさせて、表示制御部５に出力する。
４（１０）に表すように、キャラクタクロック信号ＣＣ
ＬＫのうちで前述の次の立下がりのさらに次の立下がり
以後に発生する表示クロック信号ＯＳＤＣＫの立上がり
ごとに、取込んだＣＧＲＯＭ７のデータを１ビットずつ
シフトさせて、表示制御部５に出力する。
【００１４】表示制御部５は、シフトレジスタ８から出
力されるフォントデータに対して処理を行い、処理が行
われたデータから構成される３色分のキャラクタデータ
信号Ｒ，Ｇ，Ｂを生成する。この３色分のキャラクタデ
ータ信号は、図２４（１１）に表すように、キャラクタ
クロック信号ＣＣＬＫの前記さらに次の立下がりから制
御アクセス期間Ｔｏｓｄ経過後、表示クロック信号ＯＳ
ＤＣＫの立上がりに同期して、順次出力される。
力されるフォントデータに対して処理を行い、処理が行
われたデータから構成される３色分のキャラクタデータ
信号Ｒ，Ｇ，Ｂを生成する。この３色分のキャラクタデ
ータ信号は、図２４（１１）に表すように、キャラクタ
クロック信号ＣＣＬＫの前記さらに次の立下がりから制
御アクセス期間Ｔｏｓｄ経過後、表示クロック信号ＯＳ
ＤＣＫの立上がりに同期して、順次出力される。
【００１５】これによって、テレビジョン受像機１内に
予め格納されている文字データは、ＯＳＤ回路２でキャ
ラクタデータ信号に変換され、合成回路３で映像信号と
合成されて、ＣＲＴ４で図２１（３）に示されるように
表示される。
予め格納されている文字データは、ＯＳＤ回路２でキャ
ラクタデータ信号に変換され、合成回路３で映像信号と
合成されて、ＣＲＴ４で図２１（３）に示されるように
表示される。
【００１６】近年では、上述のテレビジョン受像機に、
パーソナルコンピュータからのいわゆるＲＧＢ入力信号
を処理する機能を付加することによって、コンピュータ
のモニタ装置としても使用することができるテレビジョ
ン受像機も普及し、さらに表示画面の大型化が進行して
いる。上述のテレビジョン受像機１は、ＮＴＳＣ方式で
のテレビジョン放送の映像を表示画面に表示している
が、ＮＴＳＣ方式ではＣＲＴの表示画面を大きくする
と、画質の粗さが目立ってくる。大画面で高画質の映像
を実現するために、クリアビジョン方式およびハイビジ
ョン方式等の新しい放送方式が提案され、それに対応し
た高解像度の映像を表示するＣＲＴを備える表示装置が
普及している。
パーソナルコンピュータからのいわゆるＲＧＢ入力信号
を処理する機能を付加することによって、コンピュータ
のモニタ装置としても使用することができるテレビジョ
ン受像機も普及し、さらに表示画面の大型化が進行して
いる。上述のテレビジョン受像機１は、ＮＴＳＣ方式で
のテレビジョン放送の映像を表示画面に表示している
が、ＮＴＳＣ方式ではＣＲＴの表示画面を大きくする
と、画質の粗さが目立ってくる。大画面で高画質の映像
を実現するために、クリアビジョン方式およびハイビジ
ョン方式等の新しい放送方式が提案され、それに対応し
た高解像度の映像を表示するＣＲＴを備える表示装置が
普及している。
【００１７】クリアビジョン方式のＣＲＴは、図２１
（４）に示されるように、走査線は５２５本で従来のＮ
ＴＳＣ方式と同一であるが、倍速の６０分の１秒（１／
６０秒）でビーム線を走査し、ＮＴＳＣ方式のフレーム
映像をノンインターレース方式で表示画面に表示してい
る。これによって、ＮＴＳＣ方式で生じていたラインフ
リッカを防止して、高解像度を実現している。またハイ
ビジョン方式のＣＲＴは、図２１（５）に示されるよう
に、走査線が１１２５本のインターレース方式であり、
ＮＴＳＣ方式のほぼ倍速でビーム線を走査して、フレー
ムの映像の表示をＮＴＳＣ方式のフレーム映像を表示す
るのと同一の時間である１／３０秒で実現している。こ
れによって、同一画面でＣＲＴの１画素あたりの面積を
約４分の１にすることによって、高解像度を実現してい
る。
（４）に示されるように、走査線は５２５本で従来のＮ
ＴＳＣ方式と同一であるが、倍速の６０分の１秒（１／
６０秒）でビーム線を走査し、ＮＴＳＣ方式のフレーム
映像をノンインターレース方式で表示画面に表示してい
る。これによって、ＮＴＳＣ方式で生じていたラインフ
リッカを防止して、高解像度を実現している。またハイ
ビジョン方式のＣＲＴは、図２１（５）に示されるよう
に、走査線が１１２５本のインターレース方式であり、
ＮＴＳＣ方式のほぼ倍速でビーム線を走査して、フレー
ムの映像の表示をＮＴＳＣ方式のフレーム映像を表示す
るのと同一の時間である１／３０秒で実現している。こ
れによって、同一画面でＣＲＴの１画素あたりの面積を
約４分の１にすることによって、高解像度を実現してい
る。
【００１８】上述のようにクリアビジョン方式およびハ
イビジョン方式に対応したＣＲＴを備える表示装置は、
ＣＲＴの走査線を走査する速度をＮＴＳＣ方式よりも速
くすることによって、大画面で高画質の映像を提供して
いる。
イビジョン方式に対応したＣＲＴを備える表示装置は、
ＣＲＴの走査線を走査する速度をＮＴＳＣ方式よりも速
くすることによって、大画面で高画質の映像を提供して
いる。
【００１９】さらに、上述のテレビジョン放送の映像だ
けでなく、パーソナルコンピュータ等の電子装置から表
示装置への供給信号の種類の増加に伴って、より高解像
度の映像を表示する表示画面の必要性が増大し、ＮＴＳ
Ｃ方式のときよりも高速で走査線を走査することによっ
て、高解像度の映像を表示する表示装置が普及してきて
いる。
けでなく、パーソナルコンピュータ等の電子装置から表
示装置への供給信号の種類の増加に伴って、より高解像
度の映像を表示する表示画面の必要性が増大し、ＮＴＳ
Ｃ方式のときよりも高速で走査線を走査することによっ
て、高解像度の映像を表示する表示装置が普及してきて
いる。
【００２０】したがって、上述のような高速で走査線を
走査する表示装置の表示画面にチャンネルを示すの文字
等を表示させるためには、その文字データの処理を行う
ＯＳＤ回路の処理速度もＮＴＳＣ方式のときよりも高速
化させる必要がある。以下に、ＯＳＤ回路に必要な表示
クロック信号ＯＳＤＣＫ、１キャラクタクロックＣＣＬ
Ｋの周期を求め、さらに、ＯＳＤ回路内に構成されるＣ
ＧＲＡＭとＣＧＲＯＭと制御回路との遅延時間を求め
る。これによって、キャラクタ表示に必要なクロック信
号の速度を、従来技術であるＮＴＳＣ方式のＣＲＴを備
える表示装置のＯＳＤ回路と、ハイビジョン方式のＣＲ
Ｔを備える表示装置に必要なＯＳＤ回路との間で比較す
る。
走査する表示装置の表示画面にチャンネルを示すの文字
等を表示させるためには、その文字データの処理を行う
ＯＳＤ回路の処理速度もＮＴＳＣ方式のときよりも高速
化させる必要がある。以下に、ＯＳＤ回路に必要な表示
クロック信号ＯＳＤＣＫ、１キャラクタクロックＣＣＬ
Ｋの周期を求め、さらに、ＯＳＤ回路内に構成されるＣ
ＧＲＡＭとＣＧＲＯＭと制御回路との遅延時間を求め
る。これによって、キャラクタ表示に必要なクロック信
号の速度を、従来技術であるＮＴＳＣ方式のＣＲＴを備
える表示装置のＯＳＤ回路と、ハイビジョン方式のＣＲ
Ｔを備える表示装置に必要なＯＳＤ回路との間で比較す
る。
【００２１】ＮＴＳＣ方式に対応するＯＳＤ回路の処理
速度を求めるために表示クロック周期ＴＯＳＤＣＫを求
める。表示クロック周期ＴＯＳＤＣＫは、以下の式
（１）で求められる。 ＴＯＳＤＣＫ＝有効水平走査期間／ ｛（水平方向のキャラクタドット数）×（水平方向の最大表示文字数）} …（１） ＮＴＳＣ方式では、３０Ｈｚのフレーム周波数で、５２
５本の２：１インタレース走査を行うため、１水平走査
期間は、６３．４μｓとなる。有効水平走査期間は、一
般に、水平走査期間の６０％であるため、３８μｓとな
る。ここで、単一文字の画像の水平方向のキャラクタド
ット数を８ドットとし、水平方向の最大文字数を３６文
字とした場合について説明する。これらの値を式（１）
に代入する。
速度を求めるために表示クロック周期ＴＯＳＤＣＫを求
める。表示クロック周期ＴＯＳＤＣＫは、以下の式
（１）で求められる。 ＴＯＳＤＣＫ＝有効水平走査期間／ ｛（水平方向のキャラクタドット数）×（水平方向の最大表示文字数）} …（１） ＮＴＳＣ方式では、３０Ｈｚのフレーム周波数で、５２
５本の２：１インタレース走査を行うため、１水平走査
期間は、６３．４μｓとなる。有効水平走査期間は、一
般に、水平走査期間の６０％であるため、３８μｓとな
る。ここで、単一文字の画像の水平方向のキャラクタド
ット数を８ドットとし、水平方向の最大文字数を３６文
字とした場合について説明する。これらの値を式（１）
に代入する。
【００２２】 ＴＯＳＤＣＫ＝３８／（８×３６） …（２） 式（２）を計算すると、 ＴＯＳＤＣＫ≒１３０ｎｓ（≒７．５７ＭＨｚ） …（３） 式（３）によって求められた表示クロック周期ＴＯＳＤ
ＣＫを用いて、１キャラクタクロックの周期ＴＣＣＬＫ
は、式（４）で求められる。 ＴＣＣＬＫ＝１３０×８＝１０４０ｎｓ …（４） また、ＲＡＭアクセス期間ＴＲＡＭ、ＲＯＭアクセス期
間ＴＲＯＭの最大期間を１キャラクタクロックの周期Ｔ
ＣＣＬＫの８０％と想定し、制御アクセス期間Ｔｏｓｄ
の最大期間を表示クロック周期ＴＯＳＤＣＫの８０％と
想定する。この場合に、必要なＲＡＭアクセス期間ＴＲ
ＡＭおよびＲＯＭアクセス期間ＴＲＯＭは、８３２ｎｓ
以下であり、必要な制御アクセス期間Ｔｏｓｄは、１０
４ｎｓ以下となる。
ＣＫを用いて、１キャラクタクロックの周期ＴＣＣＬＫ
は、式（４）で求められる。 ＴＣＣＬＫ＝１３０×８＝１０４０ｎｓ …（４） また、ＲＡＭアクセス期間ＴＲＡＭ、ＲＯＭアクセス期
間ＴＲＯＭの最大期間を１キャラクタクロックの周期Ｔ
ＣＣＬＫの８０％と想定し、制御アクセス期間Ｔｏｓｄ
の最大期間を表示クロック周期ＴＯＳＤＣＫの８０％と
想定する。この場合に、必要なＲＡＭアクセス期間ＴＲ
ＡＭおよびＲＯＭアクセス期間ＴＲＯＭは、８３２ｎｓ
以下であり、必要な制御アクセス期間Ｔｏｓｄは、１０
４ｎｓ以下となる。
【００２３】これに対して、ハイビジョン方式に対応し
たＯＳＤ回路の処理速度を求めるために、表示クロック
周期ＴＯＳＤＣＫを式（１）を用いて求める。ハイビジ
ョン方式では、３０Ｈｚのフレーム周波数で、１１２５
本の２：１インタレース走査を行うため、１水平走査期
間は２９．６μｓとなる。有効水平期間は、一般に水平
走査期間の６０％であるため、１７μｓとなる。ここ
で、水平方向のキャラクタドット数をＮＴＳＣ方式と同
様に８ドットとし、最大表示文字数をＮＴＳＣ方式の倍
である７２文字とした場合について説明する。これらの
値を式（１）に代入する。
たＯＳＤ回路の処理速度を求めるために、表示クロック
周期ＴＯＳＤＣＫを式（１）を用いて求める。ハイビジ
ョン方式では、３０Ｈｚのフレーム周波数で、１１２５
本の２：１インタレース走査を行うため、１水平走査期
間は２９．６μｓとなる。有効水平期間は、一般に水平
走査期間の６０％であるため、１７μｓとなる。ここ
で、水平方向のキャラクタドット数をＮＴＳＣ方式と同
様に８ドットとし、最大表示文字数をＮＴＳＣ方式の倍
である７２文字とした場合について説明する。これらの
値を式（１）に代入する。
【００２４】 ＴＯＳＤＣＫ＝１７／（８×７２） …（５） 式（５）を計算すると、 ＴＯＳＤＣＫ≒３０ｎｓ（≒３３ＭＨｚ） …（６） また式（６）によって求められた表示クロック周期ＴＯ
ＳＤＣＫを用いて、１キャラクタクロックの周期ＴＣＣ
ＬＫが、式（７）で求められる。 ＴＣＣＬＫ＝３０×８＝２４０ｎｓ …（７） さらに、ＲＡＭアクセス期間ＴＲＡＭ、ＲＯＭアクセス
期間ＴＲＯＭの最大期間を１キャラクタクロックの周期
ＴＣＣＬＫの８０％と想定し、制御アクセス期間Ｔｏｓ
ｄの最大期間を表示クロック周期ＴＯＳＤＣＫの８０％
と想定する。この場合に、必要なＲＡＭアクセス期間Ｔ
ＲＡＭおよびＲＯＭアクセス期間ＴＲＯＭは、１９２ｎ
ｓ以下となり、必要な制御アクセス期間Ｔｏｓｄは、２
４ｎｓ以下となる。
ＳＤＣＫを用いて、１キャラクタクロックの周期ＴＣＣ
ＬＫが、式（７）で求められる。 ＴＣＣＬＫ＝３０×８＝２４０ｎｓ …（７） さらに、ＲＡＭアクセス期間ＴＲＡＭ、ＲＯＭアクセス
期間ＴＲＯＭの最大期間を１キャラクタクロックの周期
ＴＣＣＬＫの８０％と想定し、制御アクセス期間Ｔｏｓ
ｄの最大期間を表示クロック周期ＴＯＳＤＣＫの８０％
と想定する。この場合に、必要なＲＡＭアクセス期間Ｔ
ＲＡＭおよびＲＯＭアクセス期間ＴＲＯＭは、１９２ｎ
ｓ以下となり、必要な制御アクセス期間Ｔｏｓｄは、２
４ｎｓ以下となる。
【００２５】これによって、ハイビジョン方式の表示ク
ロック周波数は、ＮＴＳＣ方式の表示クロック周波数の
４倍〜５倍であり、必要なＲＡＭアクセス期間ＴＲＡ
Ｍ、ＲＯＭアクセス期間ＴＲＯＭ、制御アクセス期間Ｔ
ｏｓｄは、４分の１倍〜５分の１倍となる。
ロック周波数は、ＮＴＳＣ方式の表示クロック周波数の
４倍〜５倍であり、必要なＲＡＭアクセス期間ＴＲＡ
Ｍ、ＲＯＭアクセス期間ＴＲＯＭ、制御アクセス期間Ｔ
ｏｓｄは、４分の１倍〜５分の１倍となる。
【００２６】なお、クリアビジョン方式では、６０Ｈｚ
のフレーム周波数で５２５本のインタレース走査を行う
ため、１水平走査期間は３１．７μｓとなる。有効水平
走査期間は一般に水平走査期間の６０％であるから、１
９μｓとなる。また、水平方向のキャラクタドット数は
８ドットであり、水平方向の最大表示文字数は７２文字
である。これによって、ハイビジョン方式とほぼ同一速
度が必要であるため、クリアビジョン方式の表示クロッ
ク周波数は、ＮＴＳＣ方式の表示クロック周波数の４倍
〜５倍であり、必要なＲＡＭアクセス期間ＴＲＡＭ、Ｒ
ＯＭアクセス期間ＴＲＯＭ、制御アクセス期間Ｔｏｓｄ
は、４分の１倍〜５分の１倍となる。
のフレーム周波数で５２５本のインタレース走査を行う
ため、１水平走査期間は３１．７μｓとなる。有効水平
走査期間は一般に水平走査期間の６０％であるから、１
９μｓとなる。また、水平方向のキャラクタドット数は
８ドットであり、水平方向の最大表示文字数は７２文字
である。これによって、ハイビジョン方式とほぼ同一速
度が必要であるため、クリアビジョン方式の表示クロッ
ク周波数は、ＮＴＳＣ方式の表示クロック周波数の４倍
〜５倍であり、必要なＲＡＭアクセス期間ＴＲＡＭ、Ｒ
ＯＭアクセス期間ＴＲＯＭ、制御アクセス期間Ｔｏｓｄ
は、４分の１倍〜５分の１倍となる。
【００２７】上述のように、ハイビジョン方式およびク
リアビジョン方式のＯＳＤ回路の処理速度は、ＮＴＳＣ
方式のＯＳＤ回路の処理速度の４倍〜５倍が必要であ
る。この処理速度の高速化、すなわち表示クロック周波
数の増加に伴って、ＯＳＤ回路内の実際の処理期間を、
従来技術の回路のように１キャラクタクロックの周期Ｔ
ＣＣＬＫおよび表示クロック周期ＴＯＳＤＣＫの２０％
に設定した場合、該処理時間が非常に短いので、この処
理時間内に処理を終了することが困難になる。ゆえに、
この処理時間を伸ばすために、ＲＡＭアクセス期間ＴＲ
ＡＭ、ＲＯＭアクセス期間ＴＲＯＭのアクセス期間の短
いＣＧＲＡＭ、ＣＧＲＯＭを使用する必要がある。ま
た、ハイビジョン方式およびクリアビジョン方式の表示
装置では、多種類の文字などを数多く表示するため、Ｃ
ＧＲＡＭ、ＣＧＲＯＭの記憶容量は増加する。
リアビジョン方式のＯＳＤ回路の処理速度は、ＮＴＳＣ
方式のＯＳＤ回路の処理速度の４倍〜５倍が必要であ
る。この処理速度の高速化、すなわち表示クロック周波
数の増加に伴って、ＯＳＤ回路内の実際の処理期間を、
従来技術の回路のように１キャラクタクロックの周期Ｔ
ＣＣＬＫおよび表示クロック周期ＴＯＳＤＣＫの２０％
に設定した場合、該処理時間が非常に短いので、この処
理時間内に処理を終了することが困難になる。ゆえに、
この処理時間を伸ばすために、ＲＡＭアクセス期間ＴＲ
ＡＭ、ＲＯＭアクセス期間ＴＲＯＭのアクセス期間の短
いＣＧＲＡＭ、ＣＧＲＯＭを使用する必要がある。ま
た、ハイビジョン方式およびクリアビジョン方式の表示
装置では、多種類の文字などを数多く表示するため、Ｃ
ＧＲＡＭ、ＣＧＲＯＭの記憶容量は増加する。
【００２８】このように大きな記憶容量を備え、上述の
ようにアクセス期間の短いＣＧＲＡＭ、ＣＧＲＯＭは、
特殊なＬＳＩプロセス、複雑な回路などを用いて実現す
る必要がある。これによって、ＣＧＲＡＭとＣＧＲＯＭ
との回路規模が増大し、製造コストが増大している。さ
らに、ＯＳＤ回路は、これらのＣＧＲＡＭ、ＣＧＲＯＭ
および高速化に対応した表示制御回路を備える必要があ
るため、回路規模が増大し、製造コストが増大してい
る。
ようにアクセス期間の短いＣＧＲＡＭ、ＣＧＲＯＭは、
特殊なＬＳＩプロセス、複雑な回路などを用いて実現す
る必要がある。これによって、ＣＧＲＡＭとＣＧＲＯＭ
との回路規模が増大し、製造コストが増大している。さ
らに、ＯＳＤ回路は、これらのＣＧＲＡＭ、ＣＧＲＯＭ
および高速化に対応した表示制御回路を備える必要があ
るため、回路規模が増大し、製造コストが増大してい
る。
【００２９】さらに近年では、ハイビジョン方式および
クリアビジョン方式と、ＮＴＳＣ方式とを切換えて、両
方式の画像を表示可能な表示装置が考えられている。こ
の表示装置で従来技術のＯＳＤ回路を用いて文字を表示
させる場合、ハイビジョン方式およびクリアビジョン方
式で画像を表示するときには、該各方式のＯＳＤ回路を
用い、ＮＴＳＣ方式で画像を表示するときにはＮＴＳＣ
方式のＯＳＤ回路を用いて、キャラクタデータを供給し
ていた。このため、単体の表示装置内部に複数のＯＳＤ
回路を備える必要があり、さらに表示装置の部品点数を
増加させて製造コストを増加させていた。
クリアビジョン方式と、ＮＴＳＣ方式とを切換えて、両
方式の画像を表示可能な表示装置が考えられている。こ
の表示装置で従来技術のＯＳＤ回路を用いて文字を表示
させる場合、ハイビジョン方式およびクリアビジョン方
式で画像を表示するときには、該各方式のＯＳＤ回路を
用い、ＮＴＳＣ方式で画像を表示するときにはＮＴＳＣ
方式のＯＳＤ回路を用いて、キャラクタデータを供給し
ていた。このため、単体の表示装置内部に複数のＯＳＤ
回路を備える必要があり、さらに表示装置の部品点数を
増加させて製造コストを増加させていた。
【００３０】
【発明が解決しようとする課題】本発明の目的は、ＮＴ
ＳＣ方式に用いられるような処理速度が遅いＯＳＤ回路
を用いて、ＮＴＳＣ方式よりも高速走査が行われるハイ
ビジョン方式およびクリアビジョン方式の表示装置の表
示画面に文字等を表示するための処理を行うキャラクタ
データ発生装置を提供することである。また本発明の別
の目的は、走査速度の異なる複数の方式で画像を表示可
能な表示装置に、単一の装置で文字等を表示するための
処理を行うキャラクタデータ発生装置を提供することで
ある。
ＳＣ方式に用いられるような処理速度が遅いＯＳＤ回路
を用いて、ＮＴＳＣ方式よりも高速走査が行われるハイ
ビジョン方式およびクリアビジョン方式の表示装置の表
示画面に文字等を表示するための処理を行うキャラクタ
データ発生装置を提供することである。また本発明の別
の目的は、走査速度の異なる複数の方式で画像を表示可
能な表示装置に、単一の装置で文字等を表示するための
処理を行うキャラクタデータ発生装置を提供することで
ある。
【００３１】
【課題を解決するための手段】本発明は、予め定める第
１周波数の基準垂直周期信号に同期して表示を行う表示
装置に対して、文字を表示するためのキャラクタデータ
を供給するキャラクタデータ発生装置において、前記基
準垂直同期信号によって規定される垂直表示期間ごと
に、キャラクタデータを構成する予め定める第１の数の
水平ラインデータを予め定める第２周波数の基準水平同
期信号に同期して順次的に、かつ前記基準水平同期信号
によって規定される水平表示期間に、該単一水平ライン
データを構成する予め定める第２の数の画素データが予
め定める第３周波数の基準クロック信号に同期してシリ
アルに出力されるように出力するキャラクタデータ発生
手段と、前記キャラクタデータ発生手段からシリアルに
出力される１水平ラインデータ分の画素データを前記基
準クロック信号に同期して順次取込んで記憶する第１メ
モリと、前記基準水平同期信号に同期して、前記第１メ
モリに記憶された１水平ラインデータ分の画素データを
パラレルに読出して記憶する第２メモリと、前記表示装
置から与えられる前記第２周波数のｎ（ｎは１以上の整
数）倍の周波数のｎ倍速水平同期信号に同期して前記第
２メモリから１水平ラインデータ分の画素データをパラ
レルに読出して記憶し、該画素データを前記表示装置か
ら与えられる前記第３周波数のｎ倍の周波数のｎ倍速ク
ロック信号に同期してシリアルに出力する第３メモリと
を含むことを特徴とするキャラクタデータ発生装置であ
る。本発明に従えば、キャラクタデータ発生装置は、表
示装置のたとえば制御装置に制御されて、表示装置の表
示画面に文字を表示するためのキャラクタデータを出力
する。キャラクタデータは、予め定める第１の数の１水
平ラインに対応する水平ラインデータで構成される。そ
の水平ラインデータは、予め定める第２の数の画素デー
タで構成される。キャラクタデータ発生手段は、基準垂
直同期信号によって規定される垂直表示期間の各水平同
期信号ごとに、基準クロック信号に同期して、各画素デ
ータを第１メモリにシリアルに出力する。第１メモリで
は、キャラクタデータ発生手段から出力された画素デー
タを、基準クロック信号に同期して、順次取込む。第２
メモリでは、基準水平同期信号に同期して、第１メモリ
から１水平ラインデータ分の画素データをパラレルに読
出して記憶する。第２メモリに１水平ラインデータ分の
画素データが記憶されると、第３メモリは、表示装置か
ら与えられる第２周波数のｎ倍のｎ倍速水平同期信号、
たとえば、２倍速水平同期信号に同期して、第２メモリ
から１水平ラインデータ分の画素データをパラレルに読
出し記憶する。さらに第３メモリは、ｎ倍速クロック信
号、たとえば２倍速クロック信号に同期して、表示装置
にシリアルに出力する。これによって、１水平ラインデ
ータ分の画素データに対して、ｎ本、たとえば２本の水
平ラインデータ分の画素データが表示装置に出力され
る。したがって、基準水平同期信号および基準クロック
信号に同期して動作するキャラクタデータ発生手段から
出力された画素データを用いて、ｎ倍速水平同期信号お
よびｎ倍速クロック信号に同期して動作する表示装置に
文字を表示することができる。
１周波数の基準垂直周期信号に同期して表示を行う表示
装置に対して、文字を表示するためのキャラクタデータ
を供給するキャラクタデータ発生装置において、前記基
準垂直同期信号によって規定される垂直表示期間ごと
に、キャラクタデータを構成する予め定める第１の数の
水平ラインデータを予め定める第２周波数の基準水平同
期信号に同期して順次的に、かつ前記基準水平同期信号
によって規定される水平表示期間に、該単一水平ライン
データを構成する予め定める第２の数の画素データが予
め定める第３周波数の基準クロック信号に同期してシリ
アルに出力されるように出力するキャラクタデータ発生
手段と、前記キャラクタデータ発生手段からシリアルに
出力される１水平ラインデータ分の画素データを前記基
準クロック信号に同期して順次取込んで記憶する第１メ
モリと、前記基準水平同期信号に同期して、前記第１メ
モリに記憶された１水平ラインデータ分の画素データを
パラレルに読出して記憶する第２メモリと、前記表示装
置から与えられる前記第２周波数のｎ（ｎは１以上の整
数）倍の周波数のｎ倍速水平同期信号に同期して前記第
２メモリから１水平ラインデータ分の画素データをパラ
レルに読出して記憶し、該画素データを前記表示装置か
ら与えられる前記第３周波数のｎ倍の周波数のｎ倍速ク
ロック信号に同期してシリアルに出力する第３メモリと
を含むことを特徴とするキャラクタデータ発生装置であ
る。本発明に従えば、キャラクタデータ発生装置は、表
示装置のたとえば制御装置に制御されて、表示装置の表
示画面に文字を表示するためのキャラクタデータを出力
する。キャラクタデータは、予め定める第１の数の１水
平ラインに対応する水平ラインデータで構成される。そ
の水平ラインデータは、予め定める第２の数の画素デー
タで構成される。キャラクタデータ発生手段は、基準垂
直同期信号によって規定される垂直表示期間の各水平同
期信号ごとに、基準クロック信号に同期して、各画素デ
ータを第１メモリにシリアルに出力する。第１メモリで
は、キャラクタデータ発生手段から出力された画素デー
タを、基準クロック信号に同期して、順次取込む。第２
メモリでは、基準水平同期信号に同期して、第１メモリ
から１水平ラインデータ分の画素データをパラレルに読
出して記憶する。第２メモリに１水平ラインデータ分の
画素データが記憶されると、第３メモリは、表示装置か
ら与えられる第２周波数のｎ倍のｎ倍速水平同期信号、
たとえば、２倍速水平同期信号に同期して、第２メモリ
から１水平ラインデータ分の画素データをパラレルに読
出し記憶する。さらに第３メモリは、ｎ倍速クロック信
号、たとえば２倍速クロック信号に同期して、表示装置
にシリアルに出力する。これによって、１水平ラインデ
ータ分の画素データに対して、ｎ本、たとえば２本の水
平ラインデータ分の画素データが表示装置に出力され
る。したがって、基準水平同期信号および基準クロック
信号に同期して動作するキャラクタデータ発生手段から
出力された画素データを用いて、ｎ倍速水平同期信号お
よびｎ倍速クロック信号に同期して動作する表示装置に
文字を表示することができる。
【００３２】また本発明は、前記表示装置から出力され
る前記基準垂直同期信号、前記ｎ倍速水平同期信号およ
び前記ｎ倍速クロック信号が与えられ、前記基準垂直同
期信号を前記キャラクタデータ発生手段に与え、前記ｎ
倍速水平同期信号をｎ分の１分周して得られる前記基準
水平同期信号を前記キャラクタデータ発生手段および前
記第２メモリに与え、前記ｎ倍速クロック信号をｎ分の
１分周して得られる前記基準クロック信号を前記キャラ
クタデータ発生手段および前記第１メモリに与え、前記
ｎ倍速水平同期信号および前記ｎ倍速クロック信号を第
３メモリに与える動作信号生成手段を含むことを特徴と
する。本発明に従えば、動作信号生成手段は、ｎ倍速水
平同期信号とｎ倍速クロック信号とが与えられると、そ
れらの信号をｎ分の１分周（１／ｎ分周）して、基準水
平同期信号と基準クロック信号とを生成する。生成され
た基準水平同期信号は、キャラクタデータ発生手段と、
第１メモリと、第２メモリとに与えられる。また生成さ
れた基準クロック信号は、キャラクタデータ発生手段
と、第１メモリとに与えられる。さらに、ｎ倍速水平同
期信号およびｎ倍速クロック信号は、第３メモリに与え
られる。さらにまた基準垂直同期信号は、キャラクタデ
ータ発生手段と第３メモリとに与えられる。したがっ
て、動作信号生成手段が、ｎ倍速水平同期信号とｎ倍速
クロック信号とをｎ分の１分周して、基準水平同期信号
と基準クロック信号とを生成するため、基準水平同期信
号および基準クロック信号に同期して動作するキャラク
タデータ発生手段から出力した画素データで、ｎ倍速水
平同期信号およびｎ倍速クロック信号に同期して表示を
行う表示装置に文字を表示することができる。
る前記基準垂直同期信号、前記ｎ倍速水平同期信号およ
び前記ｎ倍速クロック信号が与えられ、前記基準垂直同
期信号を前記キャラクタデータ発生手段に与え、前記ｎ
倍速水平同期信号をｎ分の１分周して得られる前記基準
水平同期信号を前記キャラクタデータ発生手段および前
記第２メモリに与え、前記ｎ倍速クロック信号をｎ分の
１分周して得られる前記基準クロック信号を前記キャラ
クタデータ発生手段および前記第１メモリに与え、前記
ｎ倍速水平同期信号および前記ｎ倍速クロック信号を第
３メモリに与える動作信号生成手段を含むことを特徴と
する。本発明に従えば、動作信号生成手段は、ｎ倍速水
平同期信号とｎ倍速クロック信号とが与えられると、そ
れらの信号をｎ分の１分周（１／ｎ分周）して、基準水
平同期信号と基準クロック信号とを生成する。生成され
た基準水平同期信号は、キャラクタデータ発生手段と、
第１メモリと、第２メモリとに与えられる。また生成さ
れた基準クロック信号は、キャラクタデータ発生手段
と、第１メモリとに与えられる。さらに、ｎ倍速水平同
期信号およびｎ倍速クロック信号は、第３メモリに与え
られる。さらにまた基準垂直同期信号は、キャラクタデ
ータ発生手段と第３メモリとに与えられる。したがっ
て、動作信号生成手段が、ｎ倍速水平同期信号とｎ倍速
クロック信号とをｎ分の１分周して、基準水平同期信号
と基準クロック信号とを生成するため、基準水平同期信
号および基準クロック信号に同期して動作するキャラク
タデータ発生手段から出力した画素データで、ｎ倍速水
平同期信号およびｎ倍速クロック信号に同期して表示を
行う表示装置に文字を表示することができる。
【００３３】また本発明は、前記第１メモリは、前記第
２の数の第１Ｄ型フリップフロップが縦続接続されて構
成され、前記各第１Ｄ型フリップフロップのクロック入
力には、前記基準クロック信号が与えられ、第１段の第
１Ｄ型フリップフロップのデータ入力には、前記キャラ
クタデータ発生手段から前記画素データが与えられ、各
第１Ｄ型フリップフロップは、前記基準クロック信号に
同期して、後段に接続される第１Ｄ型フリップフロップ
に順次、画素データをシフトし、前記第２メモリは、前
記第２の数の第２Ｄ型フリップフロップを備え、前記各
第２Ｄ型フリップフロップのクロック入力には、前記基
準水平同期信号が反転された反転基準水平同期信号が与
えられ、前記各第２Ｄ型フリップフロップのデータ入力
には、前記第１メモリの同一段の第１Ｄ型フリップフロ
ップから出力された画素データが与えられ、各第２Ｄ型
フリップフロップは、前記反転基準水平同期信号に同期
して、第１Ｄ型フリップフロップから与えられた画素デ
ータを出力し、前記第３メモリは、前記第２の数のフリ
ップフロップが縦続接続されて構成され、前記各フリッ
プフロップは、前記ｎ倍速水平同期信号が反転された反
転ｎ倍速水平同期信号の信号レベルに基づいて、前記第
２メモリの同一段の第２Ｄ型フリップフロップから出力
された画素データ、または、前段に接続されるフリップ
フロップから与えられる画素データのいずれか一方を、
前記ｎ倍速クロック信号に同期して、後段に接続される
フリップフロップに順次シフトすることを特徴とする。
本発明に従えば、第１メモリは、キャラクタデータ発生
手段から出力される１水平ラインデータを構成する画素
データを、たとえば、基準クロック信号の立上がりに同
期して、第１段の第１Ｄ型フリップフロップに取込む。
第１段の第１Ｄ型フリップフロップは、次の基準クロッ
ク信号の立上がりに同期して、取込んだ画素データを次
段に接続される第１Ｄ型フリップフロップにシフトす
る。このようにして、各第１Ｄ型フリップフロップは、
基準クロック信号に同期して、前段から与えられる画素
データを順次シフトする。第２メモリの各第２Ｄ型フリ
ップフロップは、反転基準水平同期信号の立上がると、
第１メモリの同一段の第１Ｄ型フリップフロップから出
力された画素データを読出し記憶するとともに、第３メ
モリに出力する。第３メモリの各フリップフロップは、
表示装置から与えられる反転ｎ倍速水平同期信号の信号
レベルに基づいて、第２メモリの同一段の第２Ｄ型フリ
ップフロップから出力された画素データ、または前段に
接続されるフリップフロップから出力された画素データ
のいずれか一方を、ｎ倍速クロック信号に同期して、次
段に接続されるフリップフロップにシフトする。これに
よって、第２メモリから単一回画素データが与えられた
後、第３メモリは複数回画素データを出力する。したが
って、１水平ラインデータ分の画素データに対して、ｎ
本の水平ラインデータ分の画素データを１画素データず
つ表示装置に出力することができる。
２の数の第１Ｄ型フリップフロップが縦続接続されて構
成され、前記各第１Ｄ型フリップフロップのクロック入
力には、前記基準クロック信号が与えられ、第１段の第
１Ｄ型フリップフロップのデータ入力には、前記キャラ
クタデータ発生手段から前記画素データが与えられ、各
第１Ｄ型フリップフロップは、前記基準クロック信号に
同期して、後段に接続される第１Ｄ型フリップフロップ
に順次、画素データをシフトし、前記第２メモリは、前
記第２の数の第２Ｄ型フリップフロップを備え、前記各
第２Ｄ型フリップフロップのクロック入力には、前記基
準水平同期信号が反転された反転基準水平同期信号が与
えられ、前記各第２Ｄ型フリップフロップのデータ入力
には、前記第１メモリの同一段の第１Ｄ型フリップフロ
ップから出力された画素データが与えられ、各第２Ｄ型
フリップフロップは、前記反転基準水平同期信号に同期
して、第１Ｄ型フリップフロップから与えられた画素デ
ータを出力し、前記第３メモリは、前記第２の数のフリ
ップフロップが縦続接続されて構成され、前記各フリッ
プフロップは、前記ｎ倍速水平同期信号が反転された反
転ｎ倍速水平同期信号の信号レベルに基づいて、前記第
２メモリの同一段の第２Ｄ型フリップフロップから出力
された画素データ、または、前段に接続されるフリップ
フロップから与えられる画素データのいずれか一方を、
前記ｎ倍速クロック信号に同期して、後段に接続される
フリップフロップに順次シフトすることを特徴とする。
本発明に従えば、第１メモリは、キャラクタデータ発生
手段から出力される１水平ラインデータを構成する画素
データを、たとえば、基準クロック信号の立上がりに同
期して、第１段の第１Ｄ型フリップフロップに取込む。
第１段の第１Ｄ型フリップフロップは、次の基準クロッ
ク信号の立上がりに同期して、取込んだ画素データを次
段に接続される第１Ｄ型フリップフロップにシフトす
る。このようにして、各第１Ｄ型フリップフロップは、
基準クロック信号に同期して、前段から与えられる画素
データを順次シフトする。第２メモリの各第２Ｄ型フリ
ップフロップは、反転基準水平同期信号の立上がると、
第１メモリの同一段の第１Ｄ型フリップフロップから出
力された画素データを読出し記憶するとともに、第３メ
モリに出力する。第３メモリの各フリップフロップは、
表示装置から与えられる反転ｎ倍速水平同期信号の信号
レベルに基づいて、第２メモリの同一段の第２Ｄ型フリ
ップフロップから出力された画素データ、または前段に
接続されるフリップフロップから出力された画素データ
のいずれか一方を、ｎ倍速クロック信号に同期して、次
段に接続されるフリップフロップにシフトする。これに
よって、第２メモリから単一回画素データが与えられた
後、第３メモリは複数回画素データを出力する。したが
って、１水平ラインデータ分の画素データに対して、ｎ
本の水平ラインデータ分の画素データを１画素データず
つ表示装置に出力することができる。
【００３４】また本発明は、予め定める第１周波数の基
準垂直同期信号と予め定める第２周波数の前記基準水平
同期信号とに同期する第１同期状態、ならびに基準垂直
同期信号または第１周波数のｍ倍（ｍは１以上の整数）
の周波数のｍ倍速垂直同期信号と第２周波数のｎ（ｎは
１以上の整数）倍の周波数のｎ倍速水平同期信号とに同
期する第２同期状態のいずれか一方状態を選択して、選
択された同期状態で表示を行う表示装置に対して、文字
を表示するためのキャラクタデータを供給するキャラク
タデータ発生装置において、前記基準垂直同期信号によ
って規定される垂直表示期間ごとに、キャラクタデータ
を構成する予め定める第１の数の水平ラインデータを、
前記基準水平同期信号に同期して順次的に、かつ前記基
準水平同期信号によって規定される水平表示期間に、該
単一水平ラインデータを構成する予め定める第２の数の
画素データが予め定める第３周波数の基準クロック信号
に同期してシリアルに出力されるように出力するキャラ
クタデータ発生手段と、前記キャラクタデータ発生手段
からシリアルに出力される単一水平ラインデータ分の画
素データを前記基準クロック信号に同期して順次取込ん
で記憶する第１メモリと、前記基準水平同期信号に同期
して、前記第１メモリに記憶された単一水平ラインデー
タ分の画素データをパラレルに読出して記憶する第２メ
モリと、前記ｎ倍速水平同期信号に同期して前記第２メ
モリから単一水平ラインデータ分の画素データをパラレ
ルに読出して記憶し、該画素データを前記第３周波数の
ｎ倍の周波数のｎ倍速クロック信号に同期してシリアル
に出力する第３メモリと、前記表示装置で選択された同
期状態を判定する判定手段と、第１同期状態が選択され
たと判定されたとき、前記キャラクタデータ発生手段か
ら出力された前記画素データを前記表示装置に供給し、
第２同期状態が選択されたと判定されたとき、前記第３
メモリから出力された前記画素データを前記表示装置に
供給する画素データ供給手段とを含むことを特徴とする
キャラクタデータ発生装置である。本発明に従えば、キ
ャラクタデータ発生装置は、請求項１の表示装置に代わ
って、上述のように２種類の同期状態のいずれか一方を
選択して表示を行う表示装置に対して用いられる。この
キャラクタデータ発生装置では、請求項１で説明したよ
うに、キャラクタデータ発生手段は基準水平同期信号と
基準クロック信号とに同期して画素データを出力し、第
３メモリはｎ倍速水平同期信号とｎ倍速クロック信号と
に同期して画素データを出力する。ゆえに、本請求項の
キャラクタデータ発生装置では、２種類の水平同期信号
に同期して出力される画素データのうちで、表示装置が
現在同期する水平同期信号に同期して出力される画素デ
ータを、判定手段と画素データ供給手段とを用いて、上
述のように選択的に表示装置に供給する。これによっ
て、表示装置の同期状態に応じて、すなわち表示装置に
表示される映像の映像方式に応じて、表示装置に供給す
る画素データの出力周期を切換えることができる。した
がって、本請求項のキャラクタデータ発生装置は、２種
類の同期状態のうちで少なくともいずれか一方の同期状
態で映像を表示する表示装置に対して使用することがで
きる。したがって、前記発生装置を使用可能な表示装置
の種類を増加させることができる。また、２種類の同期
状態を選択的に切換可能な表示装置であれば、本請求項
のキャラクタデータ発生装置を用いるだけで、２種類の
同期状態のどちらでも文字を表示することができる。し
たがって、各同期状態に対応したキャラクタデータ発生
装置を各自備える必要がなく、単一の該装置を備えるだ
けで良いので、該装置を備える表示装置の部品点数を減
少させ、製造コストを減少させることができる。
準垂直同期信号と予め定める第２周波数の前記基準水平
同期信号とに同期する第１同期状態、ならびに基準垂直
同期信号または第１周波数のｍ倍（ｍは１以上の整数）
の周波数のｍ倍速垂直同期信号と第２周波数のｎ（ｎは
１以上の整数）倍の周波数のｎ倍速水平同期信号とに同
期する第２同期状態のいずれか一方状態を選択して、選
択された同期状態で表示を行う表示装置に対して、文字
を表示するためのキャラクタデータを供給するキャラク
タデータ発生装置において、前記基準垂直同期信号によ
って規定される垂直表示期間ごとに、キャラクタデータ
を構成する予め定める第１の数の水平ラインデータを、
前記基準水平同期信号に同期して順次的に、かつ前記基
準水平同期信号によって規定される水平表示期間に、該
単一水平ラインデータを構成する予め定める第２の数の
画素データが予め定める第３周波数の基準クロック信号
に同期してシリアルに出力されるように出力するキャラ
クタデータ発生手段と、前記キャラクタデータ発生手段
からシリアルに出力される単一水平ラインデータ分の画
素データを前記基準クロック信号に同期して順次取込ん
で記憶する第１メモリと、前記基準水平同期信号に同期
して、前記第１メモリに記憶された単一水平ラインデー
タ分の画素データをパラレルに読出して記憶する第２メ
モリと、前記ｎ倍速水平同期信号に同期して前記第２メ
モリから単一水平ラインデータ分の画素データをパラレ
ルに読出して記憶し、該画素データを前記第３周波数の
ｎ倍の周波数のｎ倍速クロック信号に同期してシリアル
に出力する第３メモリと、前記表示装置で選択された同
期状態を判定する判定手段と、第１同期状態が選択され
たと判定されたとき、前記キャラクタデータ発生手段か
ら出力された前記画素データを前記表示装置に供給し、
第２同期状態が選択されたと判定されたとき、前記第３
メモリから出力された前記画素データを前記表示装置に
供給する画素データ供給手段とを含むことを特徴とする
キャラクタデータ発生装置である。本発明に従えば、キ
ャラクタデータ発生装置は、請求項１の表示装置に代わ
って、上述のように２種類の同期状態のいずれか一方を
選択して表示を行う表示装置に対して用いられる。この
キャラクタデータ発生装置では、請求項１で説明したよ
うに、キャラクタデータ発生手段は基準水平同期信号と
基準クロック信号とに同期して画素データを出力し、第
３メモリはｎ倍速水平同期信号とｎ倍速クロック信号と
に同期して画素データを出力する。ゆえに、本請求項の
キャラクタデータ発生装置では、２種類の水平同期信号
に同期して出力される画素データのうちで、表示装置が
現在同期する水平同期信号に同期して出力される画素デ
ータを、判定手段と画素データ供給手段とを用いて、上
述のように選択的に表示装置に供給する。これによっ
て、表示装置の同期状態に応じて、すなわち表示装置に
表示される映像の映像方式に応じて、表示装置に供給す
る画素データの出力周期を切換えることができる。した
がって、本請求項のキャラクタデータ発生装置は、２種
類の同期状態のうちで少なくともいずれか一方の同期状
態で映像を表示する表示装置に対して使用することがで
きる。したがって、前記発生装置を使用可能な表示装置
の種類を増加させることができる。また、２種類の同期
状態を選択的に切換可能な表示装置であれば、本請求項
のキャラクタデータ発生装置を用いるだけで、２種類の
同期状態のどちらでも文字を表示することができる。し
たがって、各同期状態に対応したキャラクタデータ発生
装置を各自備える必要がなく、単一の該装置を備えるだ
けで良いので、該装置を備える表示装置の部品点数を減
少させ、製造コストを減少させることができる。
【００３５】また本発明は、前記判定手段は、前記基準
およびｍ倍速垂直同期信号のうちで前記表示装置から出
力されたいずれか一方垂直同期信号によって規定される
垂直同期期間内に前記基準およびｎ倍速垂直同期信号の
うちで前記表示装置から出力されたいずれか一方水平同
期信号によって規定される水平走査線数を計測し、該垂
直同期期間内に前記基準水平同期信号によって規定され
る水平走査線数以上で前記ｎ倍速水平同期信号によって
規定される水平走査線数未満の予め定める基準数と計測
された水平走査線数とを比較して、計測された水平走査
線数が基準数以下のときに第１同期状態が選択されたと
判定し、計測された水平走査線数が基準数より大きいと
きに第２同期状態が選択されたと判定することを特徴と
する。本発明に従えば、前記判定手段は、上述のよう
に、単一フィールド内の水平走査線数から、表示装置の
現在の同期状態を判定する。これによって、単一フィー
ルド内の水平走査線数が異なる場合、判定手段は自動的
に表示装置の現在の表示状態を判定することができる。
したがって、表示装置に表示される映像の映像方式が変
更される度に、自動的にキャラクタデータ発生装置の画
素データの出力周期も自動的に変更することができる。
およびｍ倍速垂直同期信号のうちで前記表示装置から出
力されたいずれか一方垂直同期信号によって規定される
垂直同期期間内に前記基準およびｎ倍速垂直同期信号の
うちで前記表示装置から出力されたいずれか一方水平同
期信号によって規定される水平走査線数を計測し、該垂
直同期期間内に前記基準水平同期信号によって規定され
る水平走査線数以上で前記ｎ倍速水平同期信号によって
規定される水平走査線数未満の予め定める基準数と計測
された水平走査線数とを比較して、計測された水平走査
線数が基準数以下のときに第１同期状態が選択されたと
判定し、計測された水平走査線数が基準数より大きいと
きに第２同期状態が選択されたと判定することを特徴と
する。本発明に従えば、前記判定手段は、上述のよう
に、単一フィールド内の水平走査線数から、表示装置の
現在の同期状態を判定する。これによって、単一フィー
ルド内の水平走査線数が異なる場合、判定手段は自動的
に表示装置の現在の表示状態を判定することができる。
したがって、表示装置に表示される映像の映像方式が変
更される度に、自動的にキャラクタデータ発生装置の画
素データの出力周期も自動的に変更することができる。
【００３６】また本発明は、前記判定手段は、前記基準
およびｎ倍速水平同期信号のうちで前記表示装置から出
力されたいずれか一方水平同期信号の信号周期を計測
し、前記ｎ倍速水平同期信号の信号周期以上で前記基準
水平同期信号の信号周期未満の予め定める基準周期と計
測された信号周期とを比較して、計測された信号周期が
該基準周期より大きいときに第１同期状態が選択された
と判定し、計測された信号周期が該基準周期以下のとき
に第２同期状態が選択されたと判定することを特徴とす
る。本発明に従えば、前記判定手段は、上述のように、
水平同期信号の信号周期から、表示装置の現在の同期状
態を判定する。これによって、水平同期信号の信号周期
が異なる場合、判定手段は自動的に表示装置の現在の表
示状態を判定することができる。したがって、表示装置
に表示される映像の映像方式が変更される度に、自動的
にキャラクタデータ発生装置の画素データの出力周期も
自動的に変更することができる。また、本請求項の判定
手段は、水平同期信号だけを基準に同期状態を判定し、
垂直同期信号を用いていない。ゆえに、判定手段に入力
される信号の数を減少させ、該判定手段の端子数を減少
させることができる。
およびｎ倍速水平同期信号のうちで前記表示装置から出
力されたいずれか一方水平同期信号の信号周期を計測
し、前記ｎ倍速水平同期信号の信号周期以上で前記基準
水平同期信号の信号周期未満の予め定める基準周期と計
測された信号周期とを比較して、計測された信号周期が
該基準周期より大きいときに第１同期状態が選択された
と判定し、計測された信号周期が該基準周期以下のとき
に第２同期状態が選択されたと判定することを特徴とす
る。本発明に従えば、前記判定手段は、上述のように、
水平同期信号の信号周期から、表示装置の現在の同期状
態を判定する。これによって、水平同期信号の信号周期
が異なる場合、判定手段は自動的に表示装置の現在の表
示状態を判定することができる。したがって、表示装置
に表示される映像の映像方式が変更される度に、自動的
にキャラクタデータ発生装置の画素データの出力周期も
自動的に変更することができる。また、本請求項の判定
手段は、水平同期信号だけを基準に同期状態を判定し、
垂直同期信号を用いていない。ゆえに、判定手段に入力
される信号の数を減少させ、該判定手段の端子数を減少
させることができる。
【００３７】また本発明は、前記判定手段の出力に応答
して作動する動作信号生成手段であって、前記表示装置
が第１同期状態を選択したときには該表示装置から出力
された基準垂直同期信号と基準水平同期信号と基準表示
クロック信号とが与えられ、第２同期状態を選択したと
きには該表示装置から出力された基準またはｍ倍速垂直
同期信号とｎ倍速水平同期信号とｎ倍速表示クロック信
号とが与えられ、前記判定手段で第１同期状態が選択さ
れたと判定されたとき、前記表示装置から与えられた前
記基準垂直同期信号と前記基準水平同期信号と前記基準
表示クロック信号とをそのまま前記キャラクタデータ発
生手段に与え、第２同期状態が選択されたと判定された
とき、前記表示装置から与えられた前記基準垂直同期信
号、または前記ｍ倍速垂直同期信号をｍ分の１分周して
得られる基準垂直同期信号を前記キャラクタデータ発生
手段に与え、前記ｎ倍速水平同期信号をｎ分の１分周し
て得られる基準水平同期信号を前記キャラクタデータ発
生手段および前記第２メモリに与え、前記ｎ倍速表示ク
ロック信号をｎ分の１分周して得られる基準表示クロッ
ク信号を前記キャラクタデータ発生手段および前記第１
メモリに与え、前記ｎ倍速水平同期信号および前記ｎ倍
速表示クロック信号をそのまま前記第３メモリに与える
動作信号生成手段を含むことを特徴とする。本発明に従
えば、前記キャラクタデータ発生装置のキャラクタデー
タ発生手段および第１〜第３メモリには、上述の動作信
号生成手段から各種の同期信号およびクロック信号が与
えられる。またこの動作信号生成手段は、表示装置の同
期状態に併せて、上述のように各信号を前記発生手段お
よび各メモリに与える。これによって、表示装置から出
力された前記いずれか一方水平および垂直同期信号なら
びに前記いずれか一方表示クロック信号が、基準水平お
よび基準垂直同期信号ならびに基準クロック信号である
とき、あるいは、ｎ倍速水平同期信号とｍ倍速または基
準垂直同期信号とｎ倍速クロック信号とであるときのい
ずれであっても前記表示手段および各メモリに必要な信
号を適確に生成して与えることができる。したがって、
上述のキャラクタデータ発生手段から出力された画素デ
ータで、前記第１および第２同期状態で選択的に表示を
行う表示装置に文字を表示することができる。
して作動する動作信号生成手段であって、前記表示装置
が第１同期状態を選択したときには該表示装置から出力
された基準垂直同期信号と基準水平同期信号と基準表示
クロック信号とが与えられ、第２同期状態を選択したと
きには該表示装置から出力された基準またはｍ倍速垂直
同期信号とｎ倍速水平同期信号とｎ倍速表示クロック信
号とが与えられ、前記判定手段で第１同期状態が選択さ
れたと判定されたとき、前記表示装置から与えられた前
記基準垂直同期信号と前記基準水平同期信号と前記基準
表示クロック信号とをそのまま前記キャラクタデータ発
生手段に与え、第２同期状態が選択されたと判定された
とき、前記表示装置から与えられた前記基準垂直同期信
号、または前記ｍ倍速垂直同期信号をｍ分の１分周して
得られる基準垂直同期信号を前記キャラクタデータ発生
手段に与え、前記ｎ倍速水平同期信号をｎ分の１分周し
て得られる基準水平同期信号を前記キャラクタデータ発
生手段および前記第２メモリに与え、前記ｎ倍速表示ク
ロック信号をｎ分の１分周して得られる基準表示クロッ
ク信号を前記キャラクタデータ発生手段および前記第１
メモリに与え、前記ｎ倍速水平同期信号および前記ｎ倍
速表示クロック信号をそのまま前記第３メモリに与える
動作信号生成手段を含むことを特徴とする。本発明に従
えば、前記キャラクタデータ発生装置のキャラクタデー
タ発生手段および第１〜第３メモリには、上述の動作信
号生成手段から各種の同期信号およびクロック信号が与
えられる。またこの動作信号生成手段は、表示装置の同
期状態に併せて、上述のように各信号を前記発生手段お
よび各メモリに与える。これによって、表示装置から出
力された前記いずれか一方水平および垂直同期信号なら
びに前記いずれか一方表示クロック信号が、基準水平お
よび基準垂直同期信号ならびに基準クロック信号である
とき、あるいは、ｎ倍速水平同期信号とｍ倍速または基
準垂直同期信号とｎ倍速クロック信号とであるときのい
ずれであっても前記表示手段および各メモリに必要な信
号を適確に生成して与えることができる。したがって、
上述のキャラクタデータ発生手段から出力された画素デ
ータで、前記第１および第２同期状態で選択的に表示を
行う表示装置に文字を表示することができる。
【００３８】
【発明の実施の形態】図１は、本発明の第１実施形態で
あるキャラクタデータ発生装置の電気的構成を示すブロ
ック図であり、図２はキャラクタデータ発生装置を備え
る表示装置を概略的に説明するためのブロック図であ
る。図１と図２とを併せて説明する。
あるキャラクタデータ発生装置の電気的構成を示すブロ
ック図であり、図２はキャラクタデータ発生装置を備え
る表示装置を概略的に説明するためのブロック図であ
る。図１と図２とを併せて説明する。
【００３９】キャラクタデータ発生装置は、ＮＴＳＣ方
式に対応するＯＳＤ回路２と、変換回路１１と、１／２
変換回路１５とを含んで構成される。このキャラクタデ
ータ発生装置は、ハイビジョン方式に対応されたＣＲＴ
４ａを備える表示装置に設けられる。
式に対応するＯＳＤ回路２と、変換回路１１と、１／２
変換回路１５とを含んで構成される。このキャラクタデ
ータ発生装置は、ハイビジョン方式に対応されたＣＲＴ
４ａを備える表示装置に設けられる。
【００４０】表示装置は、キャラクタデータ発生装置と
ＣＲＴ４ａとの他に、合成回路３と中央処理回路１６と
信号処理回路１７とを備える。ＣＲＴ４ａに表示するべ
きハイビジョン方式の映像信号は、該映像信号と垂直同
期信号ＶＳＹと倍速水平同期信号ＨＨＳＹとが合成され
た放送信号の形態で、アンテナで受信される。この垂直
同期信号ＶＳＹはＮＴＳＣ方式の垂直同期信号と等し
く、倍速水平同期信号はＮＴＳＣ方式の水平同期信号の
周波数の２倍の周波数の信号である。信号処理回路１７
は、アンテナからの出力を復調して得られた放送信号か
ら、ハイビジョン方式の映像信号と垂直および倍速水平
同期信号ＶＳＹ，ＨＨＳＹとを分離し、かつ倍速水平同
期信号ＨＨＳＹに対応した倍速表示クロック信号ＨＯＣ
Ｋを生成する。倍速表示クロック信号は、ＮＴＳＣ方式
の表示クロック信号の周波数の２倍の周波数の信号であ
る。映像信号は、合成回路３に与えられる。垂直および
倍速水平同期信号ＶＳＹ，ＨＨＳＹならびに倍速表示ク
ロック信号ＨＯＣＫは、ＣＲＴ４ａに与えられ、ＣＲＴ
４ａでの走査線の走査の制御に用いられる。
ＣＲＴ４ａとの他に、合成回路３と中央処理回路１６と
信号処理回路１７とを備える。ＣＲＴ４ａに表示するべ
きハイビジョン方式の映像信号は、該映像信号と垂直同
期信号ＶＳＹと倍速水平同期信号ＨＨＳＹとが合成され
た放送信号の形態で、アンテナで受信される。この垂直
同期信号ＶＳＹはＮＴＳＣ方式の垂直同期信号と等し
く、倍速水平同期信号はＮＴＳＣ方式の水平同期信号の
周波数の２倍の周波数の信号である。信号処理回路１７
は、アンテナからの出力を復調して得られた放送信号か
ら、ハイビジョン方式の映像信号と垂直および倍速水平
同期信号ＶＳＹ，ＨＨＳＹとを分離し、かつ倍速水平同
期信号ＨＨＳＹに対応した倍速表示クロック信号ＨＯＣ
Ｋを生成する。倍速表示クロック信号は、ＮＴＳＣ方式
の表示クロック信号の周波数の２倍の周波数の信号であ
る。映像信号は、合成回路３に与えられる。垂直および
倍速水平同期信号ＶＳＹ，ＨＨＳＹならびに倍速表示ク
ロック信号ＨＯＣＫは、ＣＲＴ４ａに与えられ、ＣＲＴ
４ａでの走査線の走査の制御に用いられる。
【００４１】上述のキャラクタデータ発生装置は、チャ
ンネル等の文字を、ハイビジョン方式等よりも走査速度
の遅いＮＴＳＣ方式に対応したＯＳＤ回路２を用いて発
生させ、ハイビジョン方式に対応したＣＲＴ４ａの表示
画面に表示することのできるキャラクタデータに変換す
る装置である。
ンネル等の文字を、ハイビジョン方式等よりも走査速度
の遅いＮＴＳＣ方式に対応したＯＳＤ回路２を用いて発
生させ、ハイビジョン方式に対応したＣＲＴ４ａの表示
画面に表示することのできるキャラクタデータに変換す
る装置である。
【００４２】キャラクタデータ発生装置は、表示装置の
中央処理回路１６に制御されて、該回路１６内のメモリ
または該回路１６と別個に備えられるメモリから、チャ
ンネル等を表す文字データを取込む。キャラクタデータ
発生装置には、さらに、ＣＲＴ４ａから、垂直同期信号
ＶＳＹと倍速水平同期信号ＨＨＳＹと倍速表示クロック
信号ＨＯＣＫとが与えられる。取込まれた文字データお
よび垂直同期信号ＶＳＹは、ＯＳＤ回路２に与えられ、
倍速水平同期信号ＨＨＳＹと倍速表示クロック信号ＨＯ
ＣＫとは、１／２変換回路１５に与えられる。また、垂
直および倍速水平同期信号ＶＳＹ，ＨＨＳＹは、変換回
路１１にも与えられる。
中央処理回路１６に制御されて、該回路１６内のメモリ
または該回路１６と別個に備えられるメモリから、チャ
ンネル等を表す文字データを取込む。キャラクタデータ
発生装置には、さらに、ＣＲＴ４ａから、垂直同期信号
ＶＳＹと倍速水平同期信号ＨＨＳＹと倍速表示クロック
信号ＨＯＣＫとが与えられる。取込まれた文字データお
よび垂直同期信号ＶＳＹは、ＯＳＤ回路２に与えられ、
倍速水平同期信号ＨＨＳＹと倍速表示クロック信号ＨＯ
ＣＫとは、１／２変換回路１５に与えられる。また、垂
直および倍速水平同期信号ＶＳＹ，ＨＨＳＹは、変換回
路１１にも与えられる。
【００４３】倍速水平同期信号ＨＨＳＹと倍速表示クロ
ック信号ＨＯＣＫとは、１／２変換回路１５によって２
分の１分周（１／２分周）されて、ＮＴＳＣ方式のＣＲ
Ｔ４の水平同期信号および表示クロック信号と等しい水
平同期信号ＨＳＹと表示クロック信号ＯＣＫとして、Ｏ
ＳＤ回路２に与えられる。
ック信号ＨＯＣＫとは、１／２変換回路１５によって２
分の１分周（１／２分周）されて、ＮＴＳＣ方式のＣＲ
Ｔ４の水平同期信号および表示クロック信号と等しい水
平同期信号ＨＳＹと表示クロック信号ＯＣＫとして、Ｏ
ＳＤ回路２に与えられる。
【００４４】ＯＳＤ回路２は、与えられた文字データに
基づいて、ＮＴＳＣ方式のＣＲＴで表示することができ
る赤Ｒ、緑Ｇ、青Ｂの３種類のフォントデータを生成す
る。生成されたフォントデータは、表示クロック信号Ｏ
ＣＫに基づいた周期で、変換回路１１に出力される。
基づいて、ＮＴＳＣ方式のＣＲＴで表示することができ
る赤Ｒ、緑Ｇ、青Ｂの３種類のフォントデータを生成す
る。生成されたフォントデータは、表示クロック信号Ｏ
ＣＫに基づいた周期で、変換回路１１に出力される。
【００４５】変換回路１１は、ラインバッファ１２と、
中間ラインバッファ１３と、ラインシフトレジスタ１４
とを含んで構成される。ＯＳＤ回路２から出力された走
査線１本に対する３色のフォントデータＲ，Ｇ，Ｂは、
この変換回路１１によって、走査線２本分に対する３色
のキャラクタデータＨＲ，ＨＧ，ＨＢに変換される。さ
らに、キャラクタデータＨＲ，ＨＧ，ＨＢは、倍速表示
信号ＨＯＣＫに基づいた周期で、合成回路３に出力され
る。これによって、キャラクタデータＨＲ，ＨＧ，ＨＢ
の出力周期は、フォントデータＲ，Ｇ，Ｂの出力周期の
半分になる。
中間ラインバッファ１３と、ラインシフトレジスタ１４
とを含んで構成される。ＯＳＤ回路２から出力された走
査線１本に対する３色のフォントデータＲ，Ｇ，Ｂは、
この変換回路１１によって、走査線２本分に対する３色
のキャラクタデータＨＲ，ＨＧ，ＨＢに変換される。さ
らに、キャラクタデータＨＲ，ＨＧ，ＨＢは、倍速表示
信号ＨＯＣＫに基づいた周期で、合成回路３に出力され
る。これによって、キャラクタデータＨＲ，ＨＧ，ＨＢ
の出力周期は、フォントデータＲ，Ｇ，Ｂの出力周期の
半分になる。
【００４６】合成回路３は、変換回路１１から与えられ
たキャラクタデータと信号処理回路１７から与えられた
映像信号とを合成して、合成結果を表す信号をＣＲＴ４
ａに出力する。ＣＲＴ４ａは合成回路３から与えられた
信号を表示画面に表示することで、ハイビジョン方式の
映像とともに、チャンネル等の文字を表示する。
たキャラクタデータと信号処理回路１７から与えられた
映像信号とを合成して、合成結果を表す信号をＣＲＴ４
ａに出力する。ＣＲＴ４ａは合成回路３から与えられた
信号を表示画面に表示することで、ハイビジョン方式の
映像とともに、チャンネル等の文字を表示する。
【００４７】これによって、変換回路１１とＮＴＳＣ方
式のＯＳＤ回路２とを用いて、ハイビジョン方式のＣＲ
Ｔ４ａにチャンネル等の文字を表示することができる。
ＮＴＳＣ方式に対応したＯＳＤ回路２は、ハイビジョン
方式に対応した従来技術のＯＳＤ回路より安価で、回路
規模も小さいため、表示装置を小型化することができ、
さらに製造コストを抑えることができる。
式のＯＳＤ回路２とを用いて、ハイビジョン方式のＣＲ
Ｔ４ａにチャンネル等の文字を表示することができる。
ＮＴＳＣ方式に対応したＯＳＤ回路２は、ハイビジョン
方式に対応した従来技術のＯＳＤ回路より安価で、回路
規模も小さいため、表示装置を小型化することができ、
さらに製造コストを抑えることができる。
【００４８】図３は、変換回路１１の具体的な電気的構
成を示すブロック図である。上述したように、変換回路
１１は、ラインバッファ１２と、中間ラインバッファ１
３と、ラインシフトレジスタ１４とを含んで構成され
る。変換回路１１にはＯＳＤ回路２から３色のフォント
データＲ，Ｇ，Ｂが与えられるので、ラインバッファ１
２と中間ラインバッファ１３とラインシフトレジスタ１
４とは、各色のフォントデータ毎に備えられる。たとえ
ば、赤色のフォントデータＲに対して、ラインバッファ
１２Ｒ、中間ラインバッファ１３Ｒ、ラインシフトレジ
スタ１４Ｒが備えられる。他の色のフォントデータＧ，
Ｂについても同様に、３種類のバッファがそれぞれ備え
られる。以下、赤色のフォントデータＲの処理および該
フォントデータに対して備えられるバッファ等について
説明を行い、他の色のフォントデータＧ，Ｂに対しての
処理および備えられるバッファ等の構造は上述の処理と
同様であるため、説明は省略する。
成を示すブロック図である。上述したように、変換回路
１１は、ラインバッファ１２と、中間ラインバッファ１
３と、ラインシフトレジスタ１４とを含んで構成され
る。変換回路１１にはＯＳＤ回路２から３色のフォント
データＲ，Ｇ，Ｂが与えられるので、ラインバッファ１
２と中間ラインバッファ１３とラインシフトレジスタ１
４とは、各色のフォントデータ毎に備えられる。たとえ
ば、赤色のフォントデータＲに対して、ラインバッファ
１２Ｒ、中間ラインバッファ１３Ｒ、ラインシフトレジ
スタ１４Ｒが備えられる。他の色のフォントデータＧ，
Ｂについても同様に、３種類のバッファがそれぞれ備え
られる。以下、赤色のフォントデータＲの処理および該
フォントデータに対して備えられるバッファ等について
説明を行い、他の色のフォントデータＧ，Ｂに対しての
処理および備えられるバッファ等の構造は上述の処理と
同様であるため、説明は省略する。
【００４９】ラインバッファ１２Ｒは、ｎ段にわたって
縦続接続されるＤ型フリップフロップＤ１〜Ｄｎで構成
される。ｎとは、ＣＲＴ４ａの表示画面の１水平ライ
ン、すなわち１本の走査線に対する画素数に相当する。
ラインバッファ１２ＲのＤ型フリップフロップＤ１〜Ｄ
ｎのクロック入力ＣＫには、表示クロック信号ＯＣＫが
共通に与えられる。第１段のＤ型フリップフロップＤ１
の入力Ｄには、ＯＳＤ回路２から１水平ラインの１画素
分の赤色のフォントデータＲが順次的に与えられる。そ
のフォントデータＲは、出力Ｑから後段のＤ型フリップ
フロップＤ２の入力Ｄに、表示クロック信号ＯＣＫの立
上がりに同期して、シフトされる。この動作と同様の動
作で、Ｄ型フリップフロップＤ２以後のＤ型フリップフ
ロップＤ３〜Ｄｎにも、フォントデータＲがシフトされ
る。これによって、Ｄ型フリップフロップＤ１に与えら
れたフォントデータＲは、１画素分ずつ、後段に接続さ
れるＤ型フリップフロップに順次的にシフトされて、最
終段のＤ型フリップフロップＤｎに至る。
縦続接続されるＤ型フリップフロップＤ１〜Ｄｎで構成
される。ｎとは、ＣＲＴ４ａの表示画面の１水平ライ
ン、すなわち１本の走査線に対する画素数に相当する。
ラインバッファ１２ＲのＤ型フリップフロップＤ１〜Ｄ
ｎのクロック入力ＣＫには、表示クロック信号ＯＣＫが
共通に与えられる。第１段のＤ型フリップフロップＤ１
の入力Ｄには、ＯＳＤ回路２から１水平ラインの１画素
分の赤色のフォントデータＲが順次的に与えられる。そ
のフォントデータＲは、出力Ｑから後段のＤ型フリップ
フロップＤ２の入力Ｄに、表示クロック信号ＯＣＫの立
上がりに同期して、シフトされる。この動作と同様の動
作で、Ｄ型フリップフロップＤ２以後のＤ型フリップフ
ロップＤ３〜Ｄｎにも、フォントデータＲがシフトされ
る。これによって、Ｄ型フリップフロップＤ１に与えら
れたフォントデータＲは、１画素分ずつ、後段に接続さ
れるＤ型フリップフロップに順次的にシフトされて、最
終段のＤ型フリップフロップＤｎに至る。
【００５０】図４（２）は、図４（１）の記号で表さ
れ、ラインバッファ１２Ｒを構成するＤ型フリップフロ
ップＤ１〜Ｄｎの内部構成を示す等価回路図である。こ
のＤ型フリップフロップは、クロックドインバータ回路
ＩＮ１，ＩＮ３，ＩＮ４，ＩＮ６と、インバータ回路Ｉ
Ｎ２，ＩＮ５〜ＩＮ８とを含む。クロックドインバータ
回路ＩＮ１、インバータ回路ＩＮ２、クロックドインバ
ータ回路ＩＮ４、インバータ回路ＩＮ５〜ＩＮ７は、こ
の順で縦続接続される。クロックドインバータ回路ＩＮ
３の入力端子と出力端子とが、インバータ回路ＩＮ２の
出力端子と入力端子とに個別に接続される。またクロッ
クドインバータ回路ＩＮ６の入力端子と出力端子とが、
インバータ回路ＩＮ５の出力端子と入力端子とに個別に
接続される。クロックドインバータ回路ＩＮ１の入力端
子がＤ型フリップフロップの入力Ｄに相当し、インバー
タ回路ＩＮ８の出力端子が出力Ｑに相当する。また、ク
ロックドインバータ回路ＩＮ３，ＩＮ４のクロック入力
とクロックドインバータ回路ＩＮ１，ＩＮ６の反転クロ
ック入力とが、Ｄ型フリップフロップのクロック入力Ｃ
Ｋに相当する。
れ、ラインバッファ１２Ｒを構成するＤ型フリップフロ
ップＤ１〜Ｄｎの内部構成を示す等価回路図である。こ
のＤ型フリップフロップは、クロックドインバータ回路
ＩＮ１，ＩＮ３，ＩＮ４，ＩＮ６と、インバータ回路Ｉ
Ｎ２，ＩＮ５〜ＩＮ８とを含む。クロックドインバータ
回路ＩＮ１、インバータ回路ＩＮ２、クロックドインバ
ータ回路ＩＮ４、インバータ回路ＩＮ５〜ＩＮ７は、こ
の順で縦続接続される。クロックドインバータ回路ＩＮ
３の入力端子と出力端子とが、インバータ回路ＩＮ２の
出力端子と入力端子とに個別に接続される。またクロッ
クドインバータ回路ＩＮ６の入力端子と出力端子とが、
インバータ回路ＩＮ５の出力端子と入力端子とに個別に
接続される。クロックドインバータ回路ＩＮ１の入力端
子がＤ型フリップフロップの入力Ｄに相当し、インバー
タ回路ＩＮ８の出力端子が出力Ｑに相当する。また、ク
ロックドインバータ回路ＩＮ３，ＩＮ４のクロック入力
とクロックドインバータ回路ＩＮ１，ＩＮ６の反転クロ
ック入力とが、Ｄ型フリップフロップのクロック入力Ｃ
Ｋに相当する。
【００５１】上述の構造を有する各Ｄ型フリップフロッ
プＤ１〜Ｄｎは、１画素分のフォントデータＲをシフト
し、マスタ・スレーブ動作を行う。たとえば、Ｄ型フリ
ップフロップＤ１では、表示クロック信号ＯＣＫが立下
がると、入力Ｄから与えられた信号が、２つのクロック
ドインバータ回路ＩＮ１，ＩＮ３とインバータ回路ＩＮ
２とによるマスターラッチ動作によってラッチされる。
表示クロック信号ＯＣＫが立上がると、マスターラッチ
動作によってラッチされていた信号は、２つのクロック
ドインバータ回路ＩＮ４，ＩＮ６とインバータ回路ＩＮ
５とによるスレーブラッチ動作によって、表示クロック
信号ＯＣＫが次に立上がるまで、インバータ回路ＩＮ
７，ＩＮ８を介して、出力Ｑから出力される。これによ
って、各Ｄ型フリップフロップは、入力Ｄから与えられ
た信号を、表示クロック信号ＯＣＫの立上がりごとに表
示クロック信号ＯＣＫの１周期分の期間だけ出力する。
プＤ１〜Ｄｎは、１画素分のフォントデータＲをシフト
し、マスタ・スレーブ動作を行う。たとえば、Ｄ型フリ
ップフロップＤ１では、表示クロック信号ＯＣＫが立下
がると、入力Ｄから与えられた信号が、２つのクロック
ドインバータ回路ＩＮ１，ＩＮ３とインバータ回路ＩＮ
２とによるマスターラッチ動作によってラッチされる。
表示クロック信号ＯＣＫが立上がると、マスターラッチ
動作によってラッチされていた信号は、２つのクロック
ドインバータ回路ＩＮ４，ＩＮ６とインバータ回路ＩＮ
５とによるスレーブラッチ動作によって、表示クロック
信号ＯＣＫが次に立上がるまで、インバータ回路ＩＮ
７，ＩＮ８を介して、出力Ｑから出力される。これによ
って、各Ｄ型フリップフロップは、入力Ｄから与えられ
た信号を、表示クロック信号ＯＣＫの立上がりごとに表
示クロック信号ＯＣＫの１周期分の期間だけ出力する。
【００５２】したがって、ラインバッファ１２Ｒの各Ｄ
型フリップフロップＤ１〜Ｄｎは、表示クロック信号Ｏ
ＣＫが立下がるたびに、ＯＳＤ回路２からの出力、また
は前段に接続されるＤ型フリップフロップからの出力を
取込み保持する。次いで、表示クロック信号ＯＣＫが立
上がるごとに、該各Ｄ型フリップフロップＤ１〜Ｄｎに
保持された前記出力を、出力Ｑから次段のＤ型フリップ
フロップと中間ラインバッファ１３Ｒの同一段のＤ型フ
リップフロップとに出力する。
型フリップフロップＤ１〜Ｄｎは、表示クロック信号Ｏ
ＣＫが立下がるたびに、ＯＳＤ回路２からの出力、また
は前段に接続されるＤ型フリップフロップからの出力を
取込み保持する。次いで、表示クロック信号ＯＣＫが立
上がるごとに、該各Ｄ型フリップフロップＤ１〜Ｄｎに
保持された前記出力を、出力Ｑから次段のＤ型フリップ
フロップと中間ラインバッファ１３Ｒの同一段のＤ型フ
リップフロップとに出力する。
【００５３】再び図３を参照する。中間ラインバッファ
１３Ｒも、前述のラインバッファ１２Ｒと同様に、ｎ段
にわたって縦続接続されるＤ型フリップフロップＤＭ１
〜ＤＭｎで構成される。各Ｄ型フリップフロップＤＭ１
〜ＤＭｎの具体的な電気的構成およびその詳細な挙動
は、ラインバッファ１２Ｒを構成するＤ型フリップフロ
ップＤ１〜Ｄｎと同一であるので説明は省略する。
１３Ｒも、前述のラインバッファ１２Ｒと同様に、ｎ段
にわたって縦続接続されるＤ型フリップフロップＤＭ１
〜ＤＭｎで構成される。各Ｄ型フリップフロップＤＭ１
〜ＤＭｎの具体的な電気的構成およびその詳細な挙動
は、ラインバッファ１２Ｒを構成するＤ型フリップフロ
ップＤ１〜Ｄｎと同一であるので説明は省略する。
【００５４】各Ｄ型フリップフロップＤＭ１〜ＤＭｎの
クロック入力ＣＫには、反転された水平同期信号ＨＳＹ
である反転水平同期信号＊ＨＳＹが共通に与えられる。
各段のＤ型フリップフロップの入力Ｄには、ラインバッ
ファ１２Ｒの同一段のＤ型フリップフロップの出力Ｑか
らの出力が与えられる。たとえば、第１段目のＤ型フリ
ップフロップＤＭ１の入力Ｄには、ラインバッファ１２
Ｒの第１段目のＤ型フリップフロップＤ１の出力が与え
られる。中間ラインバッファ１３Ｒの各Ｄ型フリップフ
ロップＤＭ１〜ＤＭｎは、ラインバッファ１２Ｒの各Ｄ
型フリップフロップから与えられる信号を反転水平同期
信号＊ＨＳＹが立上がるごとに、反転水平同期信号＊Ｈ
ＳＹの１周期分の間だけ、ラインシフトレジスタ１４Ｒ
に出力する。
クロック入力ＣＫには、反転された水平同期信号ＨＳＹ
である反転水平同期信号＊ＨＳＹが共通に与えられる。
各段のＤ型フリップフロップの入力Ｄには、ラインバッ
ファ１２Ｒの同一段のＤ型フリップフロップの出力Ｑか
らの出力が与えられる。たとえば、第１段目のＤ型フリ
ップフロップＤＭ１の入力Ｄには、ラインバッファ１２
Ｒの第１段目のＤ型フリップフロップＤ１の出力が与え
られる。中間ラインバッファ１３Ｒの各Ｄ型フリップフ
ロップＤＭ１〜ＤＭｎは、ラインバッファ１２Ｒの各Ｄ
型フリップフロップから与えられる信号を反転水平同期
信号＊ＨＳＹが立上がるごとに、反転水平同期信号＊Ｈ
ＳＹの１周期分の間だけ、ラインシフトレジスタ１４Ｒ
に出力する。
【００５５】ラインシフトレジスタ１４Ｒは、ｎ段にわ
たって縦続接続されるフリップフロップＲＦ１〜ＲＦｎ
で構成される。各フリップフロップＲＦ１〜ＲＦｎの入
力ＰＤには、中間ラインバッファ１３Ｒの同一段のＤ型
フリップフロップの出力Ｑからの信号が与えられる。た
とえば、第１段のフリップフロップＲＦ１の入力ＰＤに
は、中間ラインバッファ１３ＲのＤ型フリップフロップ
ＤＭ１の出力Ｑからの信号が与えられる。各フリップフ
ロップＲＦ１〜ＲＦｎのリセット入力Ｒには、反転され
た垂直同期信号ＶＳＹである反転垂直同期信号＊ＶＳＹ
が共通に与えられ、入力ＰＥには、反転された倍速水平
同期信号ＨＨＳＹである反転倍速水平同期信号＊ＨＨＳ
Ｙが共通に与えられる。各フリップフロップＲＦ１〜Ｒ
Ｆｎのクロック入力ＣＫには、倍速表示クロック信号Ｈ
ＯＣＫが共通に与えられる。
たって縦続接続されるフリップフロップＲＦ１〜ＲＦｎ
で構成される。各フリップフロップＲＦ１〜ＲＦｎの入
力ＰＤには、中間ラインバッファ１３Ｒの同一段のＤ型
フリップフロップの出力Ｑからの信号が与えられる。た
とえば、第１段のフリップフロップＲＦ１の入力ＰＤに
は、中間ラインバッファ１３ＲのＤ型フリップフロップ
ＤＭ１の出力Ｑからの信号が与えられる。各フリップフ
ロップＲＦ１〜ＲＦｎのリセット入力Ｒには、反転され
た垂直同期信号ＶＳＹである反転垂直同期信号＊ＶＳＹ
が共通に与えられ、入力ＰＥには、反転された倍速水平
同期信号ＨＨＳＹである反転倍速水平同期信号＊ＨＨＳ
Ｙが共通に与えられる。各フリップフロップＲＦ１〜Ｒ
Ｆｎのクロック入力ＣＫには、倍速表示クロック信号Ｈ
ＯＣＫが共通に与えられる。
【００５６】各フリップフロップＲＦ１〜ＲＦｎは、入
力ＰＥおよびリセット入力Ｒに与えられる信号に制御さ
れて、中間ラインバッファＤＭ１〜ＤＭｎから各入力Ｐ
Ｄに与えられる信号の取込みのタイミングが決定され
る。また各フリップフロップＲＦ１〜ＲＦｎに取込まれ
た信号は、倍速表示クロック信号ＨＯＣＫの立上がりに
同期して、出力Ｑから後段のフリップフロップＤ２の入
力Ｄにシフトされる。このようにして、後段に接続され
るフリップフロップに中間ラインバッファ１３Ｒからの
出力が、次々とシフトされる。
力ＰＥおよびリセット入力Ｒに与えられる信号に制御さ
れて、中間ラインバッファＤＭ１〜ＤＭｎから各入力Ｐ
Ｄに与えられる信号の取込みのタイミングが決定され
る。また各フリップフロップＲＦ１〜ＲＦｎに取込まれ
た信号は、倍速表示クロック信号ＨＯＣＫの立上がりに
同期して、出力Ｑから後段のフリップフロップＤ２の入
力Ｄにシフトされる。このようにして、後段に接続され
るフリップフロップに中間ラインバッファ１３Ｒからの
出力が、次々とシフトされる。
【００５７】図５（２）は、図５（１）に表す記号で示
され、ラインシフトレジスタ１４Ｒを構成するフリップ
フロップＲＦ１〜ＲＦｎの内部構成を示す等価回路図で
ある。各フリップフロップは、インバータ回路ＩＮ２１
〜ＩＮ２４、クロックドインバータ回路ＣＩＮ２１〜Ｃ
ＩＮ２４、ＡＮＤ回路ＡＮ１〜ＡＮ４、ＮＯＲ回路ＮＯ
１，ＮＯ２を含む。
され、ラインシフトレジスタ１４Ｒを構成するフリップ
フロップＲＦ１〜ＲＦｎの内部構成を示す等価回路図で
ある。各フリップフロップは、インバータ回路ＩＮ２１
〜ＩＮ２４、クロックドインバータ回路ＣＩＮ２１〜Ｃ
ＩＮ２４、ＡＮＤ回路ＡＮ１〜ＡＮ４、ＮＯＲ回路ＮＯ
１，ＮＯ２を含む。
【００５８】インバータ回路ＩＮ２１，ＩＮ２２とクロ
ックドインバータ回路ＣＩＮ２１との各入力端子は、フ
リップフロップの入力ＰＤ，ＰＥ，Ｄに相当する。ＡＮ
Ｄ回路ＡＮ１の一対の入力端子にはインバータ回路ＩＮ
２１の出力端子と入力ＰＥとが接続される。ＡＮＤ回路
ＡＮ２の一対の入力端子にはインバータ回路ＩＮ２２の
出力端子とクロックドインバータ回路ＣＩＮ２１の出力
端子とが接続される。ＮＯＲ回路ＮＯ１は３つの入力端
子を有し、そのうちの１つがフリップフロップのリセッ
ト入力Ｒに相当し、残余の２つにはＡＮＤ回路ＡＮ１，
ＡＮ２の出力端子が個別に接続される。クロックドイン
バータ回路ＣＩＮ２２の入力端子はＮＯＲ回路ＮＯ１の
出力端子と接続され、出力端子はクロックドインバータ
回路ＣＩＮ２１の出力端子と接続される。ＮＯＲ回路Ｎ
Ｏ１とクロックドインバータ回路ＣＩＮ２３とが縦続接
続される。
ックドインバータ回路ＣＩＮ２１との各入力端子は、フ
リップフロップの入力ＰＤ，ＰＥ，Ｄに相当する。ＡＮ
Ｄ回路ＡＮ１の一対の入力端子にはインバータ回路ＩＮ
２１の出力端子と入力ＰＥとが接続される。ＡＮＤ回路
ＡＮ２の一対の入力端子にはインバータ回路ＩＮ２２の
出力端子とクロックドインバータ回路ＣＩＮ２１の出力
端子とが接続される。ＮＯＲ回路ＮＯ１は３つの入力端
子を有し、そのうちの１つがフリップフロップのリセッ
ト入力Ｒに相当し、残余の２つにはＡＮＤ回路ＡＮ１，
ＡＮ２の出力端子が個別に接続される。クロックドイン
バータ回路ＣＩＮ２２の入力端子はＮＯＲ回路ＮＯ１の
出力端子と接続され、出力端子はクロックドインバータ
回路ＣＩＮ２１の出力端子と接続される。ＮＯＲ回路Ｎ
Ｏ１とクロックドインバータ回路ＣＩＮ２３とが縦続接
続される。
【００５９】ＡＮＤ回路ＡＮ３の一対の入力端子にはイ
ンバータ回路ＩＮ２１の出力端子と入力ＰＥとが接続さ
れる。ＡＮＤ回路ＡＮ４の一対の入力端子にはインバー
タ回路ＩＮ２２の出力端子とクロックドインバータ回路
ＣＩＮ２３の出力端子とが接続される。ＮＯＲ回路ＮＯ
１は３つの入力端子を有し、リセット入力ＲとＡＮＤ回
路ＡＮ４，ＡＮ３の出力端子とに個別に接続される。ク
ロックドインバータ回路ＣＩＮ２４の入力端子はＮＯＲ
回路ＮＯ２の出力端子と接続され、出力端子はクロック
ドインバータ回路ＣＩＮ２３の出力端子と接続される。
さらにＮＯＲ回路ＮＯ２とインバータ回路ＩＮ２３，Ｉ
Ｎ２４とが縦続接続され、インバータ回路ＩＮ２４の出
力端子がフリップフロップＲＦ１〜ＲＦｎの出力Ｑに相
当する。
ンバータ回路ＩＮ２１の出力端子と入力ＰＥとが接続さ
れる。ＡＮＤ回路ＡＮ４の一対の入力端子にはインバー
タ回路ＩＮ２２の出力端子とクロックドインバータ回路
ＣＩＮ２３の出力端子とが接続される。ＮＯＲ回路ＮＯ
１は３つの入力端子を有し、リセット入力ＲとＡＮＤ回
路ＡＮ４，ＡＮ３の出力端子とに個別に接続される。ク
ロックドインバータ回路ＣＩＮ２４の入力端子はＮＯＲ
回路ＮＯ２の出力端子と接続され、出力端子はクロック
ドインバータ回路ＣＩＮ２３の出力端子と接続される。
さらにＮＯＲ回路ＮＯ２とインバータ回路ＩＮ２３，Ｉ
Ｎ２４とが縦続接続され、インバータ回路ＩＮ２４の出
力端子がフリップフロップＲＦ１〜ＲＦｎの出力Ｑに相
当する。
【００６０】このような構造を有し、ラインシフトレジ
スタ１４Ｒを構成する各フリップフロップＲＦ１〜ＲＦ
ｎは、入力ＰＥに与えられる反転倍速水平同期信号＊Ｈ
ＨＳＹと、リセット入力Ｒに与えられる反転垂直同期信
号＊ＶＳＹとに基づいて、該信号＊ＨＨＳＹがハイレベ
ルで該信号＊ＶＳＹがローレベルの期間に入力ＰＤに与
えられる信号を取込む。取込まれた信号は、前記信号＊
ＶＳＹ，ＨＨＳＹが常にローレベルの期間に、クロック
入力ＣＫに与えられる倍速表示クロック信号ＨＯＣＫに
基づいて、次段にシフトされ、マスタ・スレーブ動作が
行われる。
スタ１４Ｒを構成する各フリップフロップＲＦ１〜ＲＦ
ｎは、入力ＰＥに与えられる反転倍速水平同期信号＊Ｈ
ＨＳＹと、リセット入力Ｒに与えられる反転垂直同期信
号＊ＶＳＹとに基づいて、該信号＊ＨＨＳＹがハイレベ
ルで該信号＊ＶＳＹがローレベルの期間に入力ＰＤに与
えられる信号を取込む。取込まれた信号は、前記信号＊
ＶＳＹ，ＨＨＳＹが常にローレベルの期間に、クロック
入力ＣＫに与えられる倍速表示クロック信号ＨＯＣＫに
基づいて、次段にシフトされ、マスタ・スレーブ動作が
行われる。
【００６１】具体的には、クロック入力ＣＫに取込まれ
る倍速表示クロック信号ＨＯＣＫが立下がったときに、
インバータ回路ＩＮ２１，ＩＮ２２と、ＡＮＤ回路ＡＮ
１，ＡＮ２と、ＮＯＲ回路ＮＯ１と、クロックドインバ
ータ回路ＣＩＮ２１，ＣＩＮ２２とによって、入力Ｄお
よび入力ＰＤから与えられる信号は取込まれ、マスター
ラッチ動作が行われる。次に、倍速表示クロック信号Ｈ
ＯＣＫが立上がったときに、ＡＮＤ回路ＡＮ３，ＡＮ４
と、ＮＯＲ回路ＮＯ２と、クロックドインバータ回路Ｃ
ＩＮ２３，ＣＩＮ２４とによって、取込まれた信号は出
力され、スレーブラッチ動作が行われる。
る倍速表示クロック信号ＨＯＣＫが立下がったときに、
インバータ回路ＩＮ２１，ＩＮ２２と、ＡＮＤ回路ＡＮ
１，ＡＮ２と、ＮＯＲ回路ＮＯ１と、クロックドインバ
ータ回路ＣＩＮ２１，ＣＩＮ２２とによって、入力Ｄお
よび入力ＰＤから与えられる信号は取込まれ、マスター
ラッチ動作が行われる。次に、倍速表示クロック信号Ｈ
ＯＣＫが立上がったときに、ＡＮＤ回路ＡＮ３，ＡＮ４
と、ＮＯＲ回路ＮＯ２と、クロックドインバータ回路Ｃ
ＩＮ２３，ＣＩＮ２４とによって、取込まれた信号は出
力され、スレーブラッチ動作が行われる。
【００６２】たとえば、フリップフロップＲＦ１で、中
間ラインバッファ１３Ｒから入力ＰＤに与えられる信号
を取込む場合について説明する。この場合に、まず最初
は、クロック入力ＣＫに与えられる反転倍速表示クロッ
ク信号＊ＨＯＣＫはローレベルであり、入力ＰＥに与え
られる反転倍速水平同期信号＊ＨＨＳＹは、ハイレベル
であると仮定する。入力Ｄは接地されるので、常にロー
レベルを保つ。ハイレベルの反転倍速水平同期信号＊Ｈ
ＨＳＹは、インバータＩＮ２２とＡＮＤ回路ＡＮ３とに
与えられ、さらにインバータ回路ＩＮ２２によって反転
されてＡＮＤ回路ＡＮ２，ＡＮ４とに与えられる。入力
ＰＤに与えられた信号は、インバータ回路ＩＮ２１によ
って反転されてＡＮＤ回路ＡＮ１，ＡＮ３に与えられ
る。
間ラインバッファ１３Ｒから入力ＰＤに与えられる信号
を取込む場合について説明する。この場合に、まず最初
は、クロック入力ＣＫに与えられる反転倍速表示クロッ
ク信号＊ＨＯＣＫはローレベルであり、入力ＰＥに与え
られる反転倍速水平同期信号＊ＨＨＳＹは、ハイレベル
であると仮定する。入力Ｄは接地されるので、常にロー
レベルを保つ。ハイレベルの反転倍速水平同期信号＊Ｈ
ＨＳＹは、インバータＩＮ２２とＡＮＤ回路ＡＮ３とに
与えられ、さらにインバータ回路ＩＮ２２によって反転
されてＡＮＤ回路ＡＮ２，ＡＮ４とに与えられる。入力
ＰＤに与えられた信号は、インバータ回路ＩＮ２１によ
って反転されてＡＮＤ回路ＡＮ１，ＡＮ３に与えられ
る。
【００６３】ＡＮＤ回路ＡＮ１は、一方入力端子にハイ
レベルの反転倍速水平同期信号＊ＨＨＳＹが与えられる
ため、他方入力端子に与えられる信号、すなわち入力Ｐ
Ｄに与えられた信号を反転させた信号をＮＯＲ回路ＮＯ
１に出力する。ＡＮＤ回路ＡＮ２は、一方入力端子にハ
イレベルの反転倍速水平同期信号＊ＨＨＳＹが反転して
与えられるため、他方入力端子に与えられる信号レベル
に関係なく、ローレベルの信号をＮＯＲ回路ＮＯ２に出
力する。またこのとき、リセット入力Ｒに与えられたロ
ーレベルの反転垂直同期信号＊ＶＳＹが、ＮＯＲ回路Ｎ
Ｏ１に与えられる。したがって、ＮＯＲ回路ＮＯ１は、
２つの入力端子にローレベルの信号が入力されるため、
残余の入力端子に与えられる信号、すなわち入力ＰＤか
らの信号を反転させた信号を、さらに反転して出力す
る。この後、クロックドインバータ回路ＣＩＮ２１，Ｃ
ＩＮ２２と上述した回路とによって、クロック入力ＣＫ
から与えられる倍速表示クロック信号ＨＯＣＫがハイレ
ベルに立上がるまで、反転された入力ＰＤからの信号を
ラッチするマスターラッチ動作が行われる。
レベルの反転倍速水平同期信号＊ＨＨＳＹが与えられる
ため、他方入力端子に与えられる信号、すなわち入力Ｐ
Ｄに与えられた信号を反転させた信号をＮＯＲ回路ＮＯ
１に出力する。ＡＮＤ回路ＡＮ２は、一方入力端子にハ
イレベルの反転倍速水平同期信号＊ＨＨＳＹが反転して
与えられるため、他方入力端子に与えられる信号レベル
に関係なく、ローレベルの信号をＮＯＲ回路ＮＯ２に出
力する。またこのとき、リセット入力Ｒに与えられたロ
ーレベルの反転垂直同期信号＊ＶＳＹが、ＮＯＲ回路Ｎ
Ｏ１に与えられる。したがって、ＮＯＲ回路ＮＯ１は、
２つの入力端子にローレベルの信号が入力されるため、
残余の入力端子に与えられる信号、すなわち入力ＰＤか
らの信号を反転させた信号を、さらに反転して出力す
る。この後、クロックドインバータ回路ＣＩＮ２１，Ｃ
ＩＮ２２と上述した回路とによって、クロック入力ＣＫ
から与えられる倍速表示クロック信号ＨＯＣＫがハイレ
ベルに立上がるまで、反転された入力ＰＤからの信号を
ラッチするマスターラッチ動作が行われる。
【００６４】上述の状態から続いて、反転倍速表示クロ
ック信号＊ＨＯＣＫがローレベルからハイレベルに立上
がるタイミングに同期して、反転倍速水平同期信号＊Ｈ
ＨＳＹは、ハイレベルからローレベルに立下がる。これ
によって、ＮＯＲ回路ＮＯ１からの出力信号、すなわち
入力ＰＤに与えられた信号が、クロックドインバータ回
路ＣＩＮ２３で反転されて、ＡＮＤ回路ＡＮ４に与えら
れる。
ック信号＊ＨＯＣＫがローレベルからハイレベルに立上
がるタイミングに同期して、反転倍速水平同期信号＊Ｈ
ＨＳＹは、ハイレベルからローレベルに立下がる。これ
によって、ＮＯＲ回路ＮＯ１からの出力信号、すなわち
入力ＰＤに与えられた信号が、クロックドインバータ回
路ＣＩＮ２３で反転されて、ＡＮＤ回路ＡＮ４に与えら
れる。
【００６５】ＡＮＤ回路ＡＮ３は、一方入力端子にロー
レベルの反転倍速水平同期信号＊ＨＨＳＹが与えられる
ため、他方入力端子に与えられる信号レベルに関係な
く、ローレベルの信号をＮＯＲ回路ＮＯ２に出力する。
ＡＮＤ回路ＡＮ４は、一方入力端子にローレベルの反転
倍速水平同期信号＊ＨＨＳＹが反転して与えられるた
め、他方入力端子に与えられる信号、すなわちマスター
ラッチ動作後にＮＯＲ回路ＮＯ１から出力された入力Ｐ
Ｄからの信号が反転された信号を、ＮＯＲ回路ＮＯ２に
出力する。またリセット入力Ｒに与えられるローレベル
の反転垂直同期信号＊ＶＳＹがＮＯＲ回路ＮＯ２に与え
られる。したがって、ＮＯＲ回路ＮＯ２は、２つの入力
端子にローレベルの信号が入力されるため、残余の入力
端子に与えられる信号、すなわち反転された入力ＰＤか
らの信号をさらに反転して出力する。これによって、Ｎ
ＯＲ回路ＮＯ２は、入力ＰＤから与えられる信号を出力
する。この入力ＰＤからの信号は、インバータ回路ＩＮ
２３，ＩＮ２４を介して、出力Ｑから次段のフリップフ
ロップＲＦ２に出力される。また入力ＰＤからの信号
は、クロックドインバータ回路ＣＩＮ２４に与えられ
る。この後、上述した回路によって、次に倍速表示クロ
ック信号ＨＯＣＫが立上がるまで、その信号をラッチす
るスレーブラッチ動作が行われる。
レベルの反転倍速水平同期信号＊ＨＨＳＹが与えられる
ため、他方入力端子に与えられる信号レベルに関係な
く、ローレベルの信号をＮＯＲ回路ＮＯ２に出力する。
ＡＮＤ回路ＡＮ４は、一方入力端子にローレベルの反転
倍速水平同期信号＊ＨＨＳＹが反転して与えられるた
め、他方入力端子に与えられる信号、すなわちマスター
ラッチ動作後にＮＯＲ回路ＮＯ１から出力された入力Ｐ
Ｄからの信号が反転された信号を、ＮＯＲ回路ＮＯ２に
出力する。またリセット入力Ｒに与えられるローレベル
の反転垂直同期信号＊ＶＳＹがＮＯＲ回路ＮＯ２に与え
られる。したがって、ＮＯＲ回路ＮＯ２は、２つの入力
端子にローレベルの信号が入力されるため、残余の入力
端子に与えられる信号、すなわち反転された入力ＰＤか
らの信号をさらに反転して出力する。これによって、Ｎ
ＯＲ回路ＮＯ２は、入力ＰＤから与えられる信号を出力
する。この入力ＰＤからの信号は、インバータ回路ＩＮ
２３，ＩＮ２４を介して、出力Ｑから次段のフリップフ
ロップＲＦ２に出力される。また入力ＰＤからの信号
は、クロックドインバータ回路ＣＩＮ２４に与えられ
る。この後、上述した回路によって、次に倍速表示クロ
ック信号ＨＯＣＫが立上がるまで、その信号をラッチす
るスレーブラッチ動作が行われる。
【００６６】上述の一連の動作に続いて、フリップフロ
ップＲＦ２において、前段に接続されるフリップフロッ
プＲＦ１から入力Ｄに与えられる信号を取込む場合につ
いて説明する。この場合に、最初はクロック入力ＣＫに
与えられる反転倍速表示クロック信号＊ＨＯＣＫはロー
レベルであり、入力ＰＥ，Ｒに与えられる反転倍速水平
および反転垂直同期信号＊ＨＨＳＹ，＊ＶＳＹは、常に
ローレベルである。ローレベルの反転倍速水平同期信号
＊ＨＨＳＹは、インバータ回路ＩＮ２２とＡＮＤ回路Ａ
Ｎ３とに与えられ、さらにインバータ回路ＩＮ２２によ
って反転されてＡＮＤ回路ＡＮ２，ＡＮ４とに与えられ
る。入力ＰＤに与えられる信号は、インバータ回路ＩＮ
２１によって反転されてＡＮＤ回路ＡＮ１，ＡＮ３とに
与えられる。
ップＲＦ２において、前段に接続されるフリップフロッ
プＲＦ１から入力Ｄに与えられる信号を取込む場合につ
いて説明する。この場合に、最初はクロック入力ＣＫに
与えられる反転倍速表示クロック信号＊ＨＯＣＫはロー
レベルであり、入力ＰＥ，Ｒに与えられる反転倍速水平
および反転垂直同期信号＊ＨＨＳＹ，＊ＶＳＹは、常に
ローレベルである。ローレベルの反転倍速水平同期信号
＊ＨＨＳＹは、インバータ回路ＩＮ２２とＡＮＤ回路Ａ
Ｎ３とに与えられ、さらにインバータ回路ＩＮ２２によ
って反転されてＡＮＤ回路ＡＮ２，ＡＮ４とに与えられ
る。入力ＰＤに与えられる信号は、インバータ回路ＩＮ
２１によって反転されてＡＮＤ回路ＡＮ１，ＡＮ３とに
与えられる。
【００６７】ＡＮＤ回路ＡＮ１は、一方入力端子にロー
レベルの反転倍速水平同期信号＊ＨＨＳＹが与えられる
ため、他方入力端子に与えられる信号レベルに関係な
く、ローレベルの信号をＮＯＲ回路ＮＯ１に出力する。
ＡＮＤ回路ＡＮ２は、一方入力端子にローレベルの反転
倍速同期水平信号＊ＨＨＳＹが反転して与えられるた
め、他方入力端子に与えられる信号、すなわち入力Ｄに
与えられる信号をＮＯＲ回路ＮＯ１に出力する。またリ
セット入力Ｒに与えられたローレベルの反転垂直同期信
号＊ＶＳＹがＮＯＲ回路ＮＯ１に与えられる。したがっ
て、ＮＯＲ回路ＮＯ１は、２つの入力端子にローレベル
の信号が入力されるため、残余の入力端子に与えられる
信号、すなわち入力Ｄから与えられた信号を反転して出
力する。この後、上述した回路によって、クロック入力
ＣＫに与えられる倍速表示クロック信号ＨＯＣＫがハイ
レベルに立上がるまで、反転された入力Ｄから与えられ
る信号をラッチするマスターラッチ動作を行う。
レベルの反転倍速水平同期信号＊ＨＨＳＹが与えられる
ため、他方入力端子に与えられる信号レベルに関係な
く、ローレベルの信号をＮＯＲ回路ＮＯ１に出力する。
ＡＮＤ回路ＡＮ２は、一方入力端子にローレベルの反転
倍速同期水平信号＊ＨＨＳＹが反転して与えられるた
め、他方入力端子に与えられる信号、すなわち入力Ｄに
与えられる信号をＮＯＲ回路ＮＯ１に出力する。またリ
セット入力Ｒに与えられたローレベルの反転垂直同期信
号＊ＶＳＹがＮＯＲ回路ＮＯ１に与えられる。したがっ
て、ＮＯＲ回路ＮＯ１は、２つの入力端子にローレベル
の信号が入力されるため、残余の入力端子に与えられる
信号、すなわち入力Ｄから与えられた信号を反転して出
力する。この後、上述した回路によって、クロック入力
ＣＫに与えられる倍速表示クロック信号ＨＯＣＫがハイ
レベルに立上がるまで、反転された入力Ｄから与えられ
る信号をラッチするマスターラッチ動作を行う。
【００６８】次に、倍速表示クロック信号ＨＯＣＫがハ
イレベルに立上がると、上述した中間ラインバッファ１
３Ｒから入力ＰＤに与えられる信号を取込む場合と同様
の動作で、入力Ｄから与えられる信号を出力Ｑから出力
し、スレーブラッチ動作が行われる。
イレベルに立上がると、上述した中間ラインバッファ１
３Ｒから入力ＰＤに与えられる信号を取込む場合と同様
の動作で、入力Ｄから与えられる信号を出力Ｑから出力
し、スレーブラッチ動作が行われる。
【００６９】図６は、変換回路１１の動作を説明するた
めのタイミングチャートである。図２と図６とを参照し
て、変換回路１１の動作を詳細に説明する。
めのタイミングチャートである。図２と図６とを参照し
て、変換回路１１の動作を詳細に説明する。
【００７０】１／２変換回路１５には、ＣＲＴ４ａから
倍速水平同期信号ＨＨＳＹが与えられ、表示装置から倍
速表示クロック信号ＨＯＣＫが与えられる。１／２変換
回路１５は、与えられた倍速水平同期信号ＨＨＳＹと倍
速表示クロック信号ＨＯＣＫとを１／２分周して、水平
同期信号ＨＳＹと、表示クロック信号ＯＣＫとを生成す
る。生成された水平同期信号ＨＳＹと表示クロック信号
ＯＣＫとは、変換回路１１とＯＳＤ回路２とに出力され
る。ＯＳＤ回路２は、表示クロック信号ＯＣＫと、水平
同期信号ＨＳＹと、垂直同期信号ＶＳＹとが与えられる
と、フォントデータＲ，Ｇ，Ｂを生成し、変換回路１１
に出力する。
倍速水平同期信号ＨＨＳＹが与えられ、表示装置から倍
速表示クロック信号ＨＯＣＫが与えられる。１／２変換
回路１５は、与えられた倍速水平同期信号ＨＨＳＹと倍
速表示クロック信号ＨＯＣＫとを１／２分周して、水平
同期信号ＨＳＹと、表示クロック信号ＯＣＫとを生成す
る。生成された水平同期信号ＨＳＹと表示クロック信号
ＯＣＫとは、変換回路１１とＯＳＤ回路２とに出力され
る。ＯＳＤ回路２は、表示クロック信号ＯＣＫと、水平
同期信号ＨＳＹと、垂直同期信号ＶＳＹとが与えられる
と、フォントデータＲ，Ｇ，Ｂを生成し、変換回路１１
に出力する。
【００７１】変換回路１１は、フォントデータＲ，Ｇ，
Ｂが与えられると、各データＲ，Ｇ，Ｂをそれぞれの各
色ごとに構成されるラインバッファ１２Ｒ，１２Ｇ，１
２Ｂに入力する。以下に、赤色のフォントデータＲにつ
いて説明を行い、他の色のフォントデータＧ，Ｂに対し
ても同様であるため、説明を省略する。フォントデータ
Ｒは、構成される１水平走査線分のデータ、たとえば各
画素ごとの部分フォントデータＲ１〜Ｒｎの集合であ
る。
Ｂが与えられると、各データＲ，Ｇ，Ｂをそれぞれの各
色ごとに構成されるラインバッファ１２Ｒ，１２Ｇ，１
２Ｂに入力する。以下に、赤色のフォントデータＲにつ
いて説明を行い、他の色のフォントデータＧ，Ｂに対し
ても同様であるため、説明を省略する。フォントデータ
Ｒは、構成される１水平走査線分のデータ、たとえば各
画素ごとの部分フォントデータＲ１〜Ｒｎの集合であ
る。
【００７２】部分フォントデータＲ１は、図６に示す垂
直同期信号ＶＳＹがハイレベルを保つ間、反転水平同期
信号＊ＨＳＹの或る立上がりと同時に立上がる表示クロ
ック信号ＯＣＫの立上がりに同期して、ＯＳＤ回路２か
らラインバッファ１２Ｒの第１段のＤ型フリップフロッ
プＤ１に与えられる。次に表示クロック信号ＯＣＫが立
上がると、Ｄ型フリップフロップＤ１は、前記部分フォ
ントデータＲ１を、後段のＤ型フリップフロップＤ２と
中間ラインバッファ１３ＲのＤ型フリップフロップＤＭ
１とに与える。以後、表示クロック信号ＯＣＫが立上が
るたびに、フォントデータＲ１〜Ｒｎについて、Ｄ型フ
リップフロップＤ１〜Ｄｎが上述の動作と同じ動作を繰
返す。これによって、表示クロック信号ＯＣＫが立上が
るごとに、各Ｄ型フリップフロップに保持された部分フ
ォントデータＲ１〜Ｒｎが順次、後段に接続されるＤ型
フリップフロップと中間ラインバッファ１３Ｒとに出力
される。１水平走査期間分の部分フォントデータＲ１〜
Ｒｎは、反転水平同期信号＊ＨＳＹのうちで前述のある
タイミングから、そのタイミングの立上がりの次の立上
がりが発生するタイミングまでに、ラインバッファ１２
ＲのＤ型フリップフロップＤ１〜Ｄｎと中間ラインバッ
ファ１３ＲのＤ型フリップフロップＤＭ１〜ＤＭｎとに
与えられる。
直同期信号ＶＳＹがハイレベルを保つ間、反転水平同期
信号＊ＨＳＹの或る立上がりと同時に立上がる表示クロ
ック信号ＯＣＫの立上がりに同期して、ＯＳＤ回路２か
らラインバッファ１２Ｒの第１段のＤ型フリップフロッ
プＤ１に与えられる。次に表示クロック信号ＯＣＫが立
上がると、Ｄ型フリップフロップＤ１は、前記部分フォ
ントデータＲ１を、後段のＤ型フリップフロップＤ２と
中間ラインバッファ１３ＲのＤ型フリップフロップＤＭ
１とに与える。以後、表示クロック信号ＯＣＫが立上が
るたびに、フォントデータＲ１〜Ｒｎについて、Ｄ型フ
リップフロップＤ１〜Ｄｎが上述の動作と同じ動作を繰
返す。これによって、表示クロック信号ＯＣＫが立上が
るごとに、各Ｄ型フリップフロップに保持された部分フ
ォントデータＲ１〜Ｒｎが順次、後段に接続されるＤ型
フリップフロップと中間ラインバッファ１３Ｒとに出力
される。１水平走査期間分の部分フォントデータＲ１〜
Ｒｎは、反転水平同期信号＊ＨＳＹのうちで前述のある
タイミングから、そのタイミングの立上がりの次の立上
がりが発生するタイミングまでに、ラインバッファ１２
ＲのＤ型フリップフロップＤ１〜Ｄｎと中間ラインバッ
ファ１３ＲのＤ型フリップフロップＤＭ１〜ＤＭｎとに
与えられる。
【００７３】部分フォントデータＲ１〜ＲｎがＤ型フリ
ップフロップＤＭ１〜ＤＭｎに与えられた後、反転水平
同期信号＊ＨＳＹがハイレベルを保つ期間、中間ライン
バッファ１３Ｒの各Ｄ型フリップフロップＤＭ１〜ＤＭ
ｎは、入力Ｄから与えられた各部分フォントデータＲ１
〜Ｒｎを、ラインシフトレジスタ１４Ｒのフリップフロ
ップＲＦ１〜ＲＦｎに出力する。このとき出力された各
部分フォントデータＲ１〜Ｒｎは、反転水平同期信号＊
ＨＳＹ内で前記次の立上がりが発生するときから、さら
に次の立上がりが発生するときまで、フリップフロップ
ＲＦ１〜ＲＦｎの入力ＰＤに保持される。
ップフロップＤＭ１〜ＤＭｎに与えられた後、反転水平
同期信号＊ＨＳＹがハイレベルを保つ期間、中間ライン
バッファ１３Ｒの各Ｄ型フリップフロップＤＭ１〜ＤＭ
ｎは、入力Ｄから与えられた各部分フォントデータＲ１
〜Ｒｎを、ラインシフトレジスタ１４Ｒのフリップフロ
ップＲＦ１〜ＲＦｎに出力する。このとき出力された各
部分フォントデータＲ１〜Ｒｎは、反転水平同期信号＊
ＨＳＹ内で前記次の立上がりが発生するときから、さら
に次の立上がりが発生するときまで、フリップフロップ
ＲＦ１〜ＲＦｎの入力ＰＤに保持される。
【００７４】ラインシフトレジスタ１４Ｒの各フリップ
フロップＲＦ１〜ＲＦ（ｎ−１）は、反転水平同期信号
＊ＨＳＹの立上がりに同期して立上がった反転倍速水平
同期信号＊ＨＨＳＹに同期して、中間ラインバッファ１
３Ｒから出力された各部分フォントデータＲ１〜Ｒｎを
取込む。さらに、該反転倍速水平同期信号＊ＨＨＳＹが
立下がった後に発生する倍速表示クロック信号ＨＯＣＫ
の立上がり毎に、後段に接続されるフリップフロップＲ
Ｆ２〜ＲＦｎに、該各フリップフロップＲＦ１〜ＲＦｎ
に取込まれた各部分フォントデータを順次シフトする。
最終段のフリップフロップＲＦｎは、与えられた各部分
フォントデータをキャラクタデータＨＲとして、合成回
路３に出力する。ラインシフトレジスタ１４Ｒのこの動
作は、中間ラインバッファ１３Ｒの前記各部分フォント
データが保持される間に、再度立上がる反転倍速水平同
期信号に応答して、もう一度繰り返される。ゆえに、同
一のフォントデータＲが２回出力される。
フロップＲＦ１〜ＲＦ（ｎ−１）は、反転水平同期信号
＊ＨＳＹの立上がりに同期して立上がった反転倍速水平
同期信号＊ＨＨＳＹに同期して、中間ラインバッファ１
３Ｒから出力された各部分フォントデータＲ１〜Ｒｎを
取込む。さらに、該反転倍速水平同期信号＊ＨＨＳＹが
立下がった後に発生する倍速表示クロック信号ＨＯＣＫ
の立上がり毎に、後段に接続されるフリップフロップＲ
Ｆ２〜ＲＦｎに、該各フリップフロップＲＦ１〜ＲＦｎ
に取込まれた各部分フォントデータを順次シフトする。
最終段のフリップフロップＲＦｎは、与えられた各部分
フォントデータをキャラクタデータＨＲとして、合成回
路３に出力する。ラインシフトレジスタ１４Ｒのこの動
作は、中間ラインバッファ１３Ｒの前記各部分フォント
データが保持される間に、再度立上がる反転倍速水平同
期信号に応答して、もう一度繰り返される。ゆえに、同
一のフォントデータＲが２回出力される。
【００７５】これによって、ＮＴＳＣ方式の１水平走査
期間分のフォントデータＲが、走査速度が速くなったハ
イビジョン方式の２水平走査期間分のキャラクタデータ
ＨＲとして、変換回路１１から合成回路３に出力され
る。他のフォントデータＧ，Ｂも同様に処理され、キャ
ラクタデータＨＲ，ＨＧ，ＨＢは、合成回路３によっ
て、映像信号と合成されて、ＣＲＴ４ａの表示画面に表
示される。したがって、図１１（４）に示されるよう
に、ＮＴＳＣ方式に対応したＯＳＤ回路２の第１走査線
の３色のフォントデータが、ハイビジョン方式の第１走
査線および第３走査線のキャラクタデータとして、表示
画面に表示される。
期間分のフォントデータＲが、走査速度が速くなったハ
イビジョン方式の２水平走査期間分のキャラクタデータ
ＨＲとして、変換回路１１から合成回路３に出力され
る。他のフォントデータＧ，Ｂも同様に処理され、キャ
ラクタデータＨＲ，ＨＧ，ＨＢは、合成回路３によっ
て、映像信号と合成されて、ＣＲＴ４ａの表示画面に表
示される。したがって、図１１（４）に示されるよう
に、ＮＴＳＣ方式に対応したＯＳＤ回路２の第１走査線
の３色のフォントデータが、ハイビジョン方式の第１走
査線および第３走査線のキャラクタデータとして、表示
画面に表示される。
【００７６】なお、ハイビジョン方式のＣＲＴ４ａで
は、実際に表示画面上に映像として映し出される有効走
査線は、１０２８本であり、１フィールドでは５１４本
となるため、映像として映し出されない走査線数は、４
８．５本である。したがって、映し出されない上側の走
査線数は２４本であり、下側の走査線は２４．５本とな
り、さらに、上側および下側に走査を行う場合に電子ビ
ームの偏向の割合が大きいことによって、電子ビームな
どのばらつきが生ずるため、表示画面の上側１行分、下
側２行分、すなわち上８本、下１６本分の走査線には文
字が表示されない。これによって、キャラクタデータ発
生装置は、ハイビジョン方式に対応したＣＲＴ４ａにお
ける走査が開始されて、少なくとも走査線３２本目まで
はキャラクタデータＨＲ，ＨＧ，ＨＢを発生しない。
は、実際に表示画面上に映像として映し出される有効走
査線は、１０２８本であり、１フィールドでは５１４本
となるため、映像として映し出されない走査線数は、４
８．５本である。したがって、映し出されない上側の走
査線数は２４本であり、下側の走査線は２４．５本とな
り、さらに、上側および下側に走査を行う場合に電子ビ
ームの偏向の割合が大きいことによって、電子ビームな
どのばらつきが生ずるため、表示画面の上側１行分、下
側２行分、すなわち上８本、下１６本分の走査線には文
字が表示されない。これによって、キャラクタデータ発
生装置は、ハイビジョン方式に対応したＣＲＴ４ａにお
ける走査が開始されて、少なくとも走査線３２本目まで
はキャラクタデータＨＲ，ＨＧ，ＨＢを発生しない。
【００７７】図７および図８は、１／２変換回路１５の
内部構成を説明するための図である。１／２変換回路１
５には、ＣＲＴ４ａから倍速水平同期信号ＨＨＳＹと倍
速表示クロック信号ＨＯＣＫが与えられる。１／２変換
回路１５は、与えられた倍速水平同期信号ＨＨＳＹおよ
び倍速表示クロック信号ＨＯＣＫを１／２に分周する。
１／２変換回路１５は、図７（１）に示される水平分周
ユニット２１と、図８（１）に示されるＤ型フリップフ
ロップ２４とを含んで構成される。
内部構成を説明するための図である。１／２変換回路１
５には、ＣＲＴ４ａから倍速水平同期信号ＨＨＳＹと倍
速表示クロック信号ＨＯＣＫが与えられる。１／２変換
回路１５は、与えられた倍速水平同期信号ＨＨＳＹおよ
び倍速表示クロック信号ＨＯＣＫを１／２に分周する。
１／２変換回路１５は、図７（１）に示される水平分周
ユニット２１と、図８（１）に示されるＤ型フリップフ
ロップ２４とを含んで構成される。
【００７８】水平分周ユニット２１は、倍速水平同期信
号ＨＨＳＹを１／２分周して水平同期信号ＨＳＹを生成
する。水平分周ユニット２１は、Ｄ型フリップフロップ
２２とＯＲ回路２３とを含んで構成される。Ｄ型フリッ
プフロップ２２のクロック入力には、倍速水平同期信号
ＨＨＳＹが与えられる。入力Ｄには、Ｄ型フリップフロ
ップ２２の反転出力＊Ｑからの出力が与えられる。ＯＲ
回路２３の一方入力端子には倍速水平同期信号ＨＨＳＹ
が与えられ、他方入力端子にはＤ型フリップフロップ２
２の反転出力＊Ｑからの出力が与えられる。
号ＨＨＳＹを１／２分周して水平同期信号ＨＳＹを生成
する。水平分周ユニット２１は、Ｄ型フリップフロップ
２２とＯＲ回路２３とを含んで構成される。Ｄ型フリッ
プフロップ２２のクロック入力には、倍速水平同期信号
ＨＨＳＹが与えられる。入力Ｄには、Ｄ型フリップフロ
ップ２２の反転出力＊Ｑからの出力が与えられる。ＯＲ
回路２３の一方入力端子には倍速水平同期信号ＨＨＳＹ
が与えられ、他方入力端子にはＤ型フリップフロップ２
２の反転出力＊Ｑからの出力が与えられる。
【００７９】図７（２）は、水平分周ユニット２１の動
作を説明するためのタイミングチャートである。反転出
力＊Ｑからハイレベルの信号が出力されているとき、す
なわち入力Ｄにハイレベルの信号が与えられているとき
に、クロック入力ＣＫに与えられる倍速水平同期信号Ｈ
ＨＳＹの立上がりに同期して、反転出力＊Ｑの出力がロ
ーレベルに立下がる。次の倍速水平同期信号ＨＨＳＹの
立上がりに同期して、反転出力＊Ｑの出力は、ハイレベ
ルに立上がる。このように、反転出力＊Ｑの出力は、倍
速水平同期信号ＨＨＳＹの立上がりに同期して交互に立
上がりと立下がりとを繰返す。これによって、ＯＲ回路
２３の出力は倍速水平同期信号ＨＨＳＹと反転出力＊Ｑ
との出力がローレベルであるとき以外は、ハイレベルの
信号を出力する。したがって、水平分周ユニット２１で
は、倍速水平同期信号ＨＨＳＹが１／２分周された水平
同期信号ＨＳＹが生成されて出力される。
作を説明するためのタイミングチャートである。反転出
力＊Ｑからハイレベルの信号が出力されているとき、す
なわち入力Ｄにハイレベルの信号が与えられているとき
に、クロック入力ＣＫに与えられる倍速水平同期信号Ｈ
ＨＳＹの立上がりに同期して、反転出力＊Ｑの出力がロ
ーレベルに立下がる。次の倍速水平同期信号ＨＨＳＹの
立上がりに同期して、反転出力＊Ｑの出力は、ハイレベ
ルに立上がる。このように、反転出力＊Ｑの出力は、倍
速水平同期信号ＨＨＳＹの立上がりに同期して交互に立
上がりと立下がりとを繰返す。これによって、ＯＲ回路
２３の出力は倍速水平同期信号ＨＨＳＹと反転出力＊Ｑ
との出力がローレベルであるとき以外は、ハイレベルの
信号を出力する。したがって、水平分周ユニット２１で
は、倍速水平同期信号ＨＨＳＹが１／２分周された水平
同期信号ＨＳＹが生成されて出力される。
【００８０】またＤ型フリップフロップ２４は、倍速表
示クロック信号ＨＯＣＫを１／２分周して表示クロック
信号ＯＣＫを生成する。Ｄ型フリップフロップ２４のク
ロック入力ＣＫには、倍速表示クロック信号ＨＯＣＫが
与えられる。入力Ｄには、反転出力＊Ｑからの出力が与
えられる。
示クロック信号ＨＯＣＫを１／２分周して表示クロック
信号ＯＣＫを生成する。Ｄ型フリップフロップ２４のク
ロック入力ＣＫには、倍速表示クロック信号ＨＯＣＫが
与えられる。入力Ｄには、反転出力＊Ｑからの出力が与
えられる。
【００８１】図８（２）は、Ｄ型フリップフロップ２４
の動作を説明するためのタイミングチャートである。Ｄ
型フリップフロップ２４のクロック入力ＣＫに倍速表示
クロック信号ＨＯＣＫが与えられると、倍速表示クロッ
ク信号ＨＯＣＫの立上がりに同期して、出力Ｑからの出
力は立上がり、次の倍速表示クロック信号ＨＯＣＫの立
上がりに同期して立下がる。すなわち、出力Ｑからの出
力は、倍速表示クロック信号ＨＯＣＫの立上がりに同期
して交互に立上がりと立下がりとを繰返す。これによっ
て、Ｄ型フリップフロップ２４では、倍速表示クロック
信号ＨＯＣＫが１／２分周された表示クロック信号ＯＣ
Ｋが生成されて出力される。
の動作を説明するためのタイミングチャートである。Ｄ
型フリップフロップ２４のクロック入力ＣＫに倍速表示
クロック信号ＨＯＣＫが与えられると、倍速表示クロッ
ク信号ＨＯＣＫの立上がりに同期して、出力Ｑからの出
力は立上がり、次の倍速表示クロック信号ＨＯＣＫの立
上がりに同期して立下がる。すなわち、出力Ｑからの出
力は、倍速表示クロック信号ＨＯＣＫの立上がりに同期
して交互に立上がりと立下がりとを繰返す。これによっ
て、Ｄ型フリップフロップ２４では、倍速表示クロック
信号ＨＯＣＫが１／２分周された表示クロック信号ＯＣ
Ｋが生成されて出力される。
【００８２】なお、倍速水平同期信号ＨＨＳＹと倍速表
示クロック信号ＨＯＳＫとを１／２分周して、水平同期
信号ＨＳＹおよび表示クロック信号ＯＣＫを生成する１
／２変換回路１５について説明したが、１／２変換回路
１５は、倍速水平同期信号と倍速表示クロック信号とが
３倍速、４倍速およびｎ倍速であった場合には、１／
３、１／４および１／ｎ分周して、水平同期信号ＨＳＹ
および表示クロック信号ＯＣＫを生成する１／３、１／
４および１／ｎ変換回路であってもよい。
示クロック信号ＨＯＳＫとを１／２分周して、水平同期
信号ＨＳＹおよび表示クロック信号ＯＣＫを生成する１
／２変換回路１５について説明したが、１／２変換回路
１５は、倍速水平同期信号と倍速表示クロック信号とが
３倍速、４倍速およびｎ倍速であった場合には、１／
３、１／４および１／ｎ分周して、水平同期信号ＨＳＹ
および表示クロック信号ＯＣＫを生成する１／３、１／
４および１／ｎ変換回路であってもよい。
【００８３】図９は、ＯＳＤ回路２の内部構成を説明す
るためのブロック図である。前述したように、ＯＳＤ回
路２は、ＣＧＲＡＭ６、ＣＧＲＯＭ７、シフトレジスタ
８、表示制御部５を含んで構成される。図９に示される
ＯＳＤ回路２は、図２２に示される従来技術のＯＳＤ回
路と同一であるため、前述した構成についての説明は省
略する。
るためのブロック図である。前述したように、ＯＳＤ回
路２は、ＣＧＲＡＭ６、ＣＧＲＯＭ７、シフトレジスタ
８、表示制御部５を含んで構成される。図９に示される
ＯＳＤ回路２は、図２２に示される従来技術のＯＳＤ回
路と同一であるため、前述した構成についての説明は省
略する。
【００８４】ＯＳＤ回路２の表示制御部５は、表示装置
の中央処理回路１６から制御バス３０を介して、与えら
れる制御データに基づいて、シフトレジスタ８から与え
られるフォントデータの処理およびＯＳＤ回路２全体の
制御が行われる。
の中央処理回路１６から制御バス３０を介して、与えら
れる制御データに基づいて、シフトレジスタ８から与え
られるフォントデータの処理およびＯＳＤ回路２全体の
制御が行われる。
【００８５】制御データは、（１）ＣＲＴ４ａの表示画
面に表示される文字の大きさを制御するデータ、（２）
表示される文字の表示位置を制御するデータ、（３）文
字の色および背景の色を制御するデータ、（４）文字の
点滅表示を制御するデータ、（５）表示されるチャンネ
ル等の前述の文字データ、以上の５つのデータを示す。
この制御データは、複数ビットの信号、たとえば２０ビ
ットで構成され、上位４ビットは（１）に関するデー
タ、次の４ビットは（２）に関するデータというよう
に、４ビットずつ上述の内容を示すデータとして示され
る。また表示制御部５には、この制御データ以外に、表
示クロック信号ＯＣＫと水平同期信号ＨＳＹとが、１／
２変換回路１５から与えられ、垂直同期信号ＶＳＹがＣ
ＲＴ４ａから与えられる。
面に表示される文字の大きさを制御するデータ、（２）
表示される文字の表示位置を制御するデータ、（３）文
字の色および背景の色を制御するデータ、（４）文字の
点滅表示を制御するデータ、（５）表示されるチャンネ
ル等の前述の文字データ、以上の５つのデータを示す。
この制御データは、複数ビットの信号、たとえば２０ビ
ットで構成され、上位４ビットは（１）に関するデー
タ、次の４ビットは（２）に関するデータというよう
に、４ビットずつ上述の内容を示すデータとして示され
る。また表示制御部５には、この制御データ以外に、表
示クロック信号ＯＣＫと水平同期信号ＨＳＹとが、１／
２変換回路１５から与えられ、垂直同期信号ＶＳＹがＣ
ＲＴ４ａから与えられる。
【００８６】表示装置の中央処理回路１６から制御デー
タが与えられると、ＯＳＤ回路２のＣＧＲＡＭ６は、そ
の制御データに示される文字データ、たとえば制御デー
タの下位４ビットを取込む。表示制御部５の水平表示位
置カウンタ５１と垂直表示位置カウンタ５２とドットク
ロック回路５４は、その制御データの（１）および
（２）のデータを取込む。
タが与えられると、ＯＳＤ回路２のＣＧＲＡＭ６は、そ
の制御データに示される文字データ、たとえば制御デー
タの下位４ビットを取込む。表示制御部５の水平表示位
置カウンタ５１と垂直表示位置カウンタ５２とドットク
ロック回路５４は、その制御データの（１）および
（２）のデータを取込む。
【００８７】また水平表示位置カウンタ５１のクロック
入力ＣＫには、表示クロック信号ＯＣＫが与えられ、リ
セット入力Ｒには、水平同期信号ＨＳＹが与えられる。
水平表示位置カウンタ５１は、制御データに基づいて、
表示クロック信号ＯＣＫをカウントして、水平位置信号
ＨＰを生成する。水平位置信号ＨＰは、水平走査期間、
すなわちＣＲＴ４ａの電子ビームが水平走査線を走査し
ている間のどのタイミングで文字データを表示するかを
決定する信号である。その後、１水平走査期間の終了を
示す水平同期信号ＨＳＹが与えられると、帰線期間中に
カウンタ値が再設定される。これによって、ＣＲＴ４ａ
の表示画面に表示される文字の水平走査線方向の位置が
決定される。
入力ＣＫには、表示クロック信号ＯＣＫが与えられ、リ
セット入力Ｒには、水平同期信号ＨＳＹが与えられる。
水平表示位置カウンタ５１は、制御データに基づいて、
表示クロック信号ＯＣＫをカウントして、水平位置信号
ＨＰを生成する。水平位置信号ＨＰは、水平走査期間、
すなわちＣＲＴ４ａの電子ビームが水平走査線を走査し
ている間のどのタイミングで文字データを表示するかを
決定する信号である。その後、１水平走査期間の終了を
示す水平同期信号ＨＳＹが与えられると、帰線期間中に
カウンタ値が再設定される。これによって、ＣＲＴ４ａ
の表示画面に表示される文字の水平走査線方向の位置が
決定される。
【００８８】垂直表示位置カウンタ５２のクロック入力
ＣＫには、水平同期信号ＨＳＹが与えられ、リセット入
力Ｒには、垂直同期信号ＶＳＹが与えられる。垂直表示
位置カウンタ５２は、制御データに基づいて、水平同期
信号ＨＳＹをカウントして、１フィールドのどの水平走
査線で文字データを表示するかを決定する垂直位置信号
ＶＰを生成する。その後、１垂直走査期間の終了を示す
垂直同期信号ＶＳＹが与えられると、帰線期間中にカウ
ンタ値が再設定される。これによって、ＣＲＴ４ａの表
示画面に表示される文字の垂直方向の位置が決定され
る。
ＣＫには、水平同期信号ＨＳＹが与えられ、リセット入
力Ｒには、垂直同期信号ＶＳＹが与えられる。垂直表示
位置カウンタ５２は、制御データに基づいて、水平同期
信号ＨＳＹをカウントして、１フィールドのどの水平走
査線で文字データを表示するかを決定する垂直位置信号
ＶＰを生成する。その後、１垂直走査期間の終了を示す
垂直同期信号ＶＳＹが与えられると、帰線期間中にカウ
ンタ値が再設定される。これによって、ＣＲＴ４ａの表
示画面に表示される文字の垂直方向の位置が決定され
る。
【００８９】水平および垂直表示位置カウンタ５１，５
２の出力Ｏからそれぞれ出力される水平および垂直位置
信号ＨＰ，ＶＰは、表示期間信号発生回路５３に与えら
れる。表示期間信号発生回路５３は、与えられた水平お
よび垂直位置信号ＨＰ，ＶＰに基づいて、１画面内で文
字を表示させる水平走査線と、水平走査期間の表示開始
時点とを定める位置信号ＨＶＰを生成する。
２の出力Ｏからそれぞれ出力される水平および垂直位置
信号ＨＰ，ＶＰは、表示期間信号発生回路５３に与えら
れる。表示期間信号発生回路５３は、与えられた水平お
よび垂直位置信号ＨＰ，ＶＰに基づいて、１画面内で文
字を表示させる水平走査線と、水平走査期間の表示開始
時点とを定める位置信号ＨＶＰを生成する。
【００９０】生成された位置信号ＨＶＰは、ドットクロ
ック回路５４のストップ端子ＳＴＯＰに与えられる。ド
ットクロック回路５４は、与えられる位置信号ＨＶＰが
ハイレベルの間に、クロック入力ＣＫに与えられる表示
クロック信号ＯＣＫに基づいて、ドットクロック信号Ｓ
ＲＣＬＫを生成する。またドットクロック回路５４は、
与えられる位置信号ＨＶＰがローレベルになると、ドッ
トクロック信号ＳＲＣＬＫの生成を停止する。
ック回路５４のストップ端子ＳＴＯＰに与えられる。ド
ットクロック回路５４は、与えられる位置信号ＨＶＰが
ハイレベルの間に、クロック入力ＣＫに与えられる表示
クロック信号ＯＣＫに基づいて、ドットクロック信号Ｓ
ＲＣＬＫを生成する。またドットクロック回路５４は、
与えられる位置信号ＨＶＰがローレベルになると、ドッ
トクロック信号ＳＲＣＬＫの生成を停止する。
【００９１】生成されたドットクロック信号ＳＲＣＬＫ
は、キャラクタクロック回路５５のクロック入力ＣＫに
出力される。キャラクタクロック回路５５は、ドットク
ロック信号ＳＲＣＬＫに基づいて、１水平走査期間の１
文字ごとに発生するキャラクタクロックＣＣＬＫを生成
する。
は、キャラクタクロック回路５５のクロック入力ＣＫに
出力される。キャラクタクロック回路５５は、ドットク
ロック信号ＳＲＣＬＫに基づいて、１水平走査期間の１
文字ごとに発生するキャラクタクロックＣＣＬＫを生成
する。
【００９２】生成されたキャラクタクロックＣＣＬＫ
は、キャラクタカウンタ５６のクロック入力ＣＫに与え
られる。キャラクタカウンタ５６は、与えられたキャラ
クタクロックＣＣＬＫによって、ＣＧＲＯＭ６に記憶さ
れた文字データの出力するタイミングを決定するカウン
トクロックＣＲＡを生成し、ＣＧＲＡＭ６のアドレス入
力ＡＤに与える。
は、キャラクタカウンタ５６のクロック入力ＣＫに与え
られる。キャラクタカウンタ５６は、与えられたキャラ
クタクロックＣＣＬＫによって、ＣＧＲＯＭ６に記憶さ
れた文字データの出力するタイミングを決定するカウン
トクロックＣＲＡを生成し、ＣＧＲＡＭ６のアドレス入
力ＡＤに与える。
【００９３】ＣＧＲＡＭ６は、カウントクロックＣＲＡ
のタイミングで、記憶された文字データのコードデータ
を１つずつ読出す。読出したコードデータは、そのコー
ドデータの上位ビットである文字の色を決定する色コー
ドと、下位ビットである文字を決定する文字コードとに
分割される。色コードは、出力ＯＨから色出力制御回路
６０に出力され、文字コードは、出力ＯＬからＣＧＲＯ
Ｍ７に出力される。
のタイミングで、記憶された文字データのコードデータ
を１つずつ読出す。読出したコードデータは、そのコー
ドデータの上位ビットである文字の色を決定する色コー
ドと、下位ビットである文字を決定する文字コードとに
分割される。色コードは、出力ＯＨから色出力制御回路
６０に出力され、文字コードは、出力ＯＬからＣＧＲＯ
Ｍ７に出力される。
【００９４】出力された文字コードは、ＣＧＲＯＭ７の
上位アドレス入力ＡＤＨに与えられる。ＣＧＲＯＭ７
は、上述したように、文字コードと同一である上位アド
レスの示す記憶領域にその文字のフォントデータを記憶
する。一方、下位アドレスは、下位アドレス入力ＡＤＬ
に垂直ドットカウンタ回路５７から与えられる下位アド
レスカウントＲＯＷＡに基づいて決定される。この下位
アドレスカウントＲＯＷＡの出力されるタイミングで、
アドレスが決定され、そのアドレスの示す記憶領域内の
複数ビットで構成される１水平走査期間分のフォントデ
ータが、出力Ｏからパラレルにシフトレジスタ８に出力
される。なお、垂直ドットカウンタ回路５７は、クロッ
ク入力ＣＫに水平同期信号ＨＳＹが与えられ、その水平
同期信号ＨＳＹに基づいて、下位アドレスカウントＲＯ
ＷＡを生成する。
上位アドレス入力ＡＤＨに与えられる。ＣＧＲＯＭ７
は、上述したように、文字コードと同一である上位アド
レスの示す記憶領域にその文字のフォントデータを記憶
する。一方、下位アドレスは、下位アドレス入力ＡＤＬ
に垂直ドットカウンタ回路５７から与えられる下位アド
レスカウントＲＯＷＡに基づいて決定される。この下位
アドレスカウントＲＯＷＡの出力されるタイミングで、
アドレスが決定され、そのアドレスの示す記憶領域内の
複数ビットで構成される１水平走査期間分のフォントデ
ータが、出力Ｏからパラレルにシフトレジスタ８に出力
される。なお、垂直ドットカウンタ回路５７は、クロッ
ク入力ＣＫに水平同期信号ＨＳＹが与えられ、その水平
同期信号ＨＳＹに基づいて、下位アドレスカウントＲＯ
ＷＡを生成する。
【００９５】シフトレジスタ８のパラレル入力Ｐ１に
は、ＣＧＲＯＭ７から出力された複数ビットで構成され
る１水平走査期間分のフォントデータが与えられ、書込
み入力ＬＯＡＤには、キャラクタクロック回路５５から
出力されたキャラクタクロックＣＣＬＫが与えられる。
シフトレジスタ８は、キャラクタクロックＣＣＬＫが与
えられると、フォントデータの各ビットごとに設けられ
るラッチ回路にフォントデータを与える。クロック入力
ＣＫには、ドットクロック回路５４から出力されるドッ
トクロック信号ＳＲＣＬＫが与えられ、このクロック信
号に基づいて、フォントデータが１ビットずつ、ドット
フォントデータＣＲＯＭＤとして、色出力制御回路６０
に出力される。
は、ＣＧＲＯＭ７から出力された複数ビットで構成され
る１水平走査期間分のフォントデータが与えられ、書込
み入力ＬＯＡＤには、キャラクタクロック回路５５から
出力されたキャラクタクロックＣＣＬＫが与えられる。
シフトレジスタ８は、キャラクタクロックＣＣＬＫが与
えられると、フォントデータの各ビットごとに設けられ
るラッチ回路にフォントデータを与える。クロック入力
ＣＫには、ドットクロック回路５４から出力されるドッ
トクロック信号ＳＲＣＬＫが与えられ、このクロック信
号に基づいて、フォントデータが１ビットずつ、ドット
フォントデータＣＲＯＭＤとして、色出力制御回路６０
に出力される。
【００９６】色出力制御回路６０のセレクト入力ＳＥＬ
には、ＣＧＲＡＭ６から与えられる色コードＣＲが与え
られ、さらに制御入力ＯＮ／ＯＦＦには、点滅表示レジ
スタ５９から出力される点滅信号ＢＬＫと、表示期間信
号発生回路５３から出力される表示期間信号ＨＶＰと、
背景色レジスタ５８から出力される背景色信号ＢＧとが
与えられる。「点滅」を図面では「ブリンギング」と称
する。色出力制御回路６０は、与えられる点滅信号ＢＬ
Ｋに基づいて、ＣＲＴ４ａに表示される文字を点灯する
か点滅するかを決定する。色出力制御回路６０は、表示
期間信号ＨＶＰに基づいて、文字が表示される期間に相
当する場合には、色コードＣＲに従ってその文字に対す
る色を決定し、文字が表示されない期間に相当する場合
には、背景色信号ＢＧに従って背景に対する色を決定す
る。このように、色出力制御回路６０は、文字データを
含む表示されるデータの色を決定し、３色、赤、緑、青
のフォントデータＲ，Ｇ，Ｂとして、色出力タイミング
調整回路６１に出力する。
には、ＣＧＲＡＭ６から与えられる色コードＣＲが与え
られ、さらに制御入力ＯＮ／ＯＦＦには、点滅表示レジ
スタ５９から出力される点滅信号ＢＬＫと、表示期間信
号発生回路５３から出力される表示期間信号ＨＶＰと、
背景色レジスタ５８から出力される背景色信号ＢＧとが
与えられる。「点滅」を図面では「ブリンギング」と称
する。色出力制御回路６０は、与えられる点滅信号ＢＬ
Ｋに基づいて、ＣＲＴ４ａに表示される文字を点灯する
か点滅するかを決定する。色出力制御回路６０は、表示
期間信号ＨＶＰに基づいて、文字が表示される期間に相
当する場合には、色コードＣＲに従ってその文字に対す
る色を決定し、文字が表示されない期間に相当する場合
には、背景色信号ＢＧに従って背景に対する色を決定す
る。このように、色出力制御回路６０は、文字データを
含む表示されるデータの色を決定し、３色、赤、緑、青
のフォントデータＲ，Ｇ，Ｂとして、色出力タイミング
調整回路６１に出力する。
【００９７】また、背景色レジスタ５８と点滅表示レジ
スタ５９とは、制御バス３０を介して、上述した制御デ
ータを取り込む。背景色レジスタ５８は、制御データの
（３）のデータを取り込んで、背景色信号ＢＧを生成
し、出力Ｏから出力する。点滅表示レジスタ５９は、制
御データの（４）のデータを取り込んで、点滅信号ＢＬ
Ｋを生成し、出力Ｏから出力する。
スタ５９とは、制御バス３０を介して、上述した制御デ
ータを取り込む。背景色レジスタ５８は、制御データの
（３）のデータを取り込んで、背景色信号ＢＧを生成
し、出力Ｏから出力する。点滅表示レジスタ５９は、制
御データの（４）のデータを取り込んで、点滅信号ＢＬ
Ｋを生成し、出力Ｏから出力する。
【００９８】色出力制御回路６０から出力された３色の
フォントデータＲ，Ｇ，Ｂは、各色ごとに色タイミング
調整回路６１に与えられる。色タイミング調整回路６１
のクロック入力ＣＫには、表示クロック信号ＯＣＫが与
えられる。色タイミング調整回路６１は、与えられる表
示クロック信号ＯＣＫに基づいて、与えられた３色のフ
ォントデータＲ，Ｇ，Ｂの出力タイミングの調整を行っ
て、変換回路１１に出力する。
フォントデータＲ，Ｇ，Ｂは、各色ごとに色タイミング
調整回路６１に与えられる。色タイミング調整回路６１
のクロック入力ＣＫには、表示クロック信号ＯＣＫが与
えられる。色タイミング調整回路６１は、与えられる表
示クロック信号ＯＣＫに基づいて、与えられた３色のフ
ォントデータＲ，Ｇ，Ｂの出力タイミングの調整を行っ
て、変換回路１１に出力する。
【００９９】以上のように本実施形態のキャラクタデー
タ生成装置は、ＮＴＳＣ方式のＯＳＤ回路２を用い、変
換回路１１および１／２変換回路１５を付け加えた構成
で、ハイビジョン方式ようにＮＴＳＣ方式よりも走査時
間が速い表示装置に文字を表示できる。ゆえに、前記キ
ャラクタデータ生成装置の製造コストを安価にすること
ができる。
タ生成装置は、ＮＴＳＣ方式のＯＳＤ回路２を用い、変
換回路１１および１／２変換回路１５を付け加えた構成
で、ハイビジョン方式ようにＮＴＳＣ方式よりも走査時
間が速い表示装置に文字を表示できる。ゆえに、前記キ
ャラクタデータ生成装置の製造コストを安価にすること
ができる。
【０１００】以下に、本発明の第２実施形態であるキャ
ラクタデータ発生装置、および該キャラクタデータ発生
装置を含む表示装置について説明する。本実施形態の表
示装置は、クリアビジョン方式の映像信号を表示する表
示装置であって、第１実施形態で説明したハイビジョン
方式の表示装置と類似の構造を有し、クリアビジョン特
有の構造および挙動、たとえばＣＲＴの走査線数等が異
なり、他は等しい。また本実施形態のキャラクタデータ
発生装置は、第１実施形態のキャラクタデータ発生装置
と類似の構成を有し、変換回路１１の挙動が異なり、他
の回路の構造および挙動は等しい。
ラクタデータ発生装置、および該キャラクタデータ発生
装置を含む表示装置について説明する。本実施形態の表
示装置は、クリアビジョン方式の映像信号を表示する表
示装置であって、第１実施形態で説明したハイビジョン
方式の表示装置と類似の構造を有し、クリアビジョン特
有の構造および挙動、たとえばＣＲＴの走査線数等が異
なり、他は等しい。また本実施形態のキャラクタデータ
発生装置は、第１実施形態のキャラクタデータ発生装置
と類似の構成を有し、変換回路１１の挙動が異なり、他
の回路の構造および挙動は等しい。
【０１０１】図１０は、クリアビジョン方式に対応した
表示装置におけるタイミングチャートである。クリアビ
ジョン方式の表示装置は、クリアビジョン方式のＣＲＴ
の走査線の走査速度とハイビジョン方式のＣＲＴ４ａの
走査速度とがほぼ同一であるため、第１実施形態で説明
したハイビジョン方式の表示装置と同一の構成で、ＣＲ
Ｔの表示画面に文字を表示することができる。
表示装置におけるタイミングチャートである。クリアビ
ジョン方式の表示装置は、クリアビジョン方式のＣＲＴ
の走査線の走査速度とハイビジョン方式のＣＲＴ４ａの
走査速度とがほぼ同一であるため、第１実施形態で説明
したハイビジョン方式の表示装置と同一の構成で、ＣＲ
Ｔの表示画面に文字を表示することができる。
【０１０２】ＣＲＴの表示画面に文字を表示する場合
に、ハイビジョン方式の表示装置は、インターレース方
式であるため、ＮＴＳＣ方式の第１フィールドの第１走
査線に対応する文字データを、ハイビジョン方式の第１
フィールドの第１走査線と第３走査線とに対応する文字
データとして用いる。これに対して、クリアビジョン方
式の表示装置は、ノンインターレース方式であるため、
ＮＴＳＣ方式の第１走査線に対応する文字データを、ク
リアビジョン方式の第１走査線と第２走査線とに対応す
る文字データとして用いる。この動作を、図１０を参照
して以下に説明する。
に、ハイビジョン方式の表示装置は、インターレース方
式であるため、ＮＴＳＣ方式の第１フィールドの第１走
査線に対応する文字データを、ハイビジョン方式の第１
フィールドの第１走査線と第３走査線とに対応する文字
データとして用いる。これに対して、クリアビジョン方
式の表示装置は、ノンインターレース方式であるため、
ＮＴＳＣ方式の第１走査線に対応する文字データを、ク
リアビジョン方式の第１走査線と第２走査線とに対応す
る文字データとして用いる。この動作を、図１０を参照
して以下に説明する。
【０１０３】まず、ＯＳＤ回路２で、クリアビジョン方
式のＣＲＴの倍速水平同期信号ＨＨＳＹの立上がりＨ１
に同期して水平同期信号ＨＳＹが立上がったときから、
次の水平同期信号ＨＳＹが立上がるときまでの期間に、
第１走査線の水平走査期間分の文字データ１Ｈが３色の
フォントデータＲ，Ｇ，Ｂとなるように処理される。こ
の期間は、倍速水平同期信号ＨＨＳＹの立ち上がりＨ１
から、倍速水平同期信号ＨＨＳＹの立上がりＨ３までの
期間と等しい。この期間に処理されたフォントデータ
Ｒ，Ｇ，Ｂは、水平同期信号ＨＳＹの立上がりＨ０３、
すなわち倍速水平同期信号ＨＨＳＹの立上がりＨ３か
ら、表示クロック信号ＯＣＫの立上がりに同期して、１
ビットずつ変換回路１１に与えられる。
式のＣＲＴの倍速水平同期信号ＨＨＳＹの立上がりＨ１
に同期して水平同期信号ＨＳＹが立上がったときから、
次の水平同期信号ＨＳＹが立上がるときまでの期間に、
第１走査線の水平走査期間分の文字データ１Ｈが３色の
フォントデータＲ，Ｇ，Ｂとなるように処理される。こ
の期間は、倍速水平同期信号ＨＨＳＹの立ち上がりＨ１
から、倍速水平同期信号ＨＨＳＹの立上がりＨ３までの
期間と等しい。この期間に処理されたフォントデータ
Ｒ，Ｇ，Ｂは、水平同期信号ＨＳＹの立上がりＨ０３、
すなわち倍速水平同期信号ＨＨＳＹの立上がりＨ３か
ら、表示クロック信号ＯＣＫの立上がりに同期して、１
ビットずつ変換回路１１に与えられる。
【０１０４】変換回路１１は、倍速水平同期信号ＨＨＳ
Ｙの立上がりＨ５から次の立上がりＨ６までの期間に、
倍速表示クロック信号ＨＯＣＫの立上がりに同期して、
ＯＳＤ回路２から与えられたフォントデータＲ，Ｇ，Ｂ
をキャラクタデータＨＲ，ＨＧ，ＨＢとして、１ビット
ずつ合成回路３に出力する。さらに変換回路１１は、倍
速水平同期信号ＨＨＳＹの立上がりＨ６から次の立上が
りＨ７までの期間に、立ち上がりＨ５，Ｈ６間の期間の
処理と同様の処理を行う。これによって、図２１（４）
に示されるように、ＮＴＳＣ方式に対応したＯＳＤ回路
２の第１走査線の３色のフォントデータが、クリアビジ
ョン方式の第１走査線および第２走査線のキャラクタデ
ータとして、表示画面に表示される。第３走査線以後の
キャラクタデータの処理手法は、上述の第１および第２
走査線のキャラクタデータの処理手法と等しいので、説
明は省略する。この処理手法を繰返すことで、１フィー
ルドの映像についてのキャラクタデータを得ることがで
きる。
Ｙの立上がりＨ５から次の立上がりＨ６までの期間に、
倍速表示クロック信号ＨＯＣＫの立上がりに同期して、
ＯＳＤ回路２から与えられたフォントデータＲ，Ｇ，Ｂ
をキャラクタデータＨＲ，ＨＧ，ＨＢとして、１ビット
ずつ合成回路３に出力する。さらに変換回路１１は、倍
速水平同期信号ＨＨＳＹの立上がりＨ６から次の立上が
りＨ７までの期間に、立ち上がりＨ５，Ｈ６間の期間の
処理と同様の処理を行う。これによって、図２１（４）
に示されるように、ＮＴＳＣ方式に対応したＯＳＤ回路
２の第１走査線の３色のフォントデータが、クリアビジ
ョン方式の第１走査線および第２走査線のキャラクタデ
ータとして、表示画面に表示される。第３走査線以後の
キャラクタデータの処理手法は、上述の第１および第２
走査線のキャラクタデータの処理手法と等しいので、説
明は省略する。この処理手法を繰返すことで、１フィー
ルドの映像についてのキャラクタデータを得ることがで
きる。
【０１０５】以上のように本実施形態のキャラクタデー
タ発生装置は、ＮＴＳＣ方式のＯＳＤ回路２を用い、変
換回路１１および１／２変換回路１５を付け加えた構成
で、クリアビジョン方式のようにＮＴＳＣ方式よりも走
査時間が速い表示装置に文字を表示できる。ゆえに、キ
ャラクタデータ発生装置の製造コストを安価にすること
ができる。
タ発生装置は、ＮＴＳＣ方式のＯＳＤ回路２を用い、変
換回路１１および１／２変換回路１５を付け加えた構成
で、クリアビジョン方式のようにＮＴＳＣ方式よりも走
査時間が速い表示装置に文字を表示できる。ゆえに、キ
ャラクタデータ発生装置の製造コストを安価にすること
ができる。
【０１０６】図１１は、本発明の第３実施形態であるキ
ャラクタデータ発生装置の電気的構成を表すブロック図
である。図１２は、第３実施形態のキャラクタデータ発
生装置を含む表示装置を概略的に表すブロック図であ
る。図１１と図１２とを併せて説明する。
ャラクタデータ発生装置の電気的構成を表すブロック図
である。図１２は、第３実施形態のキャラクタデータ発
生装置を含む表示装置を概略的に表すブロック図であ
る。図１１と図１２とを併せて説明する。
【０１０７】本実施形態のキャラクタデータ発生装置
は、ＯＳＤ回路２，１／２変換回路７１、切換回路７２
および切換制御回路７３を含んで構成される。また表示
装置は、上述のキャラクタデータ発生装置の他に、合成
回路３、ＣＲＴ４ｂ、中央処理回路１６および信号処理
回路７４を含んで構成される。切換制御回路７３は、中
央処理回路１６の演算処理で実現されるような仮想的回
路である。本実施形態のキャラクタデータ発生装置およ
び表示装置は、第１実施形態のキャラクタデータ発生装
置および表示装置と類似の構造を有し、ＣＲＴ４ｂと１
／２変換回路との構造が異なり、ＯＳＤ回路２，合成回
路３、変換回路１１の構造および挙動は等しい。また中
央処理回路１６は、切換制御回路７３のための処理動作
が追加された点だけが異なり、他の処理動作は第１実施
形態の中央処理回路１６の構造と等しい。同一の構造お
よび挙動の回路部品には同一の符号を付し、詳細な説明
は省略する。
は、ＯＳＤ回路２，１／２変換回路７１、切換回路７２
および切換制御回路７３を含んで構成される。また表示
装置は、上述のキャラクタデータ発生装置の他に、合成
回路３、ＣＲＴ４ｂ、中央処理回路１６および信号処理
回路７４を含んで構成される。切換制御回路７３は、中
央処理回路１６の演算処理で実現されるような仮想的回
路である。本実施形態のキャラクタデータ発生装置およ
び表示装置は、第１実施形態のキャラクタデータ発生装
置および表示装置と類似の構造を有し、ＣＲＴ４ｂと１
／２変換回路との構造が異なり、ＯＳＤ回路２，合成回
路３、変換回路１１の構造および挙動は等しい。また中
央処理回路１６は、切換制御回路７３のための処理動作
が追加された点だけが異なり、他の処理動作は第１実施
形態の中央処理回路１６の構造と等しい。同一の構造お
よび挙動の回路部品には同一の符号を付し、詳細な説明
は省略する。
【０１０８】ＣＲＴ４ｂは、ハイビジョン方式およびＮ
ＴＳＣ方式の両方の方式で画像を表示可能であって、画
像を表示する方式を選択的に切換えることができる。Ｃ
ＲＴ４ｂで画像を表示する方式を選択するには、まず、
たとえばアンテナからの出力を復調して得た放送信号か
ら、信号処理回路７４で映像信号と同期信号とを分離す
る。このとき、放送信号の映像方式がハイビジョン方式
であれば、同期信号は垂直および倍速水平同期信号ＶＳ
Ｙ，ＨＨＳＹである。また、前記映像方式がＮＴＳＣ方
式であれば、同期信号は垂直および水平同期信号ＶＳ
Ｙ，ＨＳＹである。このように分離された各同期信号
と、該同期信号に対応する周期の表示クロック信号とを
信号処理回路７４からＣＲＴ４ｂに与えることで、該Ｃ
ＲＴ４ｂは与えられた同期信号に応答した周期で蛍光面
を走査する。これによって、合成回路３から出力された
合成後の映像信号は、放送信号の映像方式でＣＲＴ４ｂ
に表示される。ＣＲＴ４ｂに与えられる水平および垂直
同期信号ならびに表示クロック信号を、以後任意水平お
よび任意垂直同期信号ならびに任意表示クロック信号と
称する。
ＴＳＣ方式の両方の方式で画像を表示可能であって、画
像を表示する方式を選択的に切換えることができる。Ｃ
ＲＴ４ｂで画像を表示する方式を選択するには、まず、
たとえばアンテナからの出力を復調して得た放送信号か
ら、信号処理回路７４で映像信号と同期信号とを分離す
る。このとき、放送信号の映像方式がハイビジョン方式
であれば、同期信号は垂直および倍速水平同期信号ＶＳ
Ｙ，ＨＨＳＹである。また、前記映像方式がＮＴＳＣ方
式であれば、同期信号は垂直および水平同期信号ＶＳ
Ｙ，ＨＳＹである。このように分離された各同期信号
と、該同期信号に対応する周期の表示クロック信号とを
信号処理回路７４からＣＲＴ４ｂに与えることで、該Ｃ
ＲＴ４ｂは与えられた同期信号に応答した周期で蛍光面
を走査する。これによって、合成回路３から出力された
合成後の映像信号は、放送信号の映像方式でＣＲＴ４ｂ
に表示される。ＣＲＴ４ｂに与えられる水平および垂直
同期信号ならびに表示クロック信号を、以後任意水平お
よび任意垂直同期信号ならびに任意表示クロック信号と
称する。
【０１０９】ＣＲＴ４ｂは、信号処理回路から与えられ
た任意水平および任意垂直同期信号と任意表示クロック
信号とを、そのままＯＳＤ回路２、変換回路１１、中央
処理回路１６の切換制御回路７３、および１／２変換回
路７１にそれぞれ与える。切換制御回路７３は、後述の
手法で任意水平および任意垂直同期信号からＣＲＴ４ｂ
で表示される映像信号の映像方式を判定し、切換制御信
号ＳＷを生成する。切換制御信号ＳＷは、たとえば、放
送信号の映像方式がＮＴＳＣ方式のときローレベルを保
ち、ハイビジョン方式のときハイレベルを保つ。切換制
御信号ＳＷは、１／２変換回路７１と切換回路７２とに
与えられる。
た任意水平および任意垂直同期信号と任意表示クロック
信号とを、そのままＯＳＤ回路２、変換回路１１、中央
処理回路１６の切換制御回路７３、および１／２変換回
路７１にそれぞれ与える。切換制御回路７３は、後述の
手法で任意水平および任意垂直同期信号からＣＲＴ４ｂ
で表示される映像信号の映像方式を判定し、切換制御信
号ＳＷを生成する。切換制御信号ＳＷは、たとえば、放
送信号の映像方式がＮＴＳＣ方式のときローレベルを保
ち、ハイビジョン方式のときハイレベルを保つ。切換制
御信号ＳＷは、１／２変換回路７１と切換回路７２とに
与えられる。
【０１１０】１／２変換回路７１は、切換制御信号ＳＷ
に応答して、任意水平同期信号と任意表示クロック信号
とから水平同期信号ＨＳＹと表示クロック信号ＯＣＫと
を生成して、ＯＳＤ回路２に与える。放送信号の映像方
式がハイビジョン方式のとき、ＣＲＴ４ｂから与えられ
た任意水平同期信号および任意表示クロック信号は、倍
速水平同期信号ＨＨＳＹおよび倍速表示クロック信号Ｈ
ＯＣＫなので、該信号ＨＨＳＹ，ＨＯＣＫを１／２分周
して水平同期信号ＨＳＹおよび表示クロック信号ＯＣＫ
を生成する。前記映像方式がＮＴＳＣ方式のとき、任意
水平同期信号は水平同期信号ＨＳＹおよび表示クロック
信号ＯＣＫなので、該各信号ＨＳＹ，ＯＣＫをそのまま
ＯＣＤ回路２に与える。
に応答して、任意水平同期信号と任意表示クロック信号
とから水平同期信号ＨＳＹと表示クロック信号ＯＣＫと
を生成して、ＯＳＤ回路２に与える。放送信号の映像方
式がハイビジョン方式のとき、ＣＲＴ４ｂから与えられ
た任意水平同期信号および任意表示クロック信号は、倍
速水平同期信号ＨＨＳＹおよび倍速表示クロック信号Ｈ
ＯＣＫなので、該信号ＨＨＳＹ，ＨＯＣＫを１／２分周
して水平同期信号ＨＳＹおよび表示クロック信号ＯＣＫ
を生成する。前記映像方式がＮＴＳＣ方式のとき、任意
水平同期信号は水平同期信号ＨＳＹおよび表示クロック
信号ＯＣＫなので、該各信号ＨＳＹ，ＯＣＫをそのまま
ＯＣＤ回路２に与える。
【０１１１】ＯＣＤ回路２は、垂直および水平同期信号
ＶＳＹ，ＨＳＹと表示クロック信号ＯＣＫとに同期して
動作し、中央処理回路１６から与えられた文字データに
基づいて、フォントデータＲ，Ｂ，Ｇを生成する。この
フォントデータは変換回路１１に与えられると共に、切
換回路７２にも与えられる。変換回路１１は、ＣＲＴ４
ｂから与えられた任意水平および任意垂直同期信号に同
期して動作し、ＯＣＤ回路２からのフォントデータＲ，
Ｂ，ＧをキャラクタデータＨＲ，ＨＢ，ＨＧに変換し
て、切換回路７２に与える。
ＶＳＹ，ＨＳＹと表示クロック信号ＯＣＫとに同期して
動作し、中央処理回路１６から与えられた文字データに
基づいて、フォントデータＲ，Ｂ，Ｇを生成する。この
フォントデータは変換回路１１に与えられると共に、切
換回路７２にも与えられる。変換回路１１は、ＣＲＴ４
ｂから与えられた任意水平および任意垂直同期信号に同
期して動作し、ＯＣＤ回路２からのフォントデータＲ，
Ｂ，ＧをキャラクタデータＨＲ，ＨＢ，ＨＧに変換し
て、切換回路７２に与える。
【０１１２】切換回路７２は、切換制御信号ＳＷに応答
して動作し、放送信号の映像方式がＮＴＳＣ方式のと
き、ＯＣＤ回路２から与えられたフォントデータＲ，
Ｂ，Ｇを合成回路３に与える。また、前記映像方式がハ
イビジョン方式のとき、変換回路１１から与えられたキ
ャラクタデータＨＲ，ＨＢ，ＨＧに与える。
して動作し、放送信号の映像方式がＮＴＳＣ方式のと
き、ＯＣＤ回路２から与えられたフォントデータＲ，
Ｂ，Ｇを合成回路３に与える。また、前記映像方式がハ
イビジョン方式のとき、変換回路１１から与えられたキ
ャラクタデータＨＲ，ＨＢ，ＨＧに与える。
【０１１３】具体的には、切換回路７２は、ＡＮＤ回路
ＡＮ１１，ＡＮ１２とＯＲ回路ＯＲ１１とを含んで構成
される。ＡＮＤ回路ＡＮ１１の一方入力端子には、ＯＳ
Ｄ回路２からフォントデータＲ，Ｂ，Ｇが与えられる。
ＡＮＤ回路ＡＮ１１の他方入力端子はＮＯＴ回路を介し
て切換制御回路７３と接続されて、反転された切換制御
信号ＳＷが与えられる。ＡＮＤ回路ＡＮ１２の一方入力
端子には、変換回路１１のラインシフトレジスタ１４か
らキャラクタデータＨＲ，ＨＢ，ＨＧが与えられ、他方
入力端子には、切換制御回路７３から切換制御信号ＳＷ
がそのまま与えられる。ＡＮＤ回路ＡＮ１１，ＡＮ１２
の出力端子は、ＯＲ回路ＯＲ１１の一方および他方入力
端子に接続される。ＯＲ回路ＯＲ１１の出力端子は、切
換回路７２の出力端子として、合成回路３に接続され
る。
ＡＮ１１，ＡＮ１２とＯＲ回路ＯＲ１１とを含んで構成
される。ＡＮＤ回路ＡＮ１１の一方入力端子には、ＯＳ
Ｄ回路２からフォントデータＲ，Ｂ，Ｇが与えられる。
ＡＮＤ回路ＡＮ１１の他方入力端子はＮＯＴ回路を介し
て切換制御回路７３と接続されて、反転された切換制御
信号ＳＷが与えられる。ＡＮＤ回路ＡＮ１２の一方入力
端子には、変換回路１１のラインシフトレジスタ１４か
らキャラクタデータＨＲ，ＨＢ，ＨＧが与えられ、他方
入力端子には、切換制御回路７３から切換制御信号ＳＷ
がそのまま与えられる。ＡＮＤ回路ＡＮ１１，ＡＮ１２
の出力端子は、ＯＲ回路ＯＲ１１の一方および他方入力
端子に接続される。ＯＲ回路ＯＲ１１の出力端子は、切
換回路７２の出力端子として、合成回路３に接続され
る。
【０１１４】放送信号の映像方式がハイビジョン方式の
場合、切換制御信号ＳＷの信号レベルがハイレベルなの
で、ＡＮＤ回路ＡＮ１１からの出力信号はフォントデー
タＲ，Ｂ，Ｇに拘わらず常にローレベルを保ち、ＡＮＤ
回路ＡＮ１２の出力信号はキャラクタデータＨＲ，Ｈ
Ｂ，ＨＧと同じ信号波形の信号となる。ゆえにＯＲ回路
ＯＲ１１からは、キャラクタデータＨＲ，ＨＢ，ＨＧが
出力される。放送信号の映像方式がＮＴＳＣ方式のと
き、切換制御信号ＳＷの信号レベルがローレベルなの
で、ＡＮＤ回路ＡＮ１１からの出力信号はフォントデー
タＲ，Ｂ，Ｇと同じ信号波形の信号になり、ＡＮＤ回路
ＡＮ１２の出力信号はキャラクタデータＨＲ，ＨＢ，Ｈ
Ｇに拘わらずローレベルを保つ。ゆえにＯＲ回路ＯＲ１
１からは、フォントデータＲ，Ｂ，Ｇが出力される。
場合、切換制御信号ＳＷの信号レベルがハイレベルなの
で、ＡＮＤ回路ＡＮ１１からの出力信号はフォントデー
タＲ，Ｂ，Ｇに拘わらず常にローレベルを保ち、ＡＮＤ
回路ＡＮ１２の出力信号はキャラクタデータＨＲ，Ｈ
Ｂ，ＨＧと同じ信号波形の信号となる。ゆえにＯＲ回路
ＯＲ１１からは、キャラクタデータＨＲ，ＨＢ，ＨＧが
出力される。放送信号の映像方式がＮＴＳＣ方式のと
き、切換制御信号ＳＷの信号レベルがローレベルなの
で、ＡＮＤ回路ＡＮ１１からの出力信号はフォントデー
タＲ，Ｂ，Ｇと同じ信号波形の信号になり、ＡＮＤ回路
ＡＮ１２の出力信号はキャラクタデータＨＲ，ＨＢ，Ｈ
Ｇに拘わらずローレベルを保つ。ゆえにＯＲ回路ＯＲ１
１からは、フォントデータＲ，Ｂ，Ｇが出力される。
【０１１５】合成回路３は、信号処理回路７４から、ハ
イビジョン方式およびＮＴＳＣ方式のいずれか一方の映
像方式の映像信号が与えられる。また、切換回路７２か
ら、前記映像方式に対応して、フォントデータＲ，Ｂ，
ＧおよびキャラクタデータＨＲ，ＨＢ，ＨＧのいずれか
一方のデータが与えられる。合成回路３は、前記映像信
号と前記データとをとを合成して、ＣＲＴ４ｂに出力す
る。これによって、放送信号の映像方式がハイビジョン
方式およびＮＴＳＣ方式のいずれであっても、各映像方
式の映像信号と共に、中央処理回路１６から出力された
文字データに対応する文字が、同じ大きさで表示され
る。
イビジョン方式およびＮＴＳＣ方式のいずれか一方の映
像方式の映像信号が与えられる。また、切換回路７２か
ら、前記映像方式に対応して、フォントデータＲ，Ｂ，
ＧおよびキャラクタデータＨＲ，ＨＢ，ＨＧのいずれか
一方のデータが与えられる。合成回路３は、前記映像信
号と前記データとをとを合成して、ＣＲＴ４ｂに出力す
る。これによって、放送信号の映像方式がハイビジョン
方式およびＮＴＳＣ方式のいずれであっても、各映像方
式の映像信号と共に、中央処理回路１６から出力された
文字データに対応する文字が、同じ大きさで表示され
る。
【０１１６】図１３は、上述の１／２分周回路７１内
で、ＣＲＴ４ｂから与えられた任意水平同期信号を分周
する水平分周ユニット７５を表す等価回路図である。水
平分周ユニット７５は、ＯＲ回路２３とフリップフロッ
プ７６を含む。フリップフロップ７６は、第１実施形態
のＤ型フリップフロップ２２に、ローレベルの信号が与
えられたときにフリップフロップをセットさせるような
セット入力ＳＢが付加された回路である。フリップフロ
ップ７６のクロック入力ＣＫには、ＣＲＴ４ｂから任意
水平同期信号が与えられる。入力Ｄには、フリップフロ
ップ７６自体の反転出力＊Ｑからの出力が与えられる。
フリップフロップ７６のセット入力ＳＢには、切換制御
回路７３から切換制御信号が与えられる。ＯＲ回路２３
の一方入力端子には任意水平同期信号が与えられ、他方
入力端子にはフリップフロップ７６の反転出力＊Ｑから
の反転出力信号が与えられる。
で、ＣＲＴ４ｂから与えられた任意水平同期信号を分周
する水平分周ユニット７５を表す等価回路図である。水
平分周ユニット７５は、ＯＲ回路２３とフリップフロッ
プ７６を含む。フリップフロップ７６は、第１実施形態
のＤ型フリップフロップ２２に、ローレベルの信号が与
えられたときにフリップフロップをセットさせるような
セット入力ＳＢが付加された回路である。フリップフロ
ップ７６のクロック入力ＣＫには、ＣＲＴ４ｂから任意
水平同期信号が与えられる。入力Ｄには、フリップフロ
ップ７６自体の反転出力＊Ｑからの出力が与えられる。
フリップフロップ７６のセット入力ＳＢには、切換制御
回路７３から切換制御信号が与えられる。ＯＲ回路２３
の一方入力端子には任意水平同期信号が与えられ、他方
入力端子にはフリップフロップ７６の反転出力＊Ｑから
の反転出力信号が与えられる。
【０１１７】図１４（２）は、図１４（１）の記号で表
すフリップフロップ７６の内部構成を表す等価回路図で
ある。フリップフロップ７６の等価回路はＤ型フリップ
フロップＤ１〜Ｄｎの等価回路と類似し、インバータ回
路ＩＮ２，ＩＮ５がＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ
２に置換えられている点が異なり、他の構造は等しい。
構造および挙動が等しい回路には同一の符号を付し、詳
細な説明は省略する。ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮ
Ｄ２の一方入力端子は、クロックドインバータ回路ＩＮ
１，ＩＮ４の出力端子に接続され、他方入力端子には、
セット入力ＳＢから切換制御信号が与えられる。
すフリップフロップ７６の内部構成を表す等価回路図で
ある。フリップフロップ７６の等価回路はＤ型フリップ
フロップＤ１〜Ｄｎの等価回路と類似し、インバータ回
路ＩＮ２，ＩＮ５がＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ
２に置換えられている点が異なり、他の構造は等しい。
構造および挙動が等しい回路には同一の符号を付し、詳
細な説明は省略する。ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮ
Ｄ２の一方入力端子は、クロックドインバータ回路ＩＮ
１，ＩＮ４の出力端子に接続され、他方入力端子には、
セット入力ＳＢから切換制御信号が与えられる。
【０１１８】放送信号の映像方式がハイビジョン方式の
場合、切換制御信号ＳＷはハイレベルなので、ＮＡＮＤ
回路ＮＡＮＤ１，ＮＡＮＤ２はインバータ回路ＩＮ２，
ＩＮ５と同様に働く。このときフリップフロップ７６
は、Ｄ型フリップフロップ２２と同様に動作する。前記
映像方式がＮＴＳＣ方式の場合、切換制御信号ＳＷはロ
ーレベルなので、ＮＡＮＤ回路ＮＡＮＤ１，ＮＡＮＤ２
からの出力信号が常にハイレベルを保つ。これによっ
て、入力Ｄから入力された任意水平同期信号の信号レベ
ルに拘わらず、フリップフロップ７６からの反転出力＊
Ｑからの反転出力信号は、常にローレベルを保つ。
場合、切換制御信号ＳＷはハイレベルなので、ＮＡＮＤ
回路ＮＡＮＤ１，ＮＡＮＤ２はインバータ回路ＩＮ２，
ＩＮ５と同様に働く。このときフリップフロップ７６
は、Ｄ型フリップフロップ２２と同様に動作する。前記
映像方式がＮＴＳＣ方式の場合、切換制御信号ＳＷはロ
ーレベルなので、ＮＡＮＤ回路ＮＡＮＤ１，ＮＡＮＤ２
からの出力信号が常にハイレベルを保つ。これによっ
て、入力Ｄから入力された任意水平同期信号の信号レベ
ルに拘わらず、フリップフロップ７６からの反転出力＊
Ｑからの反転出力信号は、常にローレベルを保つ。
【０１１９】図１５は、放送信号の映像方式がハイビジ
ョン方式の場合の水平分周ユニット７５の挙動を説明す
るためのタイミングチャートである。この場合、任意水
平同期信号は図１５（１）に表すように倍速水平同期信
号ＨＨＳＹであり、切換制御信号ＳＷは図１５（２）に
表すようにハイレベルを保つ。このとき、フリップフロ
ップ７６の反転出力＊Ｑからの反転出力信号は、図１５
（３）に表すように、倍速度水平同期信号ＨＨＳＹの立
下がりに同期して、信号レベルが切換わる。この反転出
力信号は、第１実施形態のＤ型フリップフロップ２２か
らの反転出力信号と等しい。したがって、ＯＲ回路２３
からは、図１５（４）に表すように、水平同期信号ＨＳ
Ｙが出力される。
ョン方式の場合の水平分周ユニット７５の挙動を説明す
るためのタイミングチャートである。この場合、任意水
平同期信号は図１５（１）に表すように倍速水平同期信
号ＨＨＳＹであり、切換制御信号ＳＷは図１５（２）に
表すようにハイレベルを保つ。このとき、フリップフロ
ップ７６の反転出力＊Ｑからの反転出力信号は、図１５
（３）に表すように、倍速度水平同期信号ＨＨＳＹの立
下がりに同期して、信号レベルが切換わる。この反転出
力信号は、第１実施形態のＤ型フリップフロップ２２か
らの反転出力信号と等しい。したがって、ＯＲ回路２３
からは、図１５（４）に表すように、水平同期信号ＨＳ
Ｙが出力される。
【０１２０】図１６は、放送信号の映像方式がＮＴＳＣ
方式の場合の水平分周ユニット７５の挙動を説明するた
めのタイミングチャートである。この場合、任意水平同
期信号は図１６（１）に表すように水平同期信号ＨＳＹ
であり、切換制御信号ＳＷは図１６（２）に表すように
ローレベルを保つ。このとき、フリップフロップ７６の
反転出力＊Ｑからの反転出力信号は、図１６（３）に表
すように、常にローレベルを保つ。したがって、ＯＲ回
路２３の出力信号の信号レベルは、任意水平同期信号の
信号レベルだけに応答して変化するので、図１６（４）
に表すように、水平同期信号ＨＳＹがそのまま出力され
る。
方式の場合の水平分周ユニット７５の挙動を説明するた
めのタイミングチャートである。この場合、任意水平同
期信号は図１６（１）に表すように水平同期信号ＨＳＹ
であり、切換制御信号ＳＷは図１６（２）に表すように
ローレベルを保つ。このとき、フリップフロップ７６の
反転出力＊Ｑからの反転出力信号は、図１６（３）に表
すように、常にローレベルを保つ。したがって、ＯＲ回
路２３の出力信号の信号レベルは、任意水平同期信号の
信号レベルだけに応答して変化するので、図１６（４）
に表すように、水平同期信号ＨＳＹがそのまま出力され
る。
【０１２１】また、１／２変換回路７１は、任意表示ク
ロック信号の分周のために、上述の水平分周ユニット７
５と同一構造のクロック分周ユニットを有する。このク
ロック分周ユニットでは、フリップフロップ７６のクロ
ック入力ＣＫとＯＲ回路２３の一方入力端子とに、任意
水平同期信号に代わって任意表示クロック信号が入力さ
れる点が異なり、他は等しい。これによって、切換制御
信号ＳＷがハイレベルのとき、任意表示クロック信号は
１／２分周された後に出力され、ローレベルのとき、任
意表示クロック信号はそのまま出力される。
ロック信号の分周のために、上述の水平分周ユニット７
５と同一構造のクロック分周ユニットを有する。このク
ロック分周ユニットでは、フリップフロップ７６のクロ
ック入力ＣＫとＯＲ回路２３の一方入力端子とに、任意
水平同期信号に代わって任意表示クロック信号が入力さ
れる点が異なり、他は等しい。これによって、切換制御
信号ＳＷがハイレベルのとき、任意表示クロック信号は
１／２分周された後に出力され、ローレベルのとき、任
意表示クロック信号はそのまま出力される。
【０１２２】このような内部構造の水平分周ユニット７
５とクロック分周ユニットとを用いることで、１／２変
換回路７１は、切換制御信号ＳＷの信号レベルで表され
る放送信号の映像方式に応答して、任意水平同期信号お
よび任意表示クロック信号から水平同期信号ＨＳＹと表
示クロック信号ＯＣＫとを生成することができる。
５とクロック分周ユニットとを用いることで、１／２変
換回路７１は、切換制御信号ＳＷの信号レベルで表され
る放送信号の映像方式に応答して、任意水平同期信号お
よび任意表示クロック信号から水平同期信号ＨＳＹと表
示クロック信号ＯＣＫとを生成することができる。
【０１２３】前述した切換制御回路７３は、ＣＲＴ４ｂ
から与えられた任意水平および垂直同期信号から、現在
ＣＲＴ４ｂに表示されるべき映像信号を含む放送信号の
映像方式を常時判定して、切換制御信号ＳＷを生成す
る。この判定手法には、任意水平同期信号だけを用いる
第１判定手法と、任意水平および任意垂直同期信号を共
に用いる第２判定手法とがある。
から与えられた任意水平および垂直同期信号から、現在
ＣＲＴ４ｂに表示されるべき映像信号を含む放送信号の
映像方式を常時判定して、切換制御信号ＳＷを生成す
る。この判定手法には、任意水平同期信号だけを用いる
第１判定手法と、任意水平および任意垂直同期信号を共
に用いる第２判定手法とがある。
【０１２４】以下に、図１７，１８を用いて第１判定手
法を詳細に説明する。第１判定手法では、切換制御回路
７３は、ＣＲＴ４ｂの水平走査期間の長さから、映像方
式がハイビジョン方式であるかＮＴＳＣ方式であるかを
判定する。
法を詳細に説明する。第１判定手法では、切換制御回路
７３は、ＣＲＴ４ｂの水平走査期間の長さから、映像方
式がハイビジョン方式であるかＮＴＳＣ方式であるかを
判定する。
【０１２５】図１７は、切換制御回路７３において、第
１判定手法を用いた切換制御動作を説明するためのフロ
ーチャートである。切換制御回路７３は、ＣＲＴ４ｂに
映像が表示され始め、或る単一フィールド走査が開始さ
れた後、ステップａ１からステップａ２に進み、ＣＲＴ
４ｂから与えられた任意水平同期信号から、単一の水平
走査期間の長さｔＨＨＳＹを計測する。具体的には、図
１８に表すように、任意水平同期信号のうちで信号レベ
ルが連続してハイレベルを保つ期間が単一水平走査期間
に相当するので、この期間の長さを前記長さｔＨＨＳＹ
として、たとえばタイマおよびカウンタ等の計測回路を
用いて計測する。長さｔＨＨＳＹが１回計測されると、
次いで、ステップａ３に進む。
１判定手法を用いた切換制御動作を説明するためのフロ
ーチャートである。切換制御回路７３は、ＣＲＴ４ｂに
映像が表示され始め、或る単一フィールド走査が開始さ
れた後、ステップａ１からステップａ２に進み、ＣＲＴ
４ｂから与えられた任意水平同期信号から、単一の水平
走査期間の長さｔＨＨＳＹを計測する。具体的には、図
１８に表すように、任意水平同期信号のうちで信号レベ
ルが連続してハイレベルを保つ期間が単一水平走査期間
に相当するので、この期間の長さを前記長さｔＨＨＳＹ
として、たとえばタイマおよびカウンタ等の計測回路を
用いて計測する。長さｔＨＨＳＹが１回計測されると、
次いで、ステップａ３に進む。
【０１２６】ステップａ３では、切換制御回路７３は、
計測された長さｔＨＨＳＹが予め定める基準長さ以下で
あるか否かを判定する。基準長さは、ＮＴＳＣ方式の映
像信号の単一水平走査期間未満でハイビジョン方式の映
像信号の単一水平走査期間以上の長さに設定される。Ｎ
ＴＳＣ方式の前記単一水平走査期間は６３．４μ秒であ
って、ハイビジョン方式の前記単一水平走査期間は２
９，６μ秒である。本実施形態では、基準長さを、２
９．６μ秒と６３．４μ秒との中間の４６μ秒に設定す
る。
計測された長さｔＨＨＳＹが予め定める基準長さ以下で
あるか否かを判定する。基準長さは、ＮＴＳＣ方式の映
像信号の単一水平走査期間未満でハイビジョン方式の映
像信号の単一水平走査期間以上の長さに設定される。Ｎ
ＴＳＣ方式の前記単一水平走査期間は６３．４μ秒であ
って、ハイビジョン方式の前記単一水平走査期間は２
９，６μ秒である。本実施形態では、基準長さを、２
９．６μ秒と６３．４μ秒との中間の４６μ秒に設定す
る。
【０１２７】計測された長さｔＨＨＳＹが基準長さの４
６μ秒より大きいときは、ステップａ４で、映像方式が
ＮＴＳＣ方式であると認識して、切換制御信号ＳＷの信
号レベルをローレベルに設定して保つ。計測された長さ
ｔＨＨＳＹが基準長さ以下のときは、ステップａ５で、
映像方式がハイビジョン方式であると認識して、切換制
御信号ＳＷの信号レベルをハイレベルに設定して保つ。
ステップａ４，ａ５で切換制御信号ＳＷの信号レベルが
設定された後、次いでステップａ６で、単一のフィール
ド走査が終了したか否かが判定される。この判定は、具
体的には、任意垂直同期信号の信号レベルがローレベル
になったか否かで判定される。フィールド走査が終了す
るまで、ステップｓ６の判定が繰返されるので、該フィ
ールド走査中は、切換制御信号ＳＷの信号レベルはステ
ップａ４，ａ５で設定されたレベルを保つ。フィールド
走査が終了すると、ステップａ２に戻り、次のフィール
ド走査を制御する任意水平同期信号を対象として、上述
の判定動作を繰返す。これによって、任意水平同期信号
から、映像方式を自動的に判定することができる。
６μ秒より大きいときは、ステップａ４で、映像方式が
ＮＴＳＣ方式であると認識して、切換制御信号ＳＷの信
号レベルをローレベルに設定して保つ。計測された長さ
ｔＨＨＳＹが基準長さ以下のときは、ステップａ５で、
映像方式がハイビジョン方式であると認識して、切換制
御信号ＳＷの信号レベルをハイレベルに設定して保つ。
ステップａ４，ａ５で切換制御信号ＳＷの信号レベルが
設定された後、次いでステップａ６で、単一のフィール
ド走査が終了したか否かが判定される。この判定は、具
体的には、任意垂直同期信号の信号レベルがローレベル
になったか否かで判定される。フィールド走査が終了す
るまで、ステップｓ６の判定が繰返されるので、該フィ
ールド走査中は、切換制御信号ＳＷの信号レベルはステ
ップａ４，ａ５で設定されたレベルを保つ。フィールド
走査が終了すると、ステップａ２に戻り、次のフィール
ド走査を制御する任意水平同期信号を対象として、上述
の判定動作を繰返す。これによって、任意水平同期信号
から、映像方式を自動的に判定することができる。
【０１２８】以下に、図１９，２０を用いて、第２判定
手法を詳細に説明する。第２判定手法では、切換制御回
路７３は、単一フィールド期間内の水平走査線の本数か
ら、映像方式がハイビジョン方式であるかＮＴＳＣ方式
であるかを判定する。
手法を詳細に説明する。第２判定手法では、切換制御回
路７３は、単一フィールド期間内の水平走査線の本数か
ら、映像方式がハイビジョン方式であるかＮＴＳＣ方式
であるかを判定する。
【０１２９】図１９は、切換制御回路７３において、第
２判定手法を用いた切換制御動作を説明するためのフロ
ーチャートである。切換制御回路７３は、ＣＲＴ４ｂに
映像が表示され始めて或る単一フィールド走査が開始さ
れた後、ステップｂ１からステップｂ２に進み、ＣＲＴ
４ｂから与えられた任意水平および任意垂直同期信号か
ら、単一フィールド期間の水平走査線の本数ＰＮを計測
する。具体的には、単一フィールド期間は図２０（１）
に示す任意垂直同期信号の信号レベルが連続してハイレ
ベルを保つ期間Ｗ１に相当し、該期間の水平走査線の本
数は、図２０（２）に示す該期間内の任意水平同期信号
のパルス数に相当する。ゆえに、期間Ｗ１内の任意水平
同期信号のパルス数を前記本数ＰＮとして、たとえばパ
ルスカウンタを用いて計測する。本数ＰＮが１回計測さ
れると、次いで、ステップｂ３に進む。
２判定手法を用いた切換制御動作を説明するためのフロ
ーチャートである。切換制御回路７３は、ＣＲＴ４ｂに
映像が表示され始めて或る単一フィールド走査が開始さ
れた後、ステップｂ１からステップｂ２に進み、ＣＲＴ
４ｂから与えられた任意水平および任意垂直同期信号か
ら、単一フィールド期間の水平走査線の本数ＰＮを計測
する。具体的には、単一フィールド期間は図２０（１）
に示す任意垂直同期信号の信号レベルが連続してハイレ
ベルを保つ期間Ｗ１に相当し、該期間の水平走査線の本
数は、図２０（２）に示す該期間内の任意水平同期信号
のパルス数に相当する。ゆえに、期間Ｗ１内の任意水平
同期信号のパルス数を前記本数ＰＮとして、たとえばパ
ルスカウンタを用いて計測する。本数ＰＮが１回計測さ
れると、次いで、ステップｂ３に進む。
【０１３０】ステップｂ３では、切換制御回路７３は、
計測された本数ＰＮが予め定める基準本数以下であるか
否かを判定する。基準本数は、ＮＴＳＣ方式の映像信号
の水平走査線の本数以上でハイビジョン方式の映像信号
の水平走査線の本数未満の本数に設定される。ＮＴＳＣ
方式の前記水平走査線数は２６２．５本であって、ハイ
ビジョン方式の前記水平走査線数は５６２．５本であ
る。本実施形態では、基準本数を、２６２．５本と５６
２．５本との中間の４１２本に設定する。
計測された本数ＰＮが予め定める基準本数以下であるか
否かを判定する。基準本数は、ＮＴＳＣ方式の映像信号
の水平走査線の本数以上でハイビジョン方式の映像信号
の水平走査線の本数未満の本数に設定される。ＮＴＳＣ
方式の前記水平走査線数は２６２．５本であって、ハイ
ビジョン方式の前記水平走査線数は５６２．５本であ
る。本実施形態では、基準本数を、２６２．５本と５６
２．５本との中間の４１２本に設定する。
【０１３１】計測された本数ＰＮが基準本数の４１２本
以上のとき、ステップｂ４で、映像方式がＮＴＳＣ方式
であると認識して、切換制御信号ＳＷの信号レベルをロ
ーレベルに設定して保つ。計測された本数ＰＮが基準本
数未満のときは、ステップｂ５で、映像方式がハイビジ
ョン方式であると認識して、切換制御信号ＳＷの信号レ
ベルをハイレベルに設定して保つ。ステップｂ４，ｂ５
で切換制御信号ＳＷの信号レベルが設定されると、ステ
ップｂ２に戻り、次のフィールド走査を制御する任意水
平および任意垂直同期信号を対象として、上述の判定動
作を繰返す。これによって、任意水平および任意垂直同
期信号から、映像方式を自動的に判定することができ
る。
以上のとき、ステップｂ４で、映像方式がＮＴＳＣ方式
であると認識して、切換制御信号ＳＷの信号レベルをロ
ーレベルに設定して保つ。計測された本数ＰＮが基準本
数未満のときは、ステップｂ５で、映像方式がハイビジ
ョン方式であると認識して、切換制御信号ＳＷの信号レ
ベルをハイレベルに設定して保つ。ステップｂ４，ｂ５
で切換制御信号ＳＷの信号レベルが設定されると、ステ
ップｂ２に戻り、次のフィールド走査を制御する任意水
平および任意垂直同期信号を対象として、上述の判定動
作を繰返す。これによって、任意水平および任意垂直同
期信号から、映像方式を自動的に判定することができ
る。
【０１３２】上述したような構成のキャラクタデータ発
生装置を用いることで、ハイビジョン方式とＮＴＳＣ方
式との放送信号を任意に切換えて映像を表示可能な表示
装置で、単一のキャラクタデータ発生装置を備えるだけ
で、２種類の方式に応答して自動的に内部処理を切換え
て、各方式の映像に文字を表示させることができる。
生装置を用いることで、ハイビジョン方式とＮＴＳＣ方
式との放送信号を任意に切換えて映像を表示可能な表示
装置で、単一のキャラクタデータ発生装置を備えるだけ
で、２種類の方式に応答して自動的に内部処理を切換え
て、各方式の映像に文字を表示させることができる。
【０１３３】また、第４実施形態のキャラクタデータ発
生装置として、クリアビジョン方式の映像信号とＮＴＳ
Ｃ方式の放送信号とを任意に切換えて映像を表示可能な
表示装置に取り付けられるキャラクタデータ発生装置が
挙げられる。本実施形態のキャラクタデータ発生装置
は、第３実施形態のキャラクタデータ発生装置と類似の
構成を有し、変換回路１１が第２実施形態の変換回路１
１に置換わり、切換制御回路７３の切換制御動作が変更
される点が異なり、他の回路部品の構造および挙動は第
３実施形態のキャラクタデータ発生装置と等しい。切換
制御動作の第１判定手法では図１７のフローチャートの
ステップａ３の判定での基準長さが、ＮＴＳＣ方式の映
像信号の単一水平走査期間以上でクリアビジョン方式の
映像信号の単一水平走査期間未満の長さに設定される点
が異なり、他は等しい。また第２判定手法では、図１９
のフローチャートのステップｂ３の判定での基準本数
が、ＮＴＳＣ方式の単一フィールドの水平走査線数以上
でクリアビジョン方式の単一フィールドの水平走査線数
未満の本数に設定される点が異なり、他は等しい。この
ように、本実施形態のキャラクタデータ発生装置は、ク
リアビジョン方式とＮＴＳＣ方式との放送信号を任意に
切換えて映像を表示可能な表示装置で、単一のキャラク
タデータ発生装置を備えるだけで、２種類の方式に応答
して自動的に内部処理を切換えて、各方式の映像に文字
を表示させることができる。
生装置として、クリアビジョン方式の映像信号とＮＴＳ
Ｃ方式の放送信号とを任意に切換えて映像を表示可能な
表示装置に取り付けられるキャラクタデータ発生装置が
挙げられる。本実施形態のキャラクタデータ発生装置
は、第３実施形態のキャラクタデータ発生装置と類似の
構成を有し、変換回路１１が第２実施形態の変換回路１
１に置換わり、切換制御回路７３の切換制御動作が変更
される点が異なり、他の回路部品の構造および挙動は第
３実施形態のキャラクタデータ発生装置と等しい。切換
制御動作の第１判定手法では図１７のフローチャートの
ステップａ３の判定での基準長さが、ＮＴＳＣ方式の映
像信号の単一水平走査期間以上でクリアビジョン方式の
映像信号の単一水平走査期間未満の長さに設定される点
が異なり、他は等しい。また第２判定手法では、図１９
のフローチャートのステップｂ３の判定での基準本数
が、ＮＴＳＣ方式の単一フィールドの水平走査線数以上
でクリアビジョン方式の単一フィールドの水平走査線数
未満の本数に設定される点が異なり、他は等しい。この
ように、本実施形態のキャラクタデータ発生装置は、ク
リアビジョン方式とＮＴＳＣ方式との放送信号を任意に
切換えて映像を表示可能な表示装置で、単一のキャラク
タデータ発生装置を備えるだけで、２種類の方式に応答
して自動的に内部処理を切換えて、各方式の映像に文字
を表示させることができる。
【０１３４】以上のような手法を用いることで、ハイビ
ジョン方式またはクリアビジョン方式とＮＴＳＣ方式に
対応した文字データの画像を表すデータを、単一のキャ
ラクタデータ発生装置で自動的に生成することができ
る。したがって、ハイビジョン方式またはクリアビジョ
ン方式の映像信号とＮＴＳＣ方式の映像信号とを共に表
示可能な表示装置では、本実施形態のキャラクタデータ
発生装置だけを備えるだけで、両方式のどちらの映像信
号が表示されるときにも、文字を表示させることができ
る。したがって、従来技術のＯＳＤ回路のように、各方
式毎に対応するＯＳＤ回路を備える必要がないので、表
示装置の部品点数を減少させて、表示装置の製造コスト
を減少させることができる。
ジョン方式またはクリアビジョン方式とＮＴＳＣ方式に
対応した文字データの画像を表すデータを、単一のキャ
ラクタデータ発生装置で自動的に生成することができ
る。したがって、ハイビジョン方式またはクリアビジョ
ン方式の映像信号とＮＴＳＣ方式の映像信号とを共に表
示可能な表示装置では、本実施形態のキャラクタデータ
発生装置だけを備えるだけで、両方式のどちらの映像信
号が表示されるときにも、文字を表示させることができ
る。したがって、従来技術のＯＳＤ回路のように、各方
式毎に対応するＯＳＤ回路を備える必要がないので、表
示装置の部品点数を減少させて、表示装置の製造コスト
を減少させることができる。
【０１３５】またこの表示装置のキャラクタデータ発生
装置は、表示装置に表示される放送信号の映像方式を任
意同期信号から自動的に判定する。ゆえに、表示装置の
視聴者が手動で該装置の切換を行う必要がなく、放送信
号が変更されるたびに遅延なく文字データを変更するこ
とができる。さらに、ハイビジョンおよびクリアビジョ
ン方式の映像信号を表示するときとＮＴＳＣ方式の映像
信号を表示するときとでは、重ねて表示される文字の大
きさは等しい。したがって、映像信号の映像方式が切換
えられたときも、文字の大きさが変更されて視聴者に違
和感を感じさせることを防止することができる。
装置は、表示装置に表示される放送信号の映像方式を任
意同期信号から自動的に判定する。ゆえに、表示装置の
視聴者が手動で該装置の切換を行う必要がなく、放送信
号が変更されるたびに遅延なく文字データを変更するこ
とができる。さらに、ハイビジョンおよびクリアビジョ
ン方式の映像信号を表示するときとＮＴＳＣ方式の映像
信号を表示するときとでは、重ねて表示される文字の大
きさは等しい。したがって、映像信号の映像方式が切換
えられたときも、文字の大きさが変更されて視聴者に違
和感を感じさせることを防止することができる。
【０１３６】上述した第１および第２実施形態のキャラ
クタデータ発生装置は、変換回路１１の動作周期を所望
の映像方式の同期信号の周期に適合させることで、ハイ
ビジョン方式、クリアビジョン方式、およびＮＴＳＣ方
式以外の映像方式の映像を放送する表示装置に取付ける
ことができる。また、第３および第４実施形態のキャラ
クタデータ発生装置は、ＯＳＤ回路２と変換回路１１と
の動作を所望の映像方式に適合させることで、ハイビジ
ョン方式、クリアビジョン方式、およびＮＴＳＣ方式以
外の映像方式を含み、上述の映像方式の組合わせ以外の
組合わせの映像を選択的に表示可能な表示装置に取付け
ることができる。たとえば、ＣＲＴ４ａ，４ｂからの垂
直同期信号が前述の垂直同期信号のｍ倍の周期の信号で
あるときは、その信号をｍ分の１分周してＯＳＤ回路２
に与えることで、上述のＯＳＤ回路でキャラクタデータ
を発生させることができる。
クタデータ発生装置は、変換回路１１の動作周期を所望
の映像方式の同期信号の周期に適合させることで、ハイ
ビジョン方式、クリアビジョン方式、およびＮＴＳＣ方
式以外の映像方式の映像を放送する表示装置に取付ける
ことができる。また、第３および第４実施形態のキャラ
クタデータ発生装置は、ＯＳＤ回路２と変換回路１１と
の動作を所望の映像方式に適合させることで、ハイビジ
ョン方式、クリアビジョン方式、およびＮＴＳＣ方式以
外の映像方式を含み、上述の映像方式の組合わせ以外の
組合わせの映像を選択的に表示可能な表示装置に取付け
ることができる。たとえば、ＣＲＴ４ａ，４ｂからの垂
直同期信号が前述の垂直同期信号のｍ倍の周期の信号で
あるときは、その信号をｍ分の１分周してＯＳＤ回路２
に与えることで、上述のＯＳＤ回路でキャラクタデータ
を発生させることができる。
【０１３７】
【発明の効果】以上のように本発明によれば、キャラク
タデータ発生装置で出力された１水平ラインデータ分の
画素データが、第１〜第３メモリによって、ｎ本の水平
ラインデータ分の画素データとして表示装置に出力され
る。これによって、基準水平同期信号および基準クロッ
ク信号に同期して動作するキャラクタデータ発生手段
で、ｎ倍速水平同期信号およびｎ倍速クロック信号に同
期して表示を行う表示装置に文字を表示することができ
る。したがって、ｎ倍速水平同期信号およびｎ倍速クロ
ック信号を有する表示装置の回路規模を縮小することが
でき、さらにコストを低減することができる。
タデータ発生装置で出力された１水平ラインデータ分の
画素データが、第１〜第３メモリによって、ｎ本の水平
ラインデータ分の画素データとして表示装置に出力され
る。これによって、基準水平同期信号および基準クロッ
ク信号に同期して動作するキャラクタデータ発生手段
で、ｎ倍速水平同期信号およびｎ倍速クロック信号に同
期して表示を行う表示装置に文字を表示することができ
る。したがって、ｎ倍速水平同期信号およびｎ倍速クロ
ック信号を有する表示装置の回路規模を縮小することが
でき、さらにコストを低減することができる。
【０１３８】また本発明によれば、動作信号生成手段
が、ｎ倍速水平同期信号とｎ倍速クロック信号とをｎ分
周して、基準水平同期信号と基準クロック信号とを生成
するため、基準水平同期信号および基準クロック信号を
有するキャラクタデータ発生手段で、ｎ倍速水平同期信
号およびｎ倍速クロック信号を有する表示装置に文字を
表示することができる。したがって、ｎ倍速水平同期信
号およびｎ倍速クロック信号を有する表示装置の回路規
模を縮小することができ、さらにコストを低減すること
ができる。
が、ｎ倍速水平同期信号とｎ倍速クロック信号とをｎ分
周して、基準水平同期信号と基準クロック信号とを生成
するため、基準水平同期信号および基準クロック信号を
有するキャラクタデータ発生手段で、ｎ倍速水平同期信
号およびｎ倍速クロック信号を有する表示装置に文字を
表示することができる。したがって、ｎ倍速水平同期信
号およびｎ倍速クロック信号を有する表示装置の回路規
模を縮小することができ、さらにコストを低減すること
ができる。
【０１３９】さらにまた本発明によれば、キャラクタデ
ータ発生装置は、上述のように２種類の同期状態のいず
れか一方を選択して表示を行う表示装置に対して用いら
れ、表示装置の同期状態に応じて、該表示装置に供給す
るべき画素データを出力する手段を変更する。これによ
って、表示装置に表示される映像の映像方式に応じて、
表示装置に供給する画素データの出力速度を切換えるこ
とができる。したがって、本請求項のキャラクタデータ
発生装置を使用可能な表示装置の種類を増加させること
ができる。また、２種類の映像方式を選択的に切換可能
な表示装置では、本請求項のキャラクタデータ発生装置
だけを備えることで、２種類の映像方式の映像のそれぞ
れに文字を表示することができるので、該装置を備える
表示装置の部品点数を減少させ、製造コストを減少させ
ることができる。
ータ発生装置は、上述のように２種類の同期状態のいず
れか一方を選択して表示を行う表示装置に対して用いら
れ、表示装置の同期状態に応じて、該表示装置に供給す
るべき画素データを出力する手段を変更する。これによ
って、表示装置に表示される映像の映像方式に応じて、
表示装置に供給する画素データの出力速度を切換えるこ
とができる。したがって、本請求項のキャラクタデータ
発生装置を使用可能な表示装置の種類を増加させること
ができる。また、２種類の映像方式を選択的に切換可能
な表示装置では、本請求項のキャラクタデータ発生装置
だけを備えることで、２種類の映像方式の映像のそれぞ
れに文字を表示することができるので、該装置を備える
表示装置の部品点数を減少させ、製造コストを減少させ
ることができる。
【０１４０】さらにまた本発明によれば、前記判定手段
は、単一フィールド内の水平走査線数から、表示装置の
現在の同期状態を判定する。これによって、単一フィー
ルド内の水平走査線数が異なる場合、表示装置に表示さ
れる映像の映像方式が変更される度に、自動的にキャラ
クタデータ発生装置の画素データの出力速度も自動的に
変更することができる。
は、単一フィールド内の水平走査線数から、表示装置の
現在の同期状態を判定する。これによって、単一フィー
ルド内の水平走査線数が異なる場合、表示装置に表示さ
れる映像の映像方式が変更される度に、自動的にキャラ
クタデータ発生装置の画素データの出力速度も自動的に
変更することができる。
【０１４１】さらにまた本発明によれば、前記判定手段
は、水平同期信号の信号周期から、表示装置の現在の同
期状態を判定する。これによって、水平同期信号の信号
周期が異なる場合、表示装置に表示される映像の映像方
式が変更される度に、自動的にキャラクタデータ発生装
置の画素データの出力速度も自動的に変更することがで
きる。また、本請求項の判定手段は、水平同期信号だけ
を基準に同期状態を判定するので、請求項５の判定手段
と比較して、判定手段に入力される信号の数を減少さ
せ、該判定手段の端子数を減少させることができる。
は、水平同期信号の信号周期から、表示装置の現在の同
期状態を判定する。これによって、水平同期信号の信号
周期が異なる場合、表示装置に表示される映像の映像方
式が変更される度に、自動的にキャラクタデータ発生装
置の画素データの出力速度も自動的に変更することがで
きる。また、本請求項の判定手段は、水平同期信号だけ
を基準に同期状態を判定するので、請求項５の判定手段
と比較して、判定手段に入力される信号の数を減少さ
せ、該判定手段の端子数を減少させることができる。
【０１４２】さらにまた本発明によれば、前記キャラク
タデータ発生装置のキャラクタデータ発生手段および第
１〜第３メモリには、動作信号生成手段から、表示装置
の同期状態に併せて生成された基準水平および基準垂直
同期信号ならびに基準クロック信号が与えられる。これ
によって、表示装置の同期状態に応じて、適確に基準水
平および基準垂直同期信号ならびに基準クロック信号を
生成して、キャラクタデータ発生手段および各メモリを
動作させることができる。したがって、上述のキャラク
タデータ発生手段から出力された画素データで、前記第
１および第２同期状態で選択的に表示を行う表示装置に
文字を表示することができる。
タデータ発生装置のキャラクタデータ発生手段および第
１〜第３メモリには、動作信号生成手段から、表示装置
の同期状態に併せて生成された基準水平および基準垂直
同期信号ならびに基準クロック信号が与えられる。これ
によって、表示装置の同期状態に応じて、適確に基準水
平および基準垂直同期信号ならびに基準クロック信号を
生成して、キャラクタデータ発生手段および各メモリを
動作させることができる。したがって、上述のキャラク
タデータ発生手段から出力された画素データで、前記第
１および第２同期状態で選択的に表示を行う表示装置に
文字を表示することができる。
【図１】本発明の第１実施形態であるキャラクタデータ
発生装置の電気的構成を示すブロック図である。
発生装置の電気的構成を示すブロック図である。
【図２】第１実施形態であるキャラクタデータ発生装置
を備える表示装置を概略的に説明するためのブロック図
である。
を備える表示装置を概略的に説明するためのブロック図
である。
【図３】変換回路１１の電気的構成を示すブロック図で
ある。
ある。
【図４】ラインバッファ１２Ｒおよび中間ラインバッフ
ァ１３Ｒを構成するＤ型フリップフロップの内部構成を
示す回路図である。
ァ１３Ｒを構成するＤ型フリップフロップの内部構成を
示す回路図である。
【図５】ラインシフトレジスタ１４Ｒに構成されるフリ
ップフロップＲＦ１〜ＲＦｎの内部構成を示す回路図で
ある。
ップフロップＲＦ１〜ＲＦｎの内部構成を示す回路図で
ある。
【図６】変換回路１１の動作を説明するためのタイミン
グチャートである。
グチャートである。
【図７】１／２変換回路１５を構成する水平分周ユニッ
ト２１を説明するための等価回路図、および水平分周ユ
ニット２１の動作を説明するためのタイミングチャート
である。
ト２１を説明するための等価回路図、および水平分周ユ
ニット２１の動作を説明するためのタイミングチャート
である。
【図８】１／２変換回路１５を構成するＤ型フリップフ
ロップ２４を説明するための回路図である。
ロップ２４を説明するための回路図である。
【図９】ＯＳＤ回路２の内部構成を説明するためのブロ
ック図である。
ック図である。
【図１０】本発明の第２実施形態であるクリアビジョン
方式に対応した表示装置に対して用いられるキャラクタ
データ発生装置において、変換回路の動作を説明するた
めのタイミングチャートである。
方式に対応した表示装置に対して用いられるキャラクタ
データ発生装置において、変換回路の動作を説明するた
めのタイミングチャートである。
【図１１】本発明の第３実施形態であるキャラクタデー
タ発生装置を備える表示装置を概略的に説明するための
ブロック図である。
タ発生装置を備える表示装置を概略的に説明するための
ブロック図である。
【図１２】本発明の第３実施形態であるキャラクタデー
タ発生装置の電気的構成を示すブロック図である。
タ発生装置の電気的構成を示すブロック図である。
【図１３】１／２変換回路７１を構成する水平分周ユニ
ット７５を説明するための等価回路図である。
ット７５を説明するための等価回路図である。
【図１４】水平分周ユニット７５に含まれるフリップフ
ロップ７６の内部構成を示す等価回路図である。
ロップ７６の内部構成を示す等価回路図である。
【図１５】ハイビジョン方式の映像信号がＣＲＴ４ｂに
表示されるときの水平分周ユニット７５の動作を説明す
るためのタイミングチャートである。
表示されるときの水平分周ユニット７５の動作を説明す
るためのタイミングチャートである。
【図１６】ＮＴＳＣ方式の映像信号がＣＲＴ４ｂに表示
されるときの水平分周ユニット７５の動作を説明するた
めのタイミングチャートである。
されるときの水平分周ユニット７５の動作を説明するた
めのタイミングチャートである。
【図１７】第１の判定手法を用いた切換制御回路７３の
切換制御動作を説明するためのフローチャートである。
切換制御動作を説明するためのフローチャートである。
【図１８】任意水平同期信号と水平走査期間との関係を
表す波形図である。
表す波形図である。
【図１９】第２の判定手法を用いた切換制御回路７３の
切換制御動作を説明するためのフローチャートである。
切換制御動作を説明するためのフローチャートである。
【図２０】任意垂直同期信号と任意水平同期信号と、１
フィールド内の水平走査線数との関係を表す波形図であ
る。
フィールド内の水平走査線数との関係を表す波形図であ
る。
【図２１】ＮＴＳＣ方式、クリアビジョン方式およびハ
イビジョン方式について説明するための図である。
イビジョン方式について説明するための図である。
【図２２】表示画面に文字などを表示するための処理を
行うＯＳＤ回路２を備えるテレビジョン受像機１を概略
的に示すブロック図である。
行うＯＳＤ回路２を備えるテレビジョン受像機１を概略
的に示すブロック図である。
【図２３】図１２に示されるＯＳＤ回路２を説明するた
めの電気的構成を示すブロック図である。
めの電気的構成を示すブロック図である。
【図２４】ＯＳＤ回路２の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
２ ＯＳＤ回路 ３ 合成回路 ４ａ，４ｂ ＣＲＴ １１ 変換回路 １２，１２Ｒ，１２Ｇ，１２Ｂ ラインバッファ １３，１３Ｒ，１３Ｇ，１３Ｂ 中間ラインバッファ １４，１４Ｒ，１４Ｇ，１４Ｂ ラインシフトレジスタ １５，７１ １／２変換回路 ７２ 切換回路 ７３ 切換制御回路 Ｄ１〜Ｄｎ；ＤＭ１〜ＤＭｎ Ｄ型フリップフロップ ＨＳＹ 水平同期信号 ＨＨＳＹ 倍速水平同期信号 ＨＯＣＫ 倍速表示クロック信号 ＨＶＳＹ 倍速垂直同期信号 ＨＲ，ＨＧ，ＨＢ キャラクタデータ ＯＣＫ 表示クロック信号 ＲＦ１〜ＲＦｎ フリップフロップ Ｒ１〜Ｒｎ，Ｇ１〜Ｇｎ，Ｂ１〜Ｂｎ フォントデータ ＶＳＹ 垂直同期信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/278 Ｈ０４Ｎ 5/278 7/025 7/08 Ａ 7/03 7/035
Claims (7)
- 【請求項１】 予め定める第１周波数の基準垂直周期信
号に同期して表示を行う表示装置に対して、文字を表示
するためのキャラクタデータを供給するキャラクタデー
タ発生装置において、 前記基準垂直同期信号によって規定される垂直表示期間
ごとに、キャラクタデータを構成する予め定める第１の
数の水平ラインデータを予め定める第２周波数の基準水
平同期信号に同期して順次的に、かつ前記基準水平同期
信号によって規定される水平表示期間に、該単一水平ラ
インデータを構成する予め定める第２の数の画素データ
が予め定める第３周波数の基準クロック信号に同期して
シリアルに出力されるように出力するキャラクタデータ
発生手段と、 前記キャラクタデータ発生手段からシリアルに出力され
る１水平ラインデータ分の画素データを前記基準クロッ
ク信号に同期して順次取込んで記憶する第１メモリと、 前記基準水平同期信号に同期して、前記第１メモリに記
憶された１水平ラインデータ分の画素データをパラレル
に読出して記憶する第２メモリと、 前記表示装置から与えられる前記第２周波数のｎ（ｎは
１以上の整数）倍の周波数のｎ倍速水平同期信号に同期
して前記第２メモリから１水平ラインデータ分の画素デ
ータをパラレルに読出して記憶し、該画素データを前記
表示装置から与えられる前記第３周波数のｎ倍の周波数
のｎ倍速クロック信号に同期してシリアルに出力する第
３メモリとを含むことを特徴とするキャラクタデータ発
生装置。 - 【請求項２】 前記表示装置から出力される前記基準垂
直同期信号、前記ｎ倍速水平同期信号および前記ｎ倍速
クロック信号が与えられ、前記基準垂直同期信号を前記
キャラクタデータ発生手段に与え、前記ｎ倍速水平同期
信号をｎ分の１分周して得られる前記基準水平同期信号
を前記キャラクタデータ発生手段および前記第２メモリ
に与え、前記ｎ倍速クロック信号をｎ分の１分周して得
られる前記基準クロック信号を前記キャラクタデータ発
生手段および前記第１メモリに与え、前記ｎ倍速水平同
期信号および前記ｎ倍速クロック信号を第３メモリに与
える動作信号生成手段をさらに含むことを特徴とする請
求項１記載のキャラクタデータ発生装置。 - 【請求項３】 前記第１メモリは、 前記第２の数の第１Ｄ型フリップフロップが縦続接続さ
れて構成され、 前記各第１Ｄ型フリップフロップのクロック入力には、
前記基準クロック信号が与えられ、第１段の第１Ｄ型フ
リップフロップのデータ入力には、前記キャラクタデー
タ発生手段から前記画素データが与えられ、各第１Ｄ型
フリップフロップは、前記基準クロック信号に同期し
て、後段に接続される第１Ｄ型フリップフロップに順
次、画素データをシフトし、 前記第２メモリは、 前記第２の数の第２Ｄ型フリップフロップを備え、 前記各第２Ｄ型フリップフロップのクロック入力には、
前記基準水平同期信号が反転された反転基準水平同期信
号が与えられ、前記各第２Ｄ型フリップフロップのデー
タ入力には、前記第１メモリの同一段の第１Ｄ型フリッ
プフロップから出力された画素データが与えられ、各第
２Ｄ型フリップフロップは、前記反転基準水平同期信号
に同期して、第１Ｄ型フリップフロップから与えられた
画素データを出力し、 前記第３メモリは、 前記第２の数のフリップフロップが縦続接続されて構成
され、 前記各フリップフロップは、前記ｎ倍速水平同期信号が
反転された反転ｎ倍速水平同期信号の信号レベルに基づ
いて、前記第２メモリの同一段の第２Ｄ型フリップフロ
ップから出力された画素データ、または、前段に接続さ
れるフリップフロップから与えられる画素データのいず
れか一方を、前記ｎ倍速クロック信号に同期して、後段
に接続されるフリップフロップに順次シフトすることを
特徴とする請求項１記載のキャラクタデータ生成装置。 - 【請求項４】 予め定める第１周波数の基準垂直同期信
号と予め定める第２周波数の前記基準水平同期信号とに
同期する第１同期状態、ならびに基準垂直同期信号また
は第１周波数のｍ倍（ｍは１以上の整数）の周波数のｍ
倍速垂直同期信号と第２周波数のｎ（ｎは１以上の整
数）倍の周波数のｎ倍速水平同期信号とに同期する第２
同期状態のいずれか一方状態を選択して、選択された同
期状態で表示を行う表示装置に対して、文字を表示する
ためのキャラクタデータを供給するキャラクタデータ発
生装置において、 前記基準垂直同期信号によって規定される垂直表示期間
ごとに、キャラクタデータを構成する予め定める第１の
数の水平ラインデータを、前記基準水平同期信号に同期
して順次的に、かつ前記基準水平同期信号によって規定
される水平表示期間に、該単一水平ラインデータを構成
する予め定める第２の数の画素データが予め定める第３
周波数の基準クロック信号に同期してシリアルに出力さ
れるように出力するキャラクタデータ発生手段と、 前記キャラクタデータ発生手段からシリアルに出力され
る単一水平ラインデータ分の画素データを前記基準クロ
ック信号に同期して順次取込んで記憶する第１メモリ
と、 前記基準水平同期信号に同期して、前記第１メモリに記
憶された単一水平ラインデータ分の画素データをパラレ
ルに読出して記憶する第２メモリと、 前記ｎ倍速水平同期信号に同期して前記第２メモリから
単一水平ラインデータ分の画素データをパラレルに読出
して記憶し、該画素データを前記第３周波数のｎ倍の周
波数のｎ倍速クロック信号に同期してシリアルに出力す
る第３メモリと、 前記表示装置で選択された同期状態を判定する判定手段
と、 第１同期状態が選択されたと判定されたとき、前記キャ
ラクタデータ発生手段から出力された前記画素データを
前記表示装置に供給し、第２同期状態が選択されたと判
定されたとき、前記第３メモリから出力された前記画素
データを前記表示装置に供給する画素データ供給手段と
を含むことを特徴とするキャラクタデータ発生装置。 - 【請求項５】 前記判定手段は、前記基準およびｍ倍速
垂直同期信号のうちで前記表示装置から出力されたいず
れか一方垂直同期信号によって規定される垂直同期期間
内に前記基準およびｎ倍速垂直同期信号のうちで前記表
示装置から出力されたいずれか一方水平同期信号によっ
て規定される水平走査線数を計測し、該垂直同期期間内
に前記基準水平同期信号によって規定される水平走査線
数以上で前記ｎ倍速水平同期信号によって規定される水
平走査線数未満の予め定める基準数と計測された水平走
査線数とを比較して、計測された水平走査線数が基準数
以下のときに第１同期状態が選択されたと判定し、計測
された水平走査線数が基準数より大きいときに第２同期
状態が選択されたと判定することを特徴とする請求項４
記載のキャラクタデータ発生装置。 - 【請求項６】 前記判定手段は、前記基準およびｎ倍速
水平同期信号のうちで前記表示装置から出力されたいず
れか一方水平同期信号の信号周期を計測し、前記ｎ倍速
水平同期信号の信号周期以上で前記基準水平同期信号の
信号周期未満の予め定める基準周期と計測された信号周
期とを比較して、計測された信号周期が該基準周期より
大きいときに第１同期状態が選択されたと判定し、計測
された信号周期が該基準周期以下のときに第２同期状態
が選択されたと判定することを特徴とする請求項４記載
のキャラクタデータ発生装置。 - 【請求項７】 前記判定手段の出力に応答して作動する
動作信号生成手段であって、 前記表示装置が第１同期状態を選択したときには該表示
装置から出力された基準垂直同期信号と基準水平同期信
号と基準表示クロック信号とが与えられ、第２同期状態
を選択したときには該表示装置から出力された基準また
はｍ倍速垂直同期信号とｎ倍速水平同期信号とｎ倍速表
示クロック信号とが与えられ、 前記判定手段で第１同期状態が選択されたと判定された
とき、前記表示装置から与えられた前記基準垂直同期信
号と前記基準水平同期信号と前記基準表示クロック信号
とをそのまま前記キャラクタデータ発生手段に与え、 第２同期状態が選択されたと判定されたとき、前記表示
装置から与えられた前記基準垂直同期信号、または前記
ｍ倍速垂直同期信号をｍ分の１分周して得られる基準垂
直同期信号を前記キャラクタデータ発生手段に与え、前
記ｎ倍速水平同期信号をｎ分の１分周して得られる基準
水平同期信号を前記キャラクタデータ発生手段および前
記第２メモリに与え、前記ｎ倍速表示クロック信号をｎ
分の１分周して得られる基準表示クロック信号を前記キ
ャラクタデータ発生手段および前記第１メモリに与え、
前記ｎ倍速水平同期信号および前記ｎ倍速表示クロック
信号をそのまま前記第３メモリに与える動作信号生成手
段をさらに含むことを特徴とする請求項４記載のキャラ
クタデータ発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9063428A JPH09322093A (ja) | 1996-03-26 | 1997-03-17 | キャラクタデータ発生装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-70764 | 1996-03-26 | ||
| JP7076496 | 1996-03-26 | ||
| JP9063428A JPH09322093A (ja) | 1996-03-26 | 1997-03-17 | キャラクタデータ発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09322093A true JPH09322093A (ja) | 1997-12-12 |
Family
ID=26404550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9063428A Pending JPH09322093A (ja) | 1996-03-26 | 1997-03-17 | キャラクタデータ発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09322093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007139923A (ja) * | 2005-11-16 | 2007-06-07 | Matsushita Electric Ind Co Ltd | Ｏｓｄ生成装置 |
-
1997
- 1997-03-17 JP JP9063428A patent/JPH09322093A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007139923A (ja) * | 2005-11-16 | 2007-06-07 | Matsushita Electric Ind Co Ltd | Ｏｓｄ生成装置 |
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