JPH09331260A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 エッジトリガ型フリップフロップを含む直並
列変換回路の動作を高速化し、そのレイアウト所要面積
を縮小する。この結果、直並列変換回路を含む論理集積
回路装置等の高速化を図り、その低コスト化を図る。 【解決手段】 論理集積回路装置等に含まれる直並列変
換回路を、小振幅の入力信号Ｖｉｎを取り込む差動型入
力バッファとしての機能を併せ持ち互いにハイレベルと
なる期間がオーバーラップしない例えば２相のクロック
信号ＣＫ１及びＣＫ２の実質的な論理和信号に従って入
力信号Ｖｉｎを取り込み、入力信号に近い小振幅のまま
保持するマスタラッチＭＬと、マスタラッチＭＬの出力
信号ｎｂを対応する上記クロック信号ＣＫ１又はＣＫ２
に従って順次交互に取り込む例えば２個のスレーブラッ
チＳＬ１及びＳＬ２とにより構成するとともに、これら
のマスタラッチ及びスレーブラッチを、論理素子の配置
位置が対応するパッドに近接すべく制約を受けるＩ／Ｏ
セル配置領域に配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置に関
し、例えば、高速レートで入力されるデジタル信号を直
並列（シリパラ）変換するための直並列変換回路ならび
にこれを含む論理集積回路装置等に利用して特に有効な
技術に関するものである。

【０００２】

【従来の技術】例えば１０６２Ｍｂｄ（メガボー）の高
速レートでシリアル伝送されるデジタル入力信号を直並
列変換して５３１Ｍｂｄの二つの信号に変換する直並列
変換回路（ＤＭＵＸ：Ｄｅｍｕｌｔｉｐｌｅｘｅｒ）
が、『ＩＳＳＣＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏ
ｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒ
ｅｎｃｅ）９５／ＳＥＳＳＩＯＮ２／ＤＡＴＡ ＣＯＭ
ＭＵＮＩＣＡＴＩＯＮＳ／ＰＡＰＥＲ ＷＰ２．１（Ｐ
ａｇｅ．１８〜１９ならびに２６９）』に『Ｓｉｎｇｌ
ｅ−Ｃｈｉｐ １０６２Ｍｂａｕｄ ＣＭＯＳ Ｔｒａ
ｎｓｃｅｉｖｅｒｆｏｒ Ｓｅｒｉａｌ Ｄａｔａ Ｃ
ｏｍｍｕｎｉｃａｔｉｏｎ』として記載されている。こ
の直並列変換回路は、小振幅の入力信号を受ける入力バ
ッファと、この入力バッファの出力信号を対応するクロ
ック信号に従って順次交互に取り込む２個のエッジトリ
ガ型フリップフロップとを含む。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記のような直並列変換回路を含む論
理集積回路装置を開発しようとして、次の問題点に直面
した。すなわち、この論理集積回路装置は、図４に例示
されるように、論理素子の配置位置が対応するパッドに
近接すべく制約を受けるいわゆるＩ／Ｏセル配置領域
と、論理素子の配置位置が制約を受けないいいわゆるＤ
Ａセル配線配置領域とを有する。このうち、直並列変換
回路を構成する入力バッファＩＢは、入力信号Ｖｉｎが
供給されるパッドＰＡＤに近接すべくＩ／Ｏセル配置領
域に配置され、２個のフリップフロップＦＦ１及びＦＦ
２は、ＤＡセル配線配置領域に配置される。このため、
入力バッファＩＢの出力端子からフリップフロップＦＦ
１及びＦＦ２のデータ入力端子Ｄまでの配線距離Ｌ１及
びＬ２が異なるものとなり、信号間スキューが生じる。
また、フリップフロップＦＦ１及びＦＦ２が、マスタラ
ッチＭＬ及びスレーブラッチＳＬをそれぞれ含むため、
直並列変換回路の回路素子数が多くなリ、そのレイアウ
ト所要面積が増大する。この結果、直並列変換回路を含
む論理集積回路装置等の高速化が制約を受け、その低コ
スト化が阻害される。

【０００４】この発明の目的は、エッジトリガ型フリッ
プフロップを含む直並列変換回路の動作を高速化し、そ
のレイアウト所要面積を縮小することにある。この発明
の他の目的は、直並列変換回路を含む論理集積回路装置
等の高速化を図り、その低コスト化を図ることにある。

【０００５】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、論理集積回路装置等に含まれ
る直並列変換回路を、小振幅の入力信号を取り込む差動
型入力バッファとしての機能を併せ持ち互いにハイレベ
ルとなる期間がオーバーラップしない複数相のクロック
信号の実質的な論理和信号に従って入力信号を取り込
み、入力信号に近い小振幅のまま保持するマスタラッチ
と、このマスタラッチの出力信号を対応する上記クロッ
ク信号に従って順次交互に取り込む複数のスレーブラッ
チとにより構成するとともに、これらのマスタラッチ及
びスレーブラッチを、論理素子の配置位置が対応するパ
ッドに近接すべく制約を受けるＩ／Ｏセル配置領域に配
置する。

【０００７】上記手段によれば、マスタラッチを単一化
しかつ入力バッファと一体化して直並列変換回路の回路
素子数を削減し、そのレイアウト所要面積を縮小できる
とともに、各スレーブラッチのデータ入力端子に至るま
での配線距離を短縮しつつほぼ同じ長さとして信号の遅
延時間及びスキューを小さくし、直並列変換回路の動作
可能周波数を高めることができる。この結果、直並列変
換回路を含む論理集積回路装置等の高速化を図り、その
低コスト化を図ることができる。

【０００８】

【発明の実施の形態】図１には、この発明が適用された
直並列変換回路の一実施例のブロック図が示されてい
る。同図をもとに、まずこの実施例の直並列変換回路の
構成及び動作の概要について説明する。なお、この実施
例の直並列変換回路は、特に制限されないが、図示され
ない他の複数のブロックとともに、高速レートで動作可
能な論理集積回路装置を構成する。図１の各ブロックを
構成する回路素子は、論理集積回路装置の図示されない
他のブロックを構成する回路素子とともに、単結晶シリ
コンのような１個の半導体基板上に形成される。

【０００９】図１において、この実施例の直並列変換回
路は、１個のマスタラッチＭＬと、その非反転データ入
力端子ＤにマスタラッチＭＬの非反転出力信号Ｑつまり
内部信号ｎｂを共通に受ける２個のスレーブラッチＳＬ
１及びＳＬ２とを含む。マスタラッチＭＬの非反転デー
タ入力端子Ｄには、図示されない外部装置から論理集積
回路装置の入力端子Ｖｉｎを介して、所定の入力信号Ｖ
ｉｎが供給される。また、その反転データ入力端子ＤＢ
（ここで、それが有効とされるとき選択的にロウレベル
とされる反転信号及び対応する反転入力端子等について
は、その名称の末尾にＢを付して表す。以下同様）に
は、論理集積回路装置の図示されない内部電圧発生回路
から所定の参照電圧Ｖｒｅｆが供給され、その非反転ク
ロック入力端子Ｃには、ノア（ＮＯＲ）ゲートＮＯ１の
出力信号が供給される。

【００１０】スレーブラッチＳＬ１及びＳＬ２の非反転
クロック入力端子Ｃには、論理集積回路装置の図示され
ないクロック生成回路から所定のクロック信号ＣＫ１又
はＣＫ２がそれぞれ供給され、その非反転出力信号Ｑ
は、それぞれ内部信号Ｑ１又はＱ２として論理集積回路
装置の図示されない内部回路に供給される。クロック信
号ＣＫ１は、さらに上記ノアゲートＮＯ１の一方の入力
端子に供給され、クロック信号ＣＫ２は、その他方の入
力端子に供給される。

【００１１】ここで、入力信号Ｖｉｎは、後述するよう
に、例えばそのハイレベルを１．２Ｖ（ボルト）とし、
そのロウレベルを０．４Ｖとする小振幅のデジタル信号
とされる。また、参照電圧Ｖｒｅｆは、入力信号Ｖｉｎ
のハイレベル及びロウレベルのほぼ中間電位つまり０．
８Ｖとされ、クロック信号ＣＫ１及びＣＫ２は、そのハ
イレベル及びロウレベルをそれぞれ電源電圧ＶＣＣ又は
接地電位ＶＳＳとし、かつそのハイレベルとなる期間が
互いにオーバーラップすることのない連続的なパルス信
号とされる。なお、電源電圧ＶＣＣは、＋３．３Ｖのよ
うな正電位とされ、接地電位ＶＳＳは０Ｖとされる。言
うまでもなく、ノアゲートＮＯ１の出力信号は、クロッ
ク信号ＣＫ１又はＣＫ２のいずれかがハイレベルとされ
るとき接地電位ＶＳＳのようなロウレベルとされ、これ
らのクロック信号がともにロウレベルとされるとき電源
電圧ＶＣＣのようなハイレベルとされる。

【００１２】これにより、マスタラッチＭＬは、ノアゲ
ートＮＯ１の出力信号がハイレベルすなわちクロック信
号ＣＫ１及びＣＫ２がともにロウレベルとされるとき、
参照電圧Ｖｒｅｆを基準レベルとして入力信号Ｖｉｎの
論理レベルを判定し、取り込む入力バッファとして機能
するとともに、ノアゲートＮＯ１の出力信号がロウレベ
ルすなわちクロック信号ＣＫ１又はＣＫ２がハイレベル
とされるときには、入力信号Ｖｉｎの判定レベルを保持
するラッチとして機能する。

【００１３】一方、スレーブラッチＳＬ１は、対応する
クロック信号ＣＫ１のハイレベルを受けてマスタラッチ
ＭＬの非反転出力信号Ｑつまり内部信号ｎｂをその非反
転出力端子Ｑに伝達し、クロック信号ＣＫ１がロウレベ
ルとされる間、これを保持する。同様に、スレーブラッ
チＳＬ２は、対応するクロック信号ＣＫ２のハイレベル
を受けてマスタラッチＭＬの非反転出力信号Ｑつまり内
部信号ｎｂをその非反転出力端子Ｑに伝達し、クロック
信号ＣＫ２がロウレベルとされる間、これを保持する。
これらの結果、スレーブラッチＳＬ１及びＳＬ２は、マ
スタラッチＭＬを共有する形で２ビット型の直並列変換
回路を構成し、例えば１０６２Ｍｂｄの高速レートでシ
リアル伝送される入力信号Ｖｉｎを直並列変換して、５
３１Ｍｂｄの二つの内部信号Ｑ１及びＱ２として内部回
路に伝達する。

【００１４】図２には、図１の直並列変換回路の一実施
例の回路図が示されている。同図により、この実施例の
直並列変換回路の具体的構成及び動作を説明する。な
お、図２において、そのチャンネル（バックゲート）部
に矢印が付されるＭＯＳＦＥＴ（金属酸化物半導体型電
界効果トランジスタ。この明細書では、ＭＯＳＦＥＴを
して絶縁ゲート型電界効果トランジスタの総称とする）
はＰチャンネル型であって、矢印の付されないＮチャン
ネルＭＯＳＦＥＴと区別して示される。

【００１５】図２において、直並列変換回路のマスタラ
ッチＭＬは、特に制限されないが、差動形態とされる一
対のＰチャンネルＭＯＳＦＥＴＰ２及びＰ３と、差動形
態とされかつそのゲート及びドレインが互いに交差結合
されるもう一対のＰチャンネルＭＯＳＦＥＴＰ５及びＰ
７とを含む。このうち、差動ＭＯＳＦＥＴＰ２及びＰ３
の共通結合されたソースは、電流源となるＰチャンネル
ＭＯＳＦＥＴＰ１を介して電源電圧ＶＣＣに結合され、
差動ＭＯＳＦＥＴＰ５及びＰ７のソースは、Ｐチャンネ
ルＭＯＳＦＥＴＰ４又はＰ６を介して電源電圧ＶＣＣに
結合される。また、差動ＭＯＳＦＥＴＰ２及びＰ３のド
レインは、ＭＯＳＦＥＴＰ５又はＰ７のドレインつまり
ゲートに共通結合されるとともに、ＮチャンネルＭＯＳ
ＦＥＴＮ１又はＮ２を介して接地電位ＶＳＳに結合され
る。

【００１６】マスタラッチＭＬを構成するＭＯＳＦＥＴ
Ｐ２のゲートには、前記入力信号Ｖｉｎが供給され、Ｍ
ＯＳＦＥＴＰ３のゲートには、参照電圧Ｖｒｅｆが供給
される。また、ＭＯＳＦＥＴＰ４及びＰ６のゲートに
は、ノアゲートＮＯ１の出力信号ＮＯ１ｏｕｔが共通に
供給され、ＭＯＳＦＥＴＰ１のゲートには、そのインバ
ータＶ１による反転信号が供給される。さらに、ＭＯＳ
ＦＥＴＮ１のゲートは、ＭＯＳＦＥＴＮ２のゲート及び
ドレインに共通結合され、ＭＯＳＦＥＴＰ５のドレイン
電位つまり内部信号ｎａは、インバータＶ２によって論
理的に反転された後、マスタラッチＭＬの非反転出力信
号Ｑつまり内部信号ｎｂとなる。

【００１７】前述のように、入力信号Ｖｉｎは、例え
ば、そのハイレベルを１．２Ｖとしそのロウレベルを
０．４Ｖとする小振幅のデジタル信号とされ、参照電圧
Ｖｒｅｆは、０．８Ｖとされる。また、クロック信号Ｃ
Ｋ１及びＣＫ２は、そのハイレベル及びロウレベルをそ
れぞれ電源電圧ＶＣＣ又は接地電位ＶＳＳとし、かつそ
のハイレベルとなる期間が互いにオーバーラップするこ
とのない連続的なパルス信号とされる。さらに、ノアゲ
ートＮＯ１の出力信号ＮＯ１ｏｕｔは、クロック信号Ｃ
Ｋ１及びＣＫ２のいずれかがハイレベルとされるとき、
接地電位ＶＳＳのようなロウレベルとされ、クロック信
号ＣＫ１及びＣＫ２がともにロウレベルとされるとき、
電源電圧ＶＣＣのようなハイレベルとされる。

【００１８】これらのことから、差動ＭＯＳＦＥＴＰ２
及びＰ３は、ノアゲートＮＯ１の出力信号ＮＯ１ｏｕｔ
がハイレベルとされるとき、言い換えるならばクロック
信号ＣＫ１及びＣＫ２がともにロウレベルとされるとき
選択的に動作状態とされ、入力信号Ｖｉｎに対して参照
電圧Ｖｒｅｆを論理スレッシホルドとするレベル判定回
路として作用する。また、差動ＭＯＳＦＥＴＰ５及びＰ
７は、ノアゲートＮＯ１の出力信号ＮＯ１ｏｕｔがロウ
レベルとされるとき、言い換えるならばクロック信号Ｃ
Ｋ１又はＣＫ２のいずれかがハイレベルとされるとき選
択的に動作状態とされ、直前における内部信号ｎａの論
理レベルを保持するラッチ回路として作用する。したが
って、マスタラッチＭＬは、ノアゲートＮＯ１の出力信
号ＮＯ１ｏｕｔがハイレベルつまりクロック信号ＣＫ１
及びＣＫ２がともにロウレベルとされるときいわゆるス
ルー状態とされ、ノアゲートＮＯ１の出力信号ＮＯ１ｏ
ｕｔがロウレベルつまりクロック信号ＣＫ１又はＣＫ２
のいずれかがハイレベルとされるときいわゆるラッチ状
態とされるものとなる。

【００１９】なお、ノアゲートＮＯ１の出力信号ＮＯ１
ｏｕｔがロウレベルとされマスタラッチＭＬがラッチ状
態とされるとき、レベル判定回路の出力端子となる差動
ＭＯＳＦＥＴＰ５のドレインつまり内部ノードｎａにお
ける信号のハイレベル及びロウレベルは、それぞれ２．
０Ｖ又は０．４Ｖとされ、入力信号Ｖｉｎのハイレベル
及びロウレベルに比較的近い小振幅とされる。内部ノー
ドｎａにおける信号電位は、後段のインバータＶ２によ
って反転増幅された後、接地電位ＶＳＳをそのロウレベ
ルとし電源電圧ＶＣＣをそのハイレベルとするいわゆる
ＣＭＯＳ（相補型ＭＯＳ）レベルの信号とされる。この
ように、内部ノードｎａにおける信号レベルが入力信号
Ｖｉｎに近い小振幅とされることで、マスタラッチＭＬ
の状態遷移が高速化され、論理集積回路装置のさらなる
高速化が図られる。

【００２０】次に、スレーブラッチＳＬ１及びＳＬ２
は、互いに交差結合される一対のインバータＶ４及びＶ
５あるいはＶ７及びＶ８をそれぞれ含む。これらのイン
バータＶ４及びＶ５ならびにＶ７及びＶ８の共通結合さ
れた入力端子及び出力端子は、その一方で対応するトラ
ンスファゲートＧ１又はＧ２を介してマスタラッチＭＬ
の非反転出力端子Ｑつまり内部ノードｎｂに結合される
とともに、その他方で対応する出力バッファＯＢ１又は
ＯＢ２の入力端子にそれぞれ結合される。出力バッファ
ＯＢ１及びＯＢ２の出力信号は、それぞれスレーブラッ
チＳＬ１及びＳＬ２の非反転出力信号Ｑつまり内部信号
Ｑ１又はＱ２となる。

【００２１】スレーブラッチＳＬ１及びＳＬ２のトラン
スファゲートＧ１及びＧ２を構成するＮチャンネルＭＯ
ＳＦＥＴのゲートには、クロック信号ＣＫ１又はＣＫ２
がそれぞれ供給され、ＰチャンネルＭＯＳＦＥＴのゲー
トには、これらのクロック信号のインバータＶ３又はＶ
６による反転信号がそれぞれ供給される。また、インバ
ータＶ５の反転制御端子には、クロック信号ＣＫ１が供
給され、インバータＶ８の反転制御端子には、クロック
信号ＣＫ２が供給される。

【００２２】これらのことから、トランスファゲートＧ
１及びＧ２は、対応するクロック信号ＣＫ１又はＣＫ２
がハイレベルとされることでそれぞれ選択的に伝達状態
とされ、内部信号ｎｂの論理レベルを対応するインバー
タＶ４又はＶ７の入力端子つまりは対応する出力バッフ
ァＯＢ１又はＯＢ２の入力端子に伝達する。また、イン
バータＶ５及びＶ８は、逆に対応するクロック信号ＣＫ
１又はＣＫ２がロウレベルとされることでそれぞれ選択
的に伝達状態とされ、対応するインバータＶ４又はＶ７
とともにラッチ形態とされる。この結果、スレーブラッ
チＳＬ１及びＳＬ２は、対応するクロック信号ＣＫ１又
はＣＫ２がハイレベルとされるときそれぞれ選択的にス
ルー状態とされ、対応するクロック信号ＣＫ１又はＣＫ
２がロウレベルとされるときそれぞれラッチ状態とされ
るものとなる。

【００２３】前述のように、マスタラッチＭＬは、スレ
ーブラッチＳＬ１及びＳＬ２とは逆の条件で、選択的に
スルー状態又はラッチ状態とされる。したがって、スレ
ーブラッチＳＬ１及びＳＬ２は、マスタラッチＭＬを共
有しつつ、対応するクロック信号ＣＫ１又はＣＫ２の立
ち上がりエッジでその非反転出力信号Ｑを変化させる２
個のエッジトリガ型フリップフロップを構成し、マスタ
ラッチＭＬとともに２ビット型の直並列変換回路として
作用するものとなる。

【００２４】図３には、図１の直並列変換回路の一実施
例の信号波形図が示されている。同図ならびに前記図１
及び図２をもとに、この実施例の直並列変換回路の具体
的動作及び信号レベルならびにその特徴について説明す
る。なお、この実施例において、入力信号Ｖｉｎの論理
レベルは、例えば順次論理“１”“０”“１”“１”
“０”ならびに“０”の順で変化されるものとする。

【００２５】図３おいて、入力信号Ｖｉｎは、例えばそ
のハイレベルＶｉＨを１．２ＶとしそのロウレベルＶｉ
Ｌを０．４Ｖとする小振幅のデジタル信号とされる。ま
た、クロック信号ＣＫ１及びＣＫ２は、そのハイレベル
及びロウレベルをそれぞれ電源電圧ＶＣＣ又は接地電位
ＶＳＳとしかつそのハイレベルとなる期間が互いにオー
バーラップすることのない連続的なパルス信号とされ、
ノアゲートＮＯ１の出力信号ＮＯ１ｏｕｔは、クロック
信号ＣＫ１及びＣＫ２がともにロウレベルとされるとき
電源電圧ＶＣＣのようなハイレベルとされ、そのいずれ
かがハイレベルとされるとき接地電位ＶＳＳのようなロ
ウレベルとされる。

【００２６】一方、直並列変換回路のマスタラッチＭＬ
は、前述のように、ノアゲートＮＯ１の出力信号ＮＯ１
ｏｕｔがハイレベルとされるときスルー状態とされ、ロ
ウレベルとされるときラッチ状態とされる。また、スレ
ーブラッチＳＬ１及びＳＬ２は、対応するクロック信号
ＣＫ１又はＣＫ２がロウレベルとされるときスルー状態
とされ、ハイレベルとされるときラッチ状態とされる。

【００２７】これらのことから、外部装置から高速レー
トで入力される入力信号Ｖｉｎは、まずノアゲートＮＯ
１の出力信号ＮＯ１ｏｕｔがハイレベルに変化される時
刻ｔ１において、その論理“１”つまりハイレベルＶｉ
ＬがマスタラッチＭＬにより判定され、これを受けてマ
スタラッチＭＬの内部ノードｎａが０．４Ｖのようなロ
ウレベルとされる。また、この内部ノードｎａのロウレ
ベルは、ノアゲートＮＯ１の出力信号ＮＯ１ｏｕｔがロ
ウレベルに変化される時刻ｔ２から再度ハイレベルに変
化される時刻ｔ３までの間、マスタラッチＭＬにより保
持されるとともに、インバータＶ２を経た後、電源電圧
ＶＣＣをハイレベルとし接地電位ＶＳＳをロウレベルと
するＣＭＯＳレベルの内部信号ｎｂとなる。

【００２８】一方、ノアゲートＮＯ１の出力信号ＮＯ１
ｏｕｔが再度ハイレベルとされる時刻ｔ３において、マ
スタラッチＭＬは、入力信号Ｖｉｎの論理“０”つまり
ロウレベルＶｉＬを判定し、これを受けてマスタラッチ
ＭＬの内部ノードｎａが２．０Ｖのようなハイレベルと
される。また、この内部ノードｎａのハイレベルは、ノ
アゲートＮＯ１の出力信号ＮＯ１ｏｕｔがロウレベルと
される時刻ｔ４から再度ハイレベルとされる時刻ｔ５ま
での間、マスタラッチＭＬによって保持されるととも
に、インバータＶ２を経た後、電源電圧ＶＣＣをハイレ
ベルとし接地電位ＶＳＳをロウレベルとするＣＭＯＳレ
ベルの内部信号ｎｂとなる。

【００２９】以下、マスタラッチＭＬは、ノアゲートＮ
Ｏ１の出力信号ＮＯ１ｏｕｔがハイレベルに変化される
ごとに入力信号Ｖｉｎに対するレベル判定動作を繰り返
し、出力信号ＮＯ１ｏｕｔがロウレベルとされる間、こ
れを保持する。

【００３０】一方、マスタラッチＭＬの非反転出力信号
Ｑつまり内部信号ｎｂの時刻ｔ２におけるハイレベル
は、クロック信号ＣＫ１の立ち上がりを受けてスレーブ
ラッチＳＬ１に取り込まれ、これによってスレーブラッ
チＳＬ１の非反転出力信号Ｑつまり内部信号Ｑ１がハイ
レベルとされる。また、内部信号ｎｂの時刻ｔ４におけ
るロウレベルは、クロック信号ＣＫ２の立ち上がりを受
けてスレーブラッチＳＬ２に取り込まれ、これによって
スレーブラッチＳＬ１の非反転出力信号Ｑつまり内部信
号Ｑ２がロウレベルとされる。以下、クロック信号ＣＫ
１及びＣＫ２がハイレベルとされるごとに、内部信号ｎ
ｂが順次交互にスレーブラッチＳＬ１又はＳＬ２に取り
込まれ、入力信号Ｖｉｎとして例えば１０６２Ｍｂｄで
入力される論理“１”“０”“１”“１”“０”ならび
に“０”のデータは、論理“１”“１”ならびに“０”
なる例えば５３１Ｍｂｄの内部信号Ｑ１と、論理“０”
“１”ならびに“０”なる内部信号Ｑ２とに直並列変換
される。

【００３１】以上のように、この実施例の直並列変換回
路では、スレーブラッチＳＬ１及びＳＬ２が、マスタラ
ッチＭＬを共有する形で２個のエッジトリガ型フリップ
フロップを構成するとともに、図１に示されるように、
これらのマスタラッチＭＬならびにスレーブラッチＳＬ
１及びＳＬ２が、論理素子の配置位置が対応するパッド
に近接すべく制約を受けるＩ／Ｏセル配置領域に配置さ
れる。したがって、直並列変換回路の回路素子数を削減
し、そのレイアウト所要面積を縮小することができると
ともに、スレーブラッチＳＬ１及びＳＬ２の非反転デー
タ入力端子Ｄに至るまでの配線距離を短縮しつつほぼ同
じ長さとし、対応する信号の遅延時間及びスキューを小
さくして、直並列変換回路の動作可能周波数を高めるこ
とができる。これらの結果、直並列変換回路を含む論理
集積回路装置の高速化を図り、その低コスト化を図るこ
とができるものである。

【００３２】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）論理集積回路装置等に含まれる直並列変換回路
を、小振幅の入力信号を取り込む差動型入力バッファと
しての機能を併せ持ち互いにハイレベルとなる期間がオ
ーバーラップしない複数相のクロック信号の実質的な論
理和信号に従って入力信号を取り込み、入力信号に近い
小振幅のまま保持するマスタラッチと、このマスタラッ
チの出力信号を対応する上記クロック信号に従って順次
交互に取り込む複数のスレーブラッチとにより構成する
ことで、マスタラッチを単一化しかつ入力バッファと一
体化して直並列変換回路の回路素子数を削減し、そのレ
イアウト所要面積を縮小することができるという効果が
得られる。

【００３３】（２）上記（１）項において、マスタラッ
チ及びスレーブラッチを、論理素子の配置位置が対応す
るパッドに近接すべく制約を受けるＩ／Ｏセル配置領域
に配置することで、各スレーブラッチのデータ入力端子
に至るまでの配線距離を短縮しかつほぼ同じ長さとする
ことができるという効果が得られる。 （３）上記（２）項により、信号の遅延時間及びスキュ
ーを小さくして、直並列変換回路の動作可能周波数を高
めることができるという効果が得られる。 （４）上記（１）〜（３）項により、直並列変換回路を
含む論理集積回路装置等の高速化を図り、その低コスト
化を図ることができるという効果が得られる。

【００３４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、直並列変換回路は、その変換比に応
じて任意数のスレーブラッチを含むことができる。ま
た、マスタラッチＭＬならびにスレーブラッチＳＬ１及
びＳＬ２の状態とクロック信号ＣＫ１及びＣＫ２の論理
レベルとの関係は、これらのマスタラッチＭＬならびに
スレーブラッチＳＬ１及びＳＬ２が互いに相補的にスル
ー状態又はラッチ状態となることを条件に、任意に設定
することができる。

【００３５】図２において、マスタラッチＭＬを構成す
るＭＯＳＦＥＴＰ４及びＰ６は、ＭＯＳＦＥＴＰ２及び
Ｐ３の共通結合されたソースと回路の電源電圧との間に
設けられる１個のＰチャンネルＭＯＳＦＥＴに置き換え
ることができるし、スレーブラッチＳＬ１及びＳＬ２を
構成するトランスファゲートＧ１及びＧ２も、例えばク
ロックドインバータに置き換えることができる。マスタ
ラッチＭＬならびにスレーブラッチＳＬ１及びＳＬ２の
具体的構成や電源電圧の極性及び絶対値ならびにＭＯＳ
ＦＥＴの導電型等は、種々の実施形態を採りうる。

【００３６】図３において、入力信号Ｖｉｎ及び内部信
号ｎａのハイレベル及びロウレベルの具体値は、この発
明に制約を与えないし、入力信号Ｖｉｎならびにクロッ
ク信号ＣＫ１及びＣＫ２の具体的な時間関係も同様であ
る。また、この実施例では、スレーブラッチＳＬ１及び
ＳＬ２が決められた順序でマスタラッチＭＬの出力信号
つまり内部信号ｎｂを取り込むものとしているが、この
順序は、例えば別途設けられるカウンタ等により任意に
指定できるようにしてもよい。

【００３７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である論理
集積回路装置に適用した場合について説明したが、それ
に限定されるものではなく、例えば、直並列変換回路を
含む各種のデジタル集積回路装置やこのようなデジタル
集積回路装置を含むコンピュータシステム等にも適用で
きる。この発明は、少なくともエッジトリガ型フリップ
フロップを含む直並列変換回路ならびにこれを含む装置
又はシステムに広く適用できる。

【００３８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、論理集積回路装置等に含ま
れる直並列変換回路を、小振幅の入力信号を取り込む差
動型入力バッファとしての機能を併せ持ち互いにハイレ
ベルとなる期間がオーバーラップしない複数相のクロッ
ク信号の実質的な論理和信号に従って入力信号を取り込
み、入力信号に近い小振幅のまま保持するマスタラッチ
と、このマスタラッチの出力信号を対応する上記クロッ
ク信号に従って順次交互に取り込む複数のスレーブラッ
チとにより構成するとともに、これらのマスタラッチ及
びスレーブラッチを、論理素子の配置位置が対応するパ
ッドに近接すべく制約を受けるＩ／Ｏセル配置領域に配
置することで、マスタラッチを単一化しかつ入力バッフ
ァと一体化して直並列変換回路の回路素子数を削減し、
そのレイアウト所要面積を縮小できるとともに、各スレ
ーブラッチのデータ入力端子に至るまでの配線距離を短
縮しつつほぼ同じ長さとして信号の遅延時間及びスキュ
ーを小さくし、直並列変換回路の動作可能周波数を高め
ることができる。この結果、直並列変換回路を含む論理
集積回路装置等の高速化を図り、その低コスト化を図る
ことができる。

【図面の簡単な説明】

【図１】この発明が適用された直並列変換回路の一実施
例を示すブロック図である。

【図２】図１の直並列変換回路の一実施例を示す回路図
である。

【図３】図１の直並列変換回路の一実施例を示す信号波
形図である。

【図４】この発明に先立って本願発明者等が開発しよう
とした直並列変換回路の一例を示すブロック図である。

【符号の説明】

ＭＬ……マスタラッチ、ＳＬ１〜ＳＬ２……スレーブラ
ッチ、ＮＯ１……ノア（ＮＯＲ）ゲート、Ｖｉｎ……入
力信号、ＰＡＤ……入力信号用パッド、Ｖｒｅｆ……参
照電圧、ＣＫ１〜ＣＫ２……クロック信号、Ｑ１〜Ｑ２
……内部入力信号、ｎａ〜ｎｂ……内部ノード、Ｐ１〜
Ｐ７……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ２……Ｎ
チャンネルＭＯＳＦＥＴ、Ｇ１〜Ｇ２……トランスファ
ゲート、Ｖ１〜Ｖ８……インバータ、ＯＢ１〜ＯＢ２…
…出力バッファ。ＩＢ１……入力バッファ、ＦＦ１〜Ｆ
Ｆ２……エッジトリガ型フリップフロップ、ＳＬ……ス
レーブラッチ、Ｌ１〜Ｌ２……配線距離。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 マスタラッチと、 上記マスタラッチの出力信号を順次交互に取り込む複数
   のスレーブラッチとを含む直並列変換回路を具備するこ
   とを特徴とする半導体装置。
2. 【請求項２】 上記請求項１において、 上記直並列変換回路には、それぞれ異なる位相を有しか
   つその有効レベルとなる期間が互いにオーバーラップす
   ることのない複数のクロック信号が供給されるものであ
   って、 上記マスタラッチは、上記複数のクロック信号がすべて
   ロウレベル又はハイレベルとされるとき選択的にスルー
   状態とされ、 上記複数のスレーブラッチのそれぞれは、対応する上記
   クロック信号がハイレベル又はロウレベルとされること
   で選択的にスルー状態とされるものであることを特徴と
   する半導体装置。
3. 【請求項３】 上記請求項１ないし請求項２において、 上記入力信号は、上記半導体装置の外部装置から所定の
   外部端子を介して入力されるものであって、 上記マスタラッチは、上記入力信号を取り込む入力バッ
   ファとしての機能を併せ持つものであることを特徴とす
   る半導体装置。
4. 【請求項４】 上記請求項１ないし請求項３において、 上記入力信号は、上記半導体装置内における論理信号の
   振幅に比較して小さな振幅を有するものであって、 上記マスタラッチは、上記入力信号に近い小振幅のまま
   上記入力信号を保持するものであることを特徴とする半
   導体装置。
5. 【請求項５】 上記請求項１ないし請求項４において、 上記半導体装置は、 論理素子の配置位置が対応するパッドに近接すべく制約
   を受けるＩ／Ｏセル配置領域と、 論理素子の配置位置が制約を受けないＤＡセル配線配置
   領域とを備えるものであって、 上記マスタラッチ及びスレーブラッチは、上記Ｉ／Ｏセ
   ル配置領域に配置されるものであることを特徴とする半
   導体装置。