JPH0936333A - 半導体装置内のコンデンサ及びその製造方法 - Google Patents
半導体装置内のコンデンサ及びその製造方法Info
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- JPH0936333A JPH0936333A JP8212172A JP21217296A JPH0936333A JP H0936333 A JPH0936333 A JP H0936333A JP 8212172 A JP8212172 A JP 8212172A JP 21217296 A JP21217296 A JP 21217296A JP H0936333 A JPH0936333 A JP H0936333A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 プロセス及び所要面積に要する経費を低減
し、高い実装密度を達成することのできる半導体装置、
特にＤＲＡＭ記憶装置におけるコンデンサ及びその製造
方法を提供する。 【解決手段】 互いに間隔をおいて配設され、接続パタ
ーン９により互いに電気的に接続されている複数の素子
を含む電極パターン１０を形成し、電極パターン１０の
素子及び接続パターン９を全体として少なくとも１０20
ｃｍ-3のドーピング濃度を有するｐ導電材料から形成す
る。電極パターンの素子を互いに上下に又は並列に配設
する。異方性エッチングによる開口８、７０を含むｐ-
ドープ層とｐ+ドープ層が交互する層列を深鍋形に形成
する。少なくとも開口８、７０の縁領域内に層列を接続
し、接続パターン９を形成するｐ+領域を形成する。引
続きｐ-ドープ層をｐ+ドープ層に対して選択的にエッチ
ングし、コンデンサ誘電体１１を析出し、対向電極を１
２を形成する。
し、高い実装密度を達成することのできる半導体装置、
特にＤＲＡＭ記憶装置におけるコンデンサ及びその製造
方法を提供する。 【解決手段】 互いに間隔をおいて配設され、接続パタ
ーン９により互いに電気的に接続されている複数の素子
を含む電極パターン１０を形成し、電極パターン１０の
素子及び接続パターン９を全体として少なくとも１０20
ｃｍ-3のドーピング濃度を有するｐ導電材料から形成す
る。電極パターンの素子を互いに上下に又は並列に配設
する。異方性エッチングによる開口８、７０を含むｐ-
ドープ層とｐ+ドープ層が交互する層列を深鍋形に形成
する。少なくとも開口８、７０の縁領域内に層列を接続
し、接続パターン９を形成するｐ+領域を形成する。引
続きｐ-ドープ層をｐ+ドープ層に対して選択的にエッチ
ングし、コンデンサ誘電体１１を析出し、対向電極を１
２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、接続パターンによ
り上下に電気的に接続され互いに間隔をおいて配設され
ている複数の素子を含む電極パターン、コンデンサ誘電
体及び対向電極を有する半導体装置、特にＤＲＡＭ記憶
装置内のコンデンサに関する。更に本発明は半導体装置
内のコンデンサの製造方法に関する。
り上下に電気的に接続され互いに間隔をおいて配設され
ている複数の素子を含む電極パターン、コンデンサ誘電
体及び対向電極を有する半導体装置、特にＤＲＡＭ記憶
装置内のコンデンサに関する。更に本発明は半導体装置
内のコンデンサの製造方法に関する。
【０００２】
【従来の技術】多くの集積回路はコンデンサを必要とす
る。ダイナミックメモリセルの典型的な例の他にアナロ
グ−ディジタル変換器又はディジタル−アナログ変換器
及びフィルタ回路が考えられる。特に集積密度を高め又
はチップ面を節約しなければならないことからパターン
の微細化にはコンデンサの大きな所要面積を削減する措
置が必要となる。この場合典型的な例としてはダイナミ
ック半導体記憶装置があり、その際通常使用される１ト
ランジスタメモリセルに必要な面積はメモリ世代からメ
モリ世代へ記憶密度が増すにつれて削減される。同時に
記憶コンデンサの最小容量は維持されなければならな
い。
る。ダイナミックメモリセルの典型的な例の他にアナロ
グ−ディジタル変換器又はディジタル−アナログ変換器
及びフィルタ回路が考えられる。特に集積密度を高め又
はチップ面を節約しなければならないことからパターン
の微細化にはコンデンサの大きな所要面積を削減する措
置が必要となる。この場合典型的な例としてはダイナミ
ック半導体記憶装置があり、その際通常使用される１ト
ランジスタメモリセルに必要な面積はメモリ世代からメ
モリ世代へ記憶密度が増すにつれて削減される。同時に
記憶コンデンサの最小容量は維持されなければならな
い。
【０００３】ダイナミック半導体記憶装置の場合１トラ
ンジスタメモリセルは１個の読出しトランジスタと１個
のコンデンサを含む。読出しトランジスタをワード線を
介して操作することにより、コンデンサ内に記憶された
情報即ち電荷はビット線を介して読出される。電荷の確
実な蓄積及び読出された情報の同時識別のため記憶コン
デンサは最小容量を有していなければならない。記憶コ
ンデンサの容量に対する下限は従来２０ｆＦとされてい
る。このコンデンサ容量を達成するには誘電体の厚さを
できるだけ薄くまたコンデンサの面積をできるだけ大き
くしなければならない。
ンジスタメモリセルは１個の読出しトランジスタと１個
のコンデンサを含む。読出しトランジスタをワード線を
介して操作することにより、コンデンサ内に記憶された
情報即ち電荷はビット線を介して読出される。電荷の確
実な蓄積及び読出された情報の同時識別のため記憶コン
デンサは最小容量を有していなければならない。記憶コ
ンデンサの容量に対する下限は従来２０ｆＦとされてい
る。このコンデンサ容量を達成するには誘電体の厚さを
できるだけ薄くまたコンデンサの面積をできるだけ大き
くしなければならない。
【０００４】読出しトランジスタもコンデンサも１Ｍビ
ットのメモリ世代まではプレーナデバイスとして形成さ
れてきたが、４Ｍビットまでのメモリ世代からはコンデ
ンサがトレンチ内に配設されている（トレンチキャパシ
タ）装置が知られている。このコンデンサの電極はトレ
ンチの表面に沿って配設される。全体として基板の表面
のプレーナ配置に比べてコンデンサの有効面積は拡大さ
れている。
ットのメモリ世代まではプレーナデバイスとして形成さ
れてきたが、４Ｍビットまでのメモリ世代からはコンデ
ンサがトレンチ内に配設されている（トレンチキャパシ
タ）装置が知られている。このコンデンサの電極はトレ
ンチの表面に沿って配設される。全体として基板の表面
のプレーナ配置に比べてコンデンサの有効面積は拡大さ
れている。
【０００５】コンデンサの所要面積をそのままにするか
又は削減した場合にコンデンサの容量を拡大するもう１
つの可能性は、コンデンサを積層コンデンサとして形成
することにある。その際ワード線の上方にポリシリコン
からなるパターン、例えば冠状パターン又は円筒状パタ
ーンが形成され、基板と接触化される。このポリシリコ
ンパターンはコンデンサ誘電体及びコンデンサ板、いわ
ゆるセル板を備えられているメモリの節を形成する。こ
の構想は論理プロセスと両立できるという利点がある。
又は削減した場合にコンデンサの容量を拡大するもう１
つの可能性は、コンデンサを積層コンデンサとして形成
することにある。その際ワード線の上方にポリシリコン
からなるパターン、例えば冠状パターン又は円筒状パタ
ーンが形成され、基板と接触化される。このポリシリコ
ンパターンはコンデンサ誘電体及びコンデンサ板、いわ
ゆるセル板を備えられているメモリの節を形成する。こ
の構想は論理プロセスと両立できるという利点がある。
【０００６】コンデンサに対しては基板表面の上方の自
由空間を利用できる。その際隣接するメモリセルのパタ
ーンが互いに分離されている限り全てのセル面をポリシ
リコンパターンにより覆うことができる。これに関して
はフィン形積層キャパシタ及びクラウン形積層キャパシ
タが公知である。
由空間を利用できる。その際隣接するメモリセルのパタ
ーンが互いに分離されている限り全てのセル面をポリシ
リコンパターンにより覆うことができる。これに関して
はフィン形積層キャパシタ及びクラウン形積層キャパシ
タが公知である。
【０００７】欧州特許出願公開第０４１５５３０号明細
書から記憶コンデンサとして積層コンデンサを有する半
導体記憶装置が公知である。積層コンデンサは、ほぼ並
列に上下に配設されており少なくとも側方の支柱を介し
て互いに接続されている複数のポリシリコン層を有する
ポリシリコンパターンを含んでいる。この側方にある支
柱はポリシリコン層により形成され、引続きこの層は逆
エッチングされ、上下に配設されているポリシリコン層
を接続するほぼ垂直に配設されたウェブが残留するよう
にされる。パターンは、ポリシリコン層とそれに対して
選択エッチング可能の酸化ケイ素層とを交互に基体の表
面上に析出し、これらの層をパターン化し、少なくとも
パターンの側面に側方の支柱を形成し、酸化ケイ素層を
選択エッチング除去することにより形成される。その際
ポリシリコンパターンは砒素をドープされる。引続き熱
酸化により酸化ケイ素がコンデンサ誘電体として形成さ
れ、その上にドープされたポリシリコンからなるセル板
が析出される。
書から記憶コンデンサとして積層コンデンサを有する半
導体記憶装置が公知である。積層コンデンサは、ほぼ並
列に上下に配設されており少なくとも側方の支柱を介し
て互いに接続されている複数のポリシリコン層を有する
ポリシリコンパターンを含んでいる。この側方にある支
柱はポリシリコン層により形成され、引続きこの層は逆
エッチングされ、上下に配設されているポリシリコン層
を接続するほぼ垂直に配設されたウェブが残留するよう
にされる。パターンは、ポリシリコン層とそれに対して
選択エッチング可能の酸化ケイ素層とを交互に基体の表
面上に析出し、これらの層をパターン化し、少なくとも
パターンの側面に側方の支柱を形成し、酸化ケイ素層を
選択エッチング除去することにより形成される。その際
ポリシリコンパターンは砒素をドープされる。引続き熱
酸化により酸化ケイ素がコンデンサ誘電体として形成さ
れ、その上にドープされたポリシリコンからなるセル板
が析出される。
【０００８】米国特許第５２４０８７１号明細書から上
下に重ねられた電極層を有するコンデンサが公知であ
り、このコンデンサではポリシリコン層上に種々に迅速
にエッチング可能な絶縁層が塗布され、引続きそれらの
層を支柱の骨格が生じるようにパターン化及びエッチン
グが行われる。その後ドープされたポリシリコンが、こ
れに引続き窒化ケイ素層が析出され、その後にセル板の
形成が行われる。
下に重ねられた電極層を有するコンデンサが公知であ
り、このコンデンサではポリシリコン層上に種々に迅速
にエッチング可能な絶縁層が塗布され、引続きそれらの
層を支柱の骨格が生じるようにパターン化及びエッチン
グが行われる。その後ドープされたポリシリコンが、こ
れに引続き窒化ケイ素層が析出され、その後にセル板の
形成が行われる。
【０００９】
【発明が解決しようとする課題】本発明の課題は、プロ
セス及び所要面積の費用を低減し、高い実装密度を達成
することのできる半導体記憶装置内のコンデンサを提供
することにある。更にこのようなコンデンサの製造方法
を提供することにある。
セス及び所要面積の費用を低減し、高い実装密度を達成
することのできる半導体記憶装置内のコンデンサを提供
することにある。更にこのようなコンデンサの製造方法
を提供することにある。
【００１０】
【課題を解決するための手段】これらの課題は、本発明
の請求項１記載の特徴を有するコンデンサ及び請求項６
記載の特徴を有するコンデンサの製造方法により解決さ
れる。
の請求項１記載の特徴を有するコンデンサ及び請求項６
記載の特徴を有するコンデンサの製造方法により解決さ
れる。
【００１１】本発明の重要な利点は、この装置において
コンデンサを横にした場合の厚さ又はコンデンサを立て
た場合の幅が公知のコンデンサの場合よりも少ないこと
にある。２０ｆＦの必要最小セル容量のコンデンサに対
しては厚さが薄く面積が小さいことを要求されるので、
本発明によるコンデンサは特にＤＲＡＭ半導体装置で使
用することができる。この種のコンデンサにより、その
所要面積に関しても一層厳しい要件を課せられる将来の
ＤＲＡＭ世代のメモリ容量も実現できるとみなされる。
それには一層の面積を減少させた場合層の数を増加する
ことだけが必要となる。更にコンデンサの厚さ又は幅を
層の厚さ及び誘電体の厚さを減らすことにより減少させ
ることができる。更に本発明によるコンデンサは、その
電極パターンがｐチャネルトランジスタでは接触孔によ
りトランジスタのドレインと直接接続できるという利点
を有する。しかしまた電極パターンを他の回路素子と接
触化する別の方法も可能である。例えばｎチャネル選択
トランジスタの場合電極パターンとトランジスタのドレ
インとの接触化は、例えばタンタル、チタン、窒化チタ
ンからなる金属中間層又はシリコン層又は接触孔充填材
（例えばタングステン）を介して行うことができる。
コンデンサを横にした場合の厚さ又はコンデンサを立て
た場合の幅が公知のコンデンサの場合よりも少ないこと
にある。２０ｆＦの必要最小セル容量のコンデンサに対
しては厚さが薄く面積が小さいことを要求されるので、
本発明によるコンデンサは特にＤＲＡＭ半導体装置で使
用することができる。この種のコンデンサにより、その
所要面積に関しても一層厳しい要件を課せられる将来の
ＤＲＡＭ世代のメモリ容量も実現できるとみなされる。
それには一層の面積を減少させた場合層の数を増加する
ことだけが必要となる。更にコンデンサの厚さ又は幅を
層の厚さ及び誘電体の厚さを減らすことにより減少させ
ることができる。更に本発明によるコンデンサは、その
電極パターンがｐチャネルトランジスタでは接触孔によ
りトランジスタのドレインと直接接続できるという利点
を有する。しかしまた電極パターンを他の回路素子と接
触化する別の方法も可能である。例えばｎチャネル選択
トランジスタの場合電極パターンとトランジスタのドレ
インとの接触化は、例えばタンタル、チタン、窒化チタ
ンからなる金属中間層又はシリコン層又は接触孔充填材
（例えばタングステン）を介して行うことができる。
【００１２】本発明方法は公知の方法に比べて必要な処
理工程が少なくてすみ、しかもこれに伴う他の観点から
の損失を見込まなくてもよいという重要な利点を有す
る。
理工程が少なくてすみ、しかもこれに伴う他の観点から
の損失を見込まなくてもよいという重要な利点を有す
る。
【００１３】半導体装置内のコンデンサは、互いに間隔
をおいて配設され接続パターンにより互いに上下に電気
的に接続されている複数の素子を含む電極パターンを有
するように形成されており、その際電極パターンの素子
及び上記の接続パターンは全体として１０20ｃｍ-3以上
のドーピング濃度を有するｐ導電性材料からなってい
る。その際この電極パターンの素子は平面的に上下又は
並列に配設することができる。接続パターンは少なくと
も一縁で素子の面に対して直角方向に延びている。また
電極パターンの素子は深鍋形に形成されて互いに入り組
んでおり、その際接続パターンは深鍋形の範囲の内部で
コンデンサ装置の支持体及び素子の１つの底面部分又は
複数の底面部分と接続されている。接続パターンが棒状
の支柱素子として深鍋形の電極パターン内の中心に形成
可能であると有利である。
をおいて配設され接続パターンにより互いに上下に電気
的に接続されている複数の素子を含む電極パターンを有
するように形成されており、その際電極パターンの素子
及び上記の接続パターンは全体として１０20ｃｍ-3以上
のドーピング濃度を有するｐ導電性材料からなってい
る。その際この電極パターンの素子は平面的に上下又は
並列に配設することができる。接続パターンは少なくと
も一縁で素子の面に対して直角方向に延びている。また
電極パターンの素子は深鍋形に形成されて互いに入り組
んでおり、その際接続パターンは深鍋形の範囲の内部で
コンデンサ装置の支持体及び素子の１つの底面部分又は
複数の底面部分と接続されている。接続パターンが棒状
の支柱素子として深鍋形の電極パターン内の中心に形成
可能であると有利である。
【００１４】本発明によるコンデンサの製造方法では支
持装置の表面上にまずｐ+層を含むベース層を形成し、
その上に引続き低ドープｐ導電層と高ドープｐ導電層が
交互する層列を施す。その後この層列は、少なくともベ
ース層のｐ+層にまで達する開口が形成されるように異
方性にエッチングされる。その後少なくとも開口の縁領
域内にこの層列を接続するｐ+導電領域を形成する。引
続き層列の低ドープｐ導電層をｐ+層に対して選択的に
エッチングし、誘電体を析出し、対向電極を形成する。
持装置の表面上にまずｐ+層を含むベース層を形成し、
その上に引続き低ドープｐ導電層と高ドープｐ導電層が
交互する層列を施す。その後この層列は、少なくともベ
ース層のｐ+層にまで達する開口が形成されるように異
方性にエッチングされる。その後少なくとも開口の縁領
域内にこの層列を接続するｐ+導電領域を形成する。引
続き層列の低ドープｐ導電層をｐ+層に対して選択的に
エッチングし、誘電体を析出し、対向電極を形成する。
【００１５】その際ベース層はｐ+層だけを含むか又は
その下にある酸化物及び／又は窒化物層を有するｐ+層
を含むように形成可能である。コンデンサの所望のパタ
ーンに応じて開口内のｐ+領域は斜方向のイオン（ホウ
素イオン）注入により又はｐ+導電材料の被着により形
成される。その際重要なことは、この層列がその後の選
択的エッチングのためにエッチング作用を低ドープｐ材
上に限定できるように完全にはｐ+領域により覆われな
いである。
その下にある酸化物及び／又は窒化物層を有するｐ+層
を含むように形成可能である。コンデンサの所望のパタ
ーンに応じて開口内のｐ+領域は斜方向のイオン（ホウ
素イオン）注入により又はｐ+導電材料の被着により形
成される。その際重要なことは、この層列がその後の選
択的エッチングのためにエッチング作用を低ドープｐ材
上に限定できるように完全にはｐ+領域により覆われな
いである。
【００１６】選択エッチングはアルカリ性エッチング
剤、例えばエチレンジアミン−ピロカテコール溶液又は
水酸化カリウム溶液により行われる。低ドープｐ導電層
の材料の選択エッチング後に誘電体例えばＯＮＯ誘電体
を施し、引続き導電材料を対向電極として同形析出す
る。
剤、例えばエチレンジアミン−ピロカテコール溶液又は
水酸化カリウム溶液により行われる。低ドープｐ導電層
の材料の選択エッチング後に誘電体例えばＯＮＯ誘電体
を施し、引続き導電材料を対向電極として同形析出す
る。
【００１７】ベース層を絶縁物の平坦化された表面上に
形成できる。絶縁物中にその下にある接続面に対する接
触孔が設けられている限り、この接触孔を同様にベース
層のｐ+材料で充填することができる。電極パターンの
この垂直な接触化の他に横方向の接続部を介しての接触
化も可能である。またベース層及びその後の電極パター
ンは絶縁層又はシリコン層のトレンチ内に形成できる。
場合によってはベース層のｐ+部分層の下に酸化ケイ素
層及び／又は窒化ケイ素層が設けられる。
形成できる。絶縁物中にその下にある接続面に対する接
触孔が設けられている限り、この接触孔を同様にベース
層のｐ+材料で充填することができる。電極パターンの
この垂直な接触化の他に横方向の接続部を介しての接触
化も可能である。またベース層及びその後の電極パター
ンは絶縁層又はシリコン層のトレンチ内に形成できる。
場合によってはベース層のｐ+部分層の下に酸化ケイ素
層及び／又は窒化ケイ素層が設けられる。
【００１８】本発明によるコンデンサの製造は、ｐ+ド
ープシリコンのエッチング率が低ドープシリコンに比べ
てアルカリ性エッチング溶液中で極めて低いという認識
に基づく。ザイデル（Ｈ．Ｓｅｉｄｅｌ）その他による
刊行物「アルカリ溶液中の結晶シリコンの異方性エッチ
ング（Ａｎｉｓｏｔｒｏｐｉｃ Ｅｔｃｈｉｎｇ ｏｆ
Ｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ ｉｎ Ａ
ｌｋａｌｉｎｅ Ｓｏｌｕｔｉｏｎｓ）」（Ｊ．Ｅｌｅ
ｃｔｒｏｃｈｅｍ．Ｓｏｃ．第１３７巻、第１１号、１
９９０年１１月、第３６２６〜３６３２頁参照）による
と、エチレンジアミン−ピロカテコール溶液中でｐドー
プシリコンのエッチング率は１０19ｃｍ-3の濃度まで一
定であるがその後激しく降下する。２・１０20ｃｍ-3の
濃度ではエッチング率は１０19ｃｍ-3でのエッチング率
の僅かに１０００分の１だけ低い。
ープシリコンのエッチング率が低ドープシリコンに比べ
てアルカリ性エッチング溶液中で極めて低いという認識
に基づく。ザイデル（Ｈ．Ｓｅｉｄｅｌ）その他による
刊行物「アルカリ溶液中の結晶シリコンの異方性エッチ
ング（Ａｎｉｓｏｔｒｏｐｉｃ Ｅｔｃｈｉｎｇ ｏｆ
Ｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ ｉｎ Ａ
ｌｋａｌｉｎｅ Ｓｏｌｕｔｉｏｎｓ）」（Ｊ．Ｅｌｅ
ｃｔｒｏｃｈｅｍ．Ｓｏｃ．第１３７巻、第１１号、１
９９０年１１月、第３６２６〜３６３２頁参照）による
と、エチレンジアミン−ピロカテコール溶液中でｐドー
プシリコンのエッチング率は１０19ｃｍ-3の濃度まで一
定であるがその後激しく降下する。２・１０20ｃｍ-3の
濃度ではエッチング率は１０19ｃｍ-3でのエッチング率
の僅かに１０００分の１だけ低い。
【００１９】
【実施例】本発明を図面及び実施例に基づき以下に詳述
する。
する。
【００２０】図１のａにはその表面に絶縁層１を有する
支持装置が示されている。絶縁層１の下には例えばトラ
ンジスタのような半導体装置の他の素子が配設可能であ
る。絶縁層１内には同一平面内に接触孔２が設けられて
おり、この接触孔２は金属化材で充填されている。充填
材としてはタングステン、タンタル、チタン、窒化チタ
ン又はドープされたポリシリコンが用意される。ｎドー
プポリシリコンの場合その表面に金属製中間層が生じる
ようにこれをシリル化する必要がある。金属の導電材で
満たされた接触孔２は形成すべき電極パターンの接続端
子を形成する。支持装置の絶縁層１としては例えばＢＰ
ＳＧ（ホウ燐ケイ酸ガラス）のようなガラス層を備えて
いてもよく、このガラス層はガラスの流動化による平坦
な表面が得られるという利点を供する。しかし例えばＣ
ＭＰのような化学研磨工程により平坦化された絶縁層を
備えることも可能である。
支持装置が示されている。絶縁層１の下には例えばトラ
ンジスタのような半導体装置の他の素子が配設可能であ
る。絶縁層１内には同一平面内に接触孔２が設けられて
おり、この接触孔２は金属化材で充填されている。充填
材としてはタングステン、タンタル、チタン、窒化チタ
ン又はドープされたポリシリコンが用意される。ｎドー
プポリシリコンの場合その表面に金属製中間層が生じる
ようにこれをシリル化する必要がある。金属の導電材で
満たされた接触孔２は形成すべき電極パターンの接続端
子を形成する。支持装置の絶縁層１としては例えばＢＰ
ＳＧ（ホウ燐ケイ酸ガラス）のようなガラス層を備えて
いてもよく、このガラス層はガラスの流動化による平坦
な表面が得られるという利点を供する。しかし例えばＣ
ＭＰのような化学研磨工程により平坦化された絶縁層を
備えることも可能である。
【００２１】引続き絶縁層１及び接触孔２の表面上にこ
の例では高ドープｐ導電層であるベース層３が形成され
る。ドーピング濃度は後に使用されるエッチング溶液の
選択により調整され、従ってエッチング率が極めて低く
なるように選択されるべきである。例えばエチレンジア
ミン−ピロカテコール溶液には＞１０20ｃｍ-3のホウ素
濃度を選択すると有利である。ベース層３の厚さは例え
ば３００ｎｍであってもよい。引続きベース層３の高ド
ープｐ導電層上にｐ-層及びｐ+層が交互する層列を施
す。その際高ドープ層５及び７はベース層３の高ドープ
ｐ導電層に相応してドープされる。低ドープｐ導電層４
及び６は選択的に作用するエッチング剤に関して高いエ
ッチング率を可能にするドーピング濃度を有する。例え
ば上述のエチレンジアミン−ピロカテコール溶液ではホ
ウ素ドーピングは約１０19ｃｍ-3又はそれ以下の濃度と
なる。
の例では高ドープｐ導電層であるベース層３が形成され
る。ドーピング濃度は後に使用されるエッチング溶液の
選択により調整され、従ってエッチング率が極めて低く
なるように選択されるべきである。例えばエチレンジア
ミン−ピロカテコール溶液には＞１０20ｃｍ-3のホウ素
濃度を選択すると有利である。ベース層３の厚さは例え
ば３００ｎｍであってもよい。引続きベース層３の高ド
ープｐ導電層上にｐ-層及びｐ+層が交互する層列を施
す。その際高ドープ層５及び７はベース層３の高ドープ
ｐ導電層に相応してドープされる。低ドープｐ導電層４
及び６は選択的に作用するエッチング剤に関して高いエ
ッチング率を可能にするドーピング濃度を有する。例え
ば上述のエチレンジアミン−ピロカテコール溶液ではホ
ウ素ドーピングは約１０19ｃｍ-3又はそれ以下の濃度と
なる。
【００２２】層の厚さは低ドープｐ導電層が高ドープｐ
導電層よりも厚くなるように選択される。例えばｐ-層
４及び６は３０ｎｍ、ｐ+層５及び７は１０ｎｍの厚さ
である。
導電層よりも厚くなるように選択される。例えばｐ-層
４及び６は３０ｎｍ、ｐ+層５及び７は１０ｎｍの厚さ
である。
【００２３】層３〜７は同形に析出される。可能な析出
方法は低圧での蒸気相からの化学析出、特に高温壁又は
低温壁−ＬＰＣＶＤ（液相蒸着法）又は分子線エピタキ
シーがある。層列は同じ反応容器内でその場で施されて
もよい。更にｐ-ドープ層４及び６にはｐ+ドープポリシ
リコン層３、５及び７と比較して異なるプロセスパラメ
ータを使用する必要がある。
方法は低圧での蒸気相からの化学析出、特に高温壁又は
低温壁−ＬＰＣＶＤ（液相蒸着法）又は分子線エピタキ
シーがある。層列は同じ反応容器内でその場で施されて
もよい。更にｐ-ドープ層４及び６にはｐ+ドープポリシ
リコン層３、５及び７と比較して異なるプロセスパラメ
ータを使用する必要がある。
【００２４】引続き図１のｂには図示されていないマス
クを形成し、それにより層列３〜７を異方性にエッチン
グし、１個又は複数個の開口８を形成する。エッチング
剤としては水酸化カリウムが使用される。この図では開
口８は支持装置の絶縁層１までエッチング除去されてい
る。それにより切断された島が形成され、そこにそれぞ
れコンデンサを形成することができる。しかし必ずしも
開口８をベース層３のｐ+導電層までエッチングする必
要はない。ベース層３を完全にエッチング除去しない場
合大表面のコンデンサ装置が形成される。ポリシリコン
層列のパターン化は積層が平面図でみて丸形か角形にな
るように行われる（図４参照）。
クを形成し、それにより層列３〜７を異方性にエッチン
グし、１個又は複数個の開口８を形成する。エッチング
剤としては水酸化カリウムが使用される。この図では開
口８は支持装置の絶縁層１までエッチング除去されてい
る。それにより切断された島が形成され、そこにそれぞ
れコンデンサを形成することができる。しかし必ずしも
開口８をベース層３のｐ+導電層までエッチングする必
要はない。ベース層３を完全にエッチング除去しない場
合大表面のコンデンサ装置が形成される。ポリシリコン
層列のパターン化は積層が平面図でみて丸形か角形にな
るように行われる（図４参照）。
【００２５】次の工程で開口８の縁領域内に層列３〜７
を接続する高ドープｐ導電領域が形成される。それには
ＢＦ2イオンの斜方向注入が例えば垂直線に対し８°の
角度で行われる。或はまた図１のｂ内に示されている開
口の別の側面もホウ素イオンを注入することが可能であ
る。この注入はホウ素イオンの射出下にある開口の縁領
域内に低ドープｐ導電層４及び６の境界領域を高ドープ
する作用をし、その際ドーピング濃度は通常のｐ+ポリ
シリコン層のドーピングに相当する。引続き注入された
ホウ素イオンの活性化を確実にするために熱処理工程が
行われ、即ちポリシリコン層４又は６の相応する格子部
分が覆われる。この場合高ドープ領域から低ドープ領域
への拡散が行われないようにする必要がある。この熱処
理工程はＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌｉｎｇ＝迅速焼き戻し）法により行われると有利
である。選択される温度は約８５０〜９００℃である。
を接続する高ドープｐ導電領域が形成される。それには
ＢＦ2イオンの斜方向注入が例えば垂直線に対し８°の
角度で行われる。或はまた図１のｂ内に示されている開
口の別の側面もホウ素イオンを注入することが可能であ
る。この注入はホウ素イオンの射出下にある開口の縁領
域内に低ドープｐ導電層４及び６の境界領域を高ドープ
する作用をし、その際ドーピング濃度は通常のｐ+ポリ
シリコン層のドーピングに相当する。引続き注入された
ホウ素イオンの活性化を確実にするために熱処理工程が
行われ、即ちポリシリコン層４又は６の相応する格子部
分が覆われる。この場合高ドープ領域から低ドープ領域
への拡散が行われないようにする必要がある。この熱処
理工程はＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌｉｎｇ＝迅速焼き戻し）法により行われると有利
である。選択される温度は約８５０〜９００℃である。
【００２６】図１のｃは熱処理工程後生じたパターンを
示すものである。開口８内にホウ素イオンを斜方向に注
入することにより各開口の縁領域内にｐ+層３、５及び
７を互いに接続するｐ+領域９が形成される。この実施
例ではｐ+領域は左向きの“Ｅ”の形をしている。領域
９に向き合う開口８の縁領域はそれに対して最初に形成
された層列３〜７を保持し、従って低ドープ層４及び６
は開口に対して露出している。
示すものである。開口８内にホウ素イオンを斜方向に注
入することにより各開口の縁領域内にｐ+層３、５及び
７を互いに接続するｐ+領域９が形成される。この実施
例ではｐ+領域は左向きの“Ｅ”の形をしている。領域
９に向き合う開口８の縁領域はそれに対して最初に形成
された層列３〜７を保持し、従って低ドープ層４及び６
は開口に対して露出している。
【００２７】開口８を形成する異方性エッチング工程で
平面図で丸形にパターン化された層列が形成されると、
領域９は厚みを減らして積層の周囲の一定部分を覆う。
長方形の積層の場合積層の一辺だけ又は積層の二辺の縁
をｐ+ドープすることが可能となり、それにより領域９
が積層の一辺だけに存在するか又は積層の二辺を角形に
覆う。このように形成された積層の直径又は幅は約１μ
ｍである。図４のａ、ｂは図１のｃによりパターン化及
びドープされた積層の実施例を示すものである。注入が
行われた方向はそれぞれ矢印で示されている。図４に示
された例では形成すべきコンデンサにとって極めて安定
なパターンが生じる。
平面図で丸形にパターン化された層列が形成されると、
領域９は厚みを減らして積層の周囲の一定部分を覆う。
長方形の積層の場合積層の一辺だけ又は積層の二辺の縁
をｐ+ドープすることが可能となり、それにより領域９
が積層の一辺だけに存在するか又は積層の二辺を角形に
覆う。このように形成された積層の直径又は幅は約１μ
ｍである。図４のａ、ｂは図１のｃによりパターン化及
びドープされた積層の実施例を示すものである。注入が
行われた方向はそれぞれ矢印で示されている。図４に示
された例では形成すべきコンデンサにとって極めて安定
なパターンが生じる。
【００２８】次の工程でアルカリ性エッチング剤で装置
を等方性に選択エッチングする。エッチング溶液として
は例えばエチレンジアミン−ピロカテコール溶液が対象
となる。選択ドーピングではアルカリ性エッチング溶液
は低ドープｐ導電層が１００：１〜１０００：１の選択
率でｐ+ドープ層よりも強くエッチングされるという特
徴を有する。このエッチング工程後に図２のａのパター
ンが生じ、その際支柱パターンが生じるように上下に接
続されているｐ+ドープ領域が僅かに残っている。この
パターンは１０と符号付けられている。
を等方性に選択エッチングする。エッチング溶液として
は例えばエチレンジアミン−ピロカテコール溶液が対象
となる。選択ドーピングではアルカリ性エッチング溶液
は低ドープｐ導電層が１００：１〜１０００：１の選択
率でｐ+ドープ層よりも強くエッチングされるという特
徴を有する。このエッチング工程後に図２のａのパター
ンが生じ、その際支柱パターンが生じるように上下に接
続されているｐ+ドープ領域が僅かに残っている。この
パターンは１０と符号付けられている。
【００２９】図２のｂによる次の工程でコンデンサ誘電
体１１が同形に析出される。この誘電体１１は酸化ケイ
素及び／又は窒化ケイ素から形成されてもよいが、第１
の酸化ケイ素層、窒化ケイ素層及び第２の酸化ケイ素層
からなるＯＮＯ誘電体層からなると有利である。コンデ
ンサ誘電体の層厚は合わせて約１０ｎｍに備えられてい
る。しかし形成すべき高い容量に対してコンデンサ誘電
体の厚さは薄く例えば３ｎｍに選択可能である。
体１１が同形に析出される。この誘電体１１は酸化ケイ
素及び／又は窒化ケイ素から形成されてもよいが、第１
の酸化ケイ素層、窒化ケイ素層及び第２の酸化ケイ素層
からなるＯＮＯ誘電体層からなると有利である。コンデ
ンサ誘電体の層厚は合わせて約１０ｎｍに備えられてい
る。しかし形成すべき高い容量に対してコンデンサ誘電
体の厚さは薄く例えば３ｎｍに選択可能である。
【００３０】コンデンサ誘電体１１上に同形析出により
例えばｐ+導電性ポリシリコンであるコンデンサの対向
電極１２を形成する（図２のｃ）。析出方法としては既
に層列の形成に使用されてきたのと同様の方法が対象と
なる。
例えばｐ+導電性ポリシリコンであるコンデンサの対向
電極１２を形成する（図２のｃ）。析出方法としては既
に層列の形成に使用されてきたのと同様の方法が対象と
なる。
【００３１】対向電極１２を半導体技術で一般的な方法
で場合によってはパターン化及び接触化してもよい。
で場合によってはパターン化及び接触化してもよい。
【００３２】図３はコンデンサの第２の実施例を示すも
のであるが、その際コンデンサはメモリコンデンサとし
てＤＲＡＭ半導体装置内に備えられている。その際支持
装置は絶縁層１の下方に記憶容量用の選択トランジスタ
を含んでいる。基板２０内にはフィールド酸化物領域２
１を用いて絶縁領域が形成されている。絶縁領域は共通
のソース領域２２を有する２つの選択トランジスタ３０
又は４０を含んでいる。ソース領域２２の両側にチャネ
ル領域が延びており、このチャネル領域は断面が全面的
に絶縁されているワード線としてのゲート３２又は４２
により制御される。フィールド酸化物２１に向かってこ
れらのトランジスタはそれぞれドレイン領域３１又は４
１を有する。選択トランジスタ及びコンデンサからなる
メモリセルの各ドレイン領域は絶縁層１内の接触孔２を
介してコンデンサの電極パターンと接続されている。例
えばトランジスタ３０のドレイン３１は第１のコンデン
サＫ１の電極パターン３３とまたトランジスタ４０のド
レイン４１はコンデンサＫ２の電極パターン４３と接続
されている。電極パターン３３又は４３は図１及び図２
の実施例とは異なり、支持層の絶縁層１内の接触孔２を
まず自己整合された重複接触部として各トランジスタの
ドレイン領域に対して形成し、その後接触孔２を充填す
るｐ+ドープベース層を同形析出により形成するように
して形成される。図３の実施例ではソース領域２２、ド
レイン領域３１及び４１はｐ+ドープ領域としてｐチャ
ネル選択トランジスタに相応して設けられている。ｎチ
ャネル選択トランジスタの場合には接触孔２は例えばタ
ングステン、タンタル、チタン、窒化チタン又はケイ化
物のような金属の導電材料からなる中間層を有していな
ければならない。フィールド酸化物領域２１の上方には
隣接するメモリセル用のワード線２３が配設されてい
る。ワード線２３、３２及び４２は高ドープポリシリコ
ン又はポリサイドからなると有利である。ソース領域２
２は自己整合された重複する接触部によりタングステン
又はポリサイドからなるビット線５０と接触化されてい
る。図３の記憶装置内の全てのコンデンサはいわゆるセ
ル板の形の共有の対向電極３４を有している。
のであるが、その際コンデンサはメモリコンデンサとし
てＤＲＡＭ半導体装置内に備えられている。その際支持
装置は絶縁層１の下方に記憶容量用の選択トランジスタ
を含んでいる。基板２０内にはフィールド酸化物領域２
１を用いて絶縁領域が形成されている。絶縁領域は共通
のソース領域２２を有する２つの選択トランジスタ３０
又は４０を含んでいる。ソース領域２２の両側にチャネ
ル領域が延びており、このチャネル領域は断面が全面的
に絶縁されているワード線としてのゲート３２又は４２
により制御される。フィールド酸化物２１に向かってこ
れらのトランジスタはそれぞれドレイン領域３１又は４
１を有する。選択トランジスタ及びコンデンサからなる
メモリセルの各ドレイン領域は絶縁層１内の接触孔２を
介してコンデンサの電極パターンと接続されている。例
えばトランジスタ３０のドレイン３１は第１のコンデン
サＫ１の電極パターン３３とまたトランジスタ４０のド
レイン４１はコンデンサＫ２の電極パターン４３と接続
されている。電極パターン３３又は４３は図１及び図２
の実施例とは異なり、支持層の絶縁層１内の接触孔２を
まず自己整合された重複接触部として各トランジスタの
ドレイン領域に対して形成し、その後接触孔２を充填す
るｐ+ドープベース層を同形析出により形成するように
して形成される。図３の実施例ではソース領域２２、ド
レイン領域３１及び４１はｐ+ドープ領域としてｐチャ
ネル選択トランジスタに相応して設けられている。ｎチ
ャネル選択トランジスタの場合には接触孔２は例えばタ
ングステン、タンタル、チタン、窒化チタン又はケイ化
物のような金属の導電材料からなる中間層を有していな
ければならない。フィールド酸化物領域２１の上方には
隣接するメモリセル用のワード線２３が配設されてい
る。ワード線２３、３２及び４２は高ドープポリシリコ
ン又はポリサイドからなると有利である。ソース領域２
２は自己整合された重複する接触部によりタングステン
又はポリサイドからなるビット線５０と接触化されてい
る。図３の記憶装置内の全てのコンデンサはいわゆるセ
ル板の形の共有の対向電極３４を有している。
【００３３】図５はいわゆる深鍋形装置として形成され
ているコンデンサのもう１つの実施例を示すものであ
る。例えば金属を充填された接触孔２を有する支持層の
絶縁層１上にまず絶縁層６０を形成し、この層を引続き
パターン化し、絶縁層１又は充填された接触孔２上にま
で達する開口７０を形成する。同形析出により上記の方
法でまず高ドープｐ導電ポリシリコンからなるベース層
６１及びそれに引続いて低ドープ及び高ドープｐ導電層
が交互する層列を施す。低ドープ層を６２、６４及び６
６と符号付けし、一方高ドープ層を６３及び６５と符号
付ける。まず層６１〜６６の深鍋形に入り組んでいるパ
ターンが形成され、その際後から施された層は最初に施
された層よりも小さい底面及び縁寸法を有する。マスク
法及び引続いての異方性エッチング工程により層列の中
心にベース層６１上にまで達する開口７０を形成する。
従って底面領域内の層列は露出している（図５のａ参
照）。
ているコンデンサのもう１つの実施例を示すものであ
る。例えば金属を充填された接触孔２を有する支持層の
絶縁層１上にまず絶縁層６０を形成し、この層を引続き
パターン化し、絶縁層１又は充填された接触孔２上にま
で達する開口７０を形成する。同形析出により上記の方
法でまず高ドープｐ導電ポリシリコンからなるベース層
６１及びそれに引続いて低ドープ及び高ドープｐ導電層
が交互する層列を施す。低ドープ層を６２、６４及び６
６と符号付けし、一方高ドープ層を６３及び６５と符号
付ける。まず層６１〜６６の深鍋形に入り組んでいるパ
ターンが形成され、その際後から施された層は最初に施
された層よりも小さい底面及び縁寸法を有する。マスク
法及び引続いての異方性エッチング工程により層列の中
心にベース層６１上にまで達する開口７０を形成する。
従って底面領域内の層列は露出している（図５のａ参
照）。
【００３４】その後この開口７０を高ドープｐ導電材料
で少なくとも部分的に充填する。これは層６３及び６５
の場合に相応して実施可能である。或は層の縁の高さに
比べて開口が十分大きい場合斜方向イオン注入が選択さ
れる。或はまた開口の形成及びこの開口をｐ+材料で満
たすには、マスク及びその後の一又は複数の注入工程に
よりマスク開口を通して規定された層列の底部の範囲に
ｐ+原子をドーピングする。複数の注入工程を最大ドー
ピング濃度がそれぞれｐ-層領域内にあるようにすると
有利である。底部範囲にはマスクの開口により一定のｐ
+支柱が生じる。
で少なくとも部分的に充填する。これは層６３及び６５
の場合に相応して実施可能である。或は層の縁の高さに
比べて開口が十分大きい場合斜方向イオン注入が選択さ
れる。或はまた開口の形成及びこの開口をｐ+材料で満
たすには、マスク及びその後の一又は複数の注入工程に
よりマスク開口を通して規定された層列の底部の範囲に
ｐ+原子をドーピングする。複数の注入工程を最大ドー
ピング濃度がそれぞれｐ-層領域内にあるようにすると
有利である。底部範囲にはマスクの開口により一定のｐ
+支柱が生じる。
【００３５】ｐ+ドープ領域６３、６５は少なくとも１
０20ｃｍ-3のドーピング濃度を有し、一方低ドープｐ-
領域６２、６４及び６６はせいぜい１０19ｃｍ-3のドー
ピング濃度を有する。引続きｐ+ドープ層からの拡散が
行われないように熱処理工程例えばＲＴＡ工程を実施す
る。引続きパターンをアルカリエッチング溶液中で選択
的に等方性エッチングする。その際ｐ+ドープ層はその
まま残留し、一方ｐ-ドープ層はエッチング除去され
る。その際エッチング処理の選択率は十分高く、従って
図５のｂの燭台の形と類似する支持パターンが生じる。
図１及び図２の実施例とは異なり中央の高ドープｐ導電
領域７１は層列の底面部分内で開口７０が完全に満たさ
れるように形成される。この析出には既に説明した同形
析出により行い、これに続いてパターン化が行われる。
従って領域７１は図５のａに見られる層列６１〜６６を
その底面領域内で接続する。
０20ｃｍ-3のドーピング濃度を有し、一方低ドープｐ-
領域６２、６４及び６６はせいぜい１０19ｃｍ-3のドー
ピング濃度を有する。引続きｐ+ドープ層からの拡散が
行われないように熱処理工程例えばＲＴＡ工程を実施す
る。引続きパターンをアルカリエッチング溶液中で選択
的に等方性エッチングする。その際ｐ+ドープ層はその
まま残留し、一方ｐ-ドープ層はエッチング除去され
る。その際エッチング処理の選択率は十分高く、従って
図５のｂの燭台の形と類似する支持パターンが生じる。
図１及び図２の実施例とは異なり中央の高ドープｐ導電
領域７１は層列の底面部分内で開口７０が完全に満たさ
れるように形成される。この析出には既に説明した同形
析出により行い、これに続いてパターン化が行われる。
従って領域７１は図５のａに見られる層列６１〜６６を
その底面領域内で接続する。
【００３６】図５のｃに基づき引続き例えばＯＮＯ誘電
体としての誘電体７３及び例えばｐ+ドープポリシリコ
ンからなる対向電極７４を同形析出により形成する。誘
電体７３及び対向電極７４は引続きパターン化可能であ
る。
体としての誘電体７３及び例えばｐ+ドープポリシリコ
ンからなる対向電極７４を同形析出により形成する。誘
電体７３及び対向電極７４は引続きパターン化可能であ
る。
【００３７】図３の実施例において所望の場合には同形
析出によりベース層を接触孔２内にも析出してもよい。
更に図５に示されている形式のコンデンサをシリコン基
板内に配設し、電極パターンをトレンチの縁に例えばＤ
ＲＡＭ装置の選択トランジスタのような半導体装置と接
続することも可能である。この場合対向電極７４は公知
のトレンチコンデンサの場合のように連続するセル板と
して形成してもよい。このコンデンサがシリコン基板内
にトレンチコンデンサとして配設されている場合ｐ基板
にベース領域をトレンチ領域の高ドーピングにより形成
するのに十分である。ｎドープ基板内においては、ベー
ス層６１の高ドープｐ導電層を絶縁層により基板と絶縁
するようにする。この種の層は酸化ケイ素及び／又は窒
化ケイ素からなっていてもよい。
析出によりベース層を接触孔２内にも析出してもよい。
更に図５に示されている形式のコンデンサをシリコン基
板内に配設し、電極パターンをトレンチの縁に例えばＤ
ＲＡＭ装置の選択トランジスタのような半導体装置と接
続することも可能である。この場合対向電極７４は公知
のトレンチコンデンサの場合のように連続するセル板と
して形成してもよい。このコンデンサがシリコン基板内
にトレンチコンデンサとして配設されている場合ｐ基板
にベース領域をトレンチ領域の高ドーピングにより形成
するのに十分である。ｎドープ基板内においては、ベー
ス層６１の高ドープｐ導電層を絶縁層により基板と絶縁
するようにする。この種の層は酸化ケイ素及び／又は窒
化ケイ素からなっていてもよい。
【図１】ａ〜ｃは本発明による半導体装置におけるコン
デンサの第１の実施例の各工程の断面図。
デンサの第１の実施例の各工程の断面図。
【図２】ａ〜ｃは第１の実施例の図１の工程に引続き行
われる工程の断面図。
われる工程の断面図。
【図３】本発明による半導体装置におけるコンデンサの
第２の実施例の概略断面図。
第２の実施例の概略断面図。
【図４】図１のｃ工程でパターン化された積層コンデン
サのａは丸形の概略平面図、ｂは角形の概略平面図。
サのａは丸形の概略平面図、ｂは角形の概略平面図。
【図５】ａ〜ｃは本発明による半導体装置におけるコン
デンサの第３の実施例の工程の断面図。
デンサの第３の実施例の工程の断面図。
１ 絶縁層 ２、接触孔 ３、６１ ベース層 ４、６、６２、６４、６６ 低ドープ領域 ５、７、６３、６５ 高ドープ領域 ８、７０ 開口 ９ 接続パターン（ｐ+領域） １０、３３、４３ 電極パターン １１、７３ コンデンサ誘電体 １２、３４、７４ 対向電極（ｐ+ドープポリシリコ
ン） ２０ 基板 ３０、４０ 選択トランジスタ ２１ フィールド酸化物領域（絶縁領域） ２２ ソース領域 ２３、３２、４２ ワード線 ３１、４１ ドレイン領域 ７１ 支柱素子 Ｋ１ 第１コンデンサ Ｋ２ 第２コンデンサ
ン） ２０ 基板 ３０、４０ 選択トランジスタ ２１ フィールド酸化物領域（絶縁領域） ２２ ソース領域 ２３、３２、４２ ワード線 ３１、４１ ドレイン領域 ７１ 支柱素子 Ｋ１ 第１コンデンサ Ｋ２ 第２コンデンサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハンノ メルツナー ドイツ連邦共和国 82008 ウンターハツ ヒング ウツヴエーク 10 (72)発明者 ウオルフガング ヘンライン ドイツ連邦共和国 82008 ウンターハツ ヒング ルートヴイツヒ‐トーマ‐シユト ラーセ 60
Claims (20)
- 【請求項１】 互いに間隔をおいて配設され接続パター
ン（９）により互いに上下に電気的に接続されている複
数の素子を含んでいる電極パターン（１０）、コンデン
サ誘電体（１１）及び対向電極（１２）を有する半導体
装置内のコンデンサにおいて、電極パターン（１０）の
素子及び接続パターン（９）が全て少なくとも１０20ｃ
ｍ-3のドーピング濃度を有するｐ導電材料からなること
を特徴とする半導体装置内のコンデンサ。 - 【請求項２】 電極パターン（１０）の素子が互いに上
下に又は並列に配設されていることを特徴とする請求項
１記載のコンデンサ。 - 【請求項３】 電極パターン（１０）の素子が深鍋形に
形成されていることを特徴とする請求項１記載のコンデ
ンサ。 - 【請求項４】 接続パターン（９）が深鍋形の電極パタ
ーン（１０）内に配設されている支柱素子（７１）を含
んでおり、この支柱素子が基板及び電極パターン（１
０）の底部と接続されていることを特徴とする請求項３
記載のコンデンサ。 - 【請求項５】 電極パターン（１０）の複数の素子が深
鍋形に入り組んでおり、深鍋形の電極パターン内の棒状
の支柱素子（７１）が素子の底部を互いに接続すること
を特徴とする請求項３又は４記載のコンデンサ。 - 【請求項６】 半導体装置内のコンデンサを製造するた
め以下の工程、 支持装置の表面上に高ドープされたｐ導電層（３、６
１）を含むベース層を形成し、 高ドープｐ導電層（３、６１）の表面上に交互に低ドー
プｐ導電層と高ドープｐ導電層とからなる層列（４〜
７；６２〜６６）を施し、 この層列を異方性エッチングにより少なくともベース層
（３、６１）にまで達する開口（８；７０）の形成下に
パターン化し、 少なくともこの開口の縁領域内に層列を接続する高ドー
プｐ導電領域（９）を形成し、 層列の低ドープｐ導電層を高ドープｐ導電層に対して選
択的にエッチングし、 コンデンサ誘電体（１１）を同形に析出し、 コンデンサ誘電体（１１）上に導電層（１２）を同形に
析出するを特徴とする半導体装置内のコンデンサの製造
方法。 - 【請求項７】 ベース層を、半導体領域を浅くドーピン
グすることにより又はドープされた半導体材料を析出す
ることにより形成される高ドープｐ導電層（３、６１）
を用いて形成することを特徴とする請求項６記載の方
法。 - 【請求項８】 ベース層を高ドープｐ導電層より前に施
される酸化物層及び／又は窒化物層を用いて形成するこ
とを特徴とする請求項７記載の方法。 - 【請求項９】 ベース層を支持層の平坦化された表面上
に施すことを特徴とする請求項６ないし８の１つに記載
の方法。 - 【請求項１０】 開口（８）内の高ドープｐ導電領域を
斜方向イオン注入により低ドープ及び高ドープｐ導電層
からなる層列に形成することを特徴とする請求項６ない
し９の１つに記載の方法。 - 【請求項１１】 フッ化ホウ素イオンを注入することを
特徴とする請求項１０記載の方法。 - 【請求項１２】 開口（７０）内の高ドープｐ導電領域
を高ドープｐ導電材料の被着により形成することを特徴
とする請求項６ないし９の１つに記載の方法。 - 【請求項１３】 高ドープｐ導電領域の形成後熱処理工
程を行うことを特徴とする請求項６ないし１２の１つに
記載の方法。 - 【請求項１４】 選択的エッチングを等方性にアルカリ
エッチング剤により行うことを特徴とする請求項６ない
し１３の１つに記載の方法。 - 【請求項１５】 エッチング剤としてエチレンジアミン
−ピロカテコール溶液又は水酸化カリウム溶液を使用す
ることを特徴とする請求項６ないし１３の１つに記載の
方法。 - 【請求項１６】 コンデンサ誘電体（１１）として酸化
ケイ素及び／又は窒化ケイ素を同形析出することを特徴
とする請求項６ないし１５の１つに記載の方法。 - 【請求項１７】 層列を上下又は並列に施すことを特徴
とする請求項６ないし１６の１つに記載の方法。 - 【請求項１８】 層列を深鍋形に入れ組むことを特徴と
する請求項６ないし１６の１つに記載の方法。 - 【請求項１９】 コンデンサ誘電体（１１）上に高ドー
プｐ導電材料からなる対向電極（１２）を形成すること
を特徴とする請求項６ないし１８の１つに記載の方法。 - 【請求項２０】 接続パターン（９）が少なくとも素子
の縁に配設されており、素子の表面に対して直角に延び
ていることを特徴とする請求項１又は２記載のコンデン
サ。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
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| DE19842704C2 (de) * | 1998-09-17 | 2002-03-28 | Infineon Technologies Ag | Herstellverfahren für einen Kondensator mit einem Hoch-epsilon-Dielektrikum oder einem Ferroelektrikum nach dem Fin-Stack-Prinzip unter Einsatz einer Negativform |
| DE19842684C1 (de) * | 1998-09-17 | 1999-11-04 | Siemens Ag | Auf einem Stützgerüst angeordneter Kondensator in einer Halbleiteranordnung und Herstellverfahren |
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