JPH0936686A - 対数増幅回路 - Google Patents
対数増幅回路Info
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- JPH0936686A JPH0936686A JP7203831A JP20383195A JPH0936686A JP H0936686 A JPH0936686 A JP H0936686A JP 7203831 A JP7203831 A JP 7203831A JP 20383195 A JP20383195 A JP 20383195A JP H0936686 A JPH0936686 A JP H0936686A
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- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/001—Volume compression or expansion in amplifiers without controlling loop
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
- G06G7/24—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for evaluating logarithmic or exponential functions, e.g. hyperbolic functions
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
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Abstract
(57)【要約】
【目的】 バイポーラ及びＭＯＳトランジスタによるト
リプルテールセルの複数個の多段接続により低電圧、低
消費電流で動作可能、且つ対数特性を調整できる対数増
幅回路を実現する。 【構成】 多段に縦続接続されるトリプルテールセル
１，２，…，Ｎへの入力信号に応じた検波電流を可変と
するベース（バイポーラトランジスタ）又はゲート（Ｍ
ＯＳトランジスタ）に印加される可変可能な制御電圧
（ＶC)を有し全てのトリプルテールセルによる出力電流
としての検波整流電流ＩSQ1,ＩSQ2,…，ＩSQNを加算す
る加算器11を有しその出力が対数特性を有し且つ制御電
圧ＶC によりこの対数特性を可変とすることができる。
又トリプルテールセルを入力オフセットを有する差動増
幅器を介して接続するか、トリプルテールセルを直結し
ても制御電圧ＶC によって対数特性を可能とすることが
でき、全体として電流源の数とトランジスタの個数を圧
縮し消費電流の削減を可能とする構成を確保する。
リプルテールセルの複数個の多段接続により低電圧、低
消費電流で動作可能、且つ対数特性を調整できる対数増
幅回路を実現する。 【構成】 多段に縦続接続されるトリプルテールセル
１，２，…，Ｎへの入力信号に応じた検波電流を可変と
するベース（バイポーラトランジスタ）又はゲート（Ｍ
ＯＳトランジスタ）に印加される可変可能な制御電圧
（ＶC)を有し全てのトリプルテールセルによる出力電流
としての検波整流電流ＩSQ1,ＩSQ2,…，ＩSQNを加算す
る加算器11を有しその出力が対数特性を有し且つ制御電
圧ＶC によりこの対数特性を可変とすることができる。
又トリプルテールセルを入力オフセットを有する差動増
幅器を介して接続するか、トリプルテールセルを直結し
ても制御電圧ＶC によって対数特性を可能とすることが
でき、全体として電流源の数とトランジスタの個数を圧
縮し消費電流の削減を可能とする構成を確保する。
Description
【０００１】
【発明の属する技術分野】本発明は対数増幅回路に間
し、特に半導体集積回路上に形成され、広い入力ダイナ
ミックレンジを持ち、対数精度が優れ、温度安定度が良
く、且つ対数特性が設定可能な対数増幅回路に関する。
し、特に半導体集積回路上に形成され、広い入力ダイナ
ミックレンジを持ち、対数精度が優れ、温度安定度が良
く、且つ対数特性が設定可能な対数増幅回路に関する。
【０００２】
【従来の技術】従来の対数増幅器としては、トランジス
タのエミッタ面積比あるいはゲートＷ／Ｌ（Ｗ：幅、
Ｌ：長さ）比を異ならせた２対の不平衡差動対の入力を
交差接続し、出力を並列接続して成る両波整流器から構
成されるものが良く知られている。これらは例えば特開
昭62−293807号公報、特開昭62−292010号公報、特開平
4-165805号公報に開示されている。また、これらの構成
手法は、IEEE Transactionon Circuits and Systems-I,
Vol.39,No.9,pp.771-777,Sept.1992 等に詳述されてい
る。
タのエミッタ面積比あるいはゲートＷ／Ｌ（Ｗ：幅、
Ｌ：長さ）比を異ならせた２対の不平衡差動対の入力を
交差接続し、出力を並列接続して成る両波整流器から構
成されるものが良く知られている。これらは例えば特開
昭62−293807号公報、特開昭62−292010号公報、特開平
4-165805号公報に開示されている。また、これらの構成
手法は、IEEE Transactionon Circuits and Systems-I,
Vol.39,No.9,pp.771-777,Sept.1992 等に詳述されてい
る。
【０００３】
【発明が解決しようとする課題】上述した従来の対数増
幅回路においては、縦続接続される複数個の差動増幅回
路とそれぞれの入力信号あるいは出力信号を整流する整
流回路を必要とし、このため回路規模も大きく、電流源
の数も多い。
幅回路においては、縦続接続される複数個の差動増幅回
路とそれぞれの入力信号あるいは出力信号を整流する整
流回路を必要とし、このため回路規模も大きく、電流源
の数も多い。
【０００４】例えば、トランジスタのエミッタ面積比あ
るいはゲートＷ／Ｌ比を異ならせた２対の不平衡差動対
の入力を交差接続し、出力を並列接続した両波整流器か
ら構成される対数増幅回路にあっては、各差動対ごとに
駆動電流源が必要となり、また、それぞれのトランジス
タのコレクタまたはドレインもサイズの大きいもの同士
が接続されるために付加されるべき容量が大きくなり、
従って、周波数特性を伸ばすためには駆動電流が多くな
る傾向があり、低消費電流化を図るには回路的に不利で
あった。また、基本的な対数特性、例えば、対数精度や
傾きやダイナミックレンジ等の電圧設定ができないとい
う問題点があった。
るいはゲートＷ／Ｌ比を異ならせた２対の不平衡差動対
の入力を交差接続し、出力を並列接続した両波整流器か
ら構成される対数増幅回路にあっては、各差動対ごとに
駆動電流源が必要となり、また、それぞれのトランジス
タのコレクタまたはドレインもサイズの大きいもの同士
が接続されるために付加されるべき容量が大きくなり、
従って、周波数特性を伸ばすためには駆動電流が多くな
る傾向があり、低消費電流化を図るには回路的に不利で
あった。また、基本的な対数特性、例えば、対数精度や
傾きやダイナミックレンジ等の電圧設定ができないとい
う問題点があった。
【０００５】本発明の目的は上述した問題点を解決し、
必要とされるトランジスタ数を減らして回路規模を小さ
くし、また必要とされる電流源の数を減らすとともに、
対数特性を容易に設定変更することができ、且つ低電圧
動作で低消費電流として低消費電力化を確保した対数増
幅回路を提供することにある。
必要とされるトランジスタ数を減らして回路規模を小さ
くし、また必要とされる電流源の数を減らすとともに、
対数特性を容易に設定変更することができ、且つ低電圧
動作で低消費電流として低消費電力化を確保した対数増
幅回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、上述した目的
を達成するために次の手段構成を有する。即ち、本発明
の対数増幅回路は、１つのテール電流で駆動されるエミ
ッタ結合またはソース結合された３つのトランジスタか
らなり、入力対を構成する第１および第２の２つのトラ
ンジスタのコレクタまたはドレインが出力対を構成し、
第３のトランジスタのコレクタまたはドレインが整流器
の出力端子を構成し、そのベースまたはゲートに直流電
圧が印加されるトリプルテールセルがコンデンサを介し
て複数個多段に縦続接続され、前記それぞれのトリプル
テールセルの整流器の出力端子から出力される全ての検
波整流電流を加算する加算器を有し、且つ前記加算器の
出力が対数特性を持つ対数増幅器において、前記それぞ
れのトリプルテールセルのうちで少なくとも１つの前記
第３のトランジスタのベースまたはゲートに印加する前
記直流電圧を可変として対数特性を可変とする構成を有
する。
を達成するために次の手段構成を有する。即ち、本発明
の対数増幅回路は、１つのテール電流で駆動されるエミ
ッタ結合またはソース結合された３つのトランジスタか
らなり、入力対を構成する第１および第２の２つのトラ
ンジスタのコレクタまたはドレインが出力対を構成し、
第３のトランジスタのコレクタまたはドレインが整流器
の出力端子を構成し、そのベースまたはゲートに直流電
圧が印加されるトリプルテールセルがコンデンサを介し
て複数個多段に縦続接続され、前記それぞれのトリプル
テールセルの整流器の出力端子から出力される全ての検
波整流電流を加算する加算器を有し、且つ前記加算器の
出力が対数特性を持つ対数増幅器において、前記それぞ
れのトリプルテールセルのうちで少なくとも１つの前記
第３のトランジスタのベースまたはゲートに印加する前
記直流電圧を可変として対数特性を可変とする構成を有
する。
【０００７】また、本発明の対数増幅回路は、縦続接続
される複数個の前記トリプルテールセルが入力オフセッ
トを有する差動増幅回路を介して直結された構成を有す
る。
される複数個の前記トリプルテールセルが入力オフセッ
トを有する差動増幅回路を介して直結された構成を有す
る。
【０００８】また、本発明の対数増幅回路は、縦続接続
される複数個の前記トリプルテールセルが直結された構
成を有する。
される複数個の前記トリプルテールセルが直結された構
成を有する。
【０００９】
【作用】以下、本発明の作用を説明する。半導体集積回
路上に形成される従来の対数増幅器としては、トランジ
スタのエミッタ面積比あるいはゲートＷ／Ｌ比を異なら
せた２対の不平衡差動対に入力を交差接続し、出力を並
列接続した両波整流器から構成されるものが良く知られ
ている。
路上に形成される従来の対数増幅器としては、トランジ
スタのエミッタ面積比あるいはゲートＷ／Ｌ比を異なら
せた２対の不平衡差動対に入力を交差接続し、出力を並
列接続した両波整流器から構成されるものが良く知られ
ている。
【００１０】このような従来の対数増幅回路において
は、縦続接続される複数個の差動増幅回路とそれぞれの
入力信号あるいは出力信号を整流する整流回路を必要と
し、回路規模も大きく、電流源の数も多くなり、また、
それぞれのトランジスタのコレクタまたはドレインもサ
イズの大きいもの同士が接続されるために付加されるべ
き容量が大きくなって、周波数特性を伸ばすためには駆
動電流が多くなる傾向があり、低消費電流化を確保する
ことが難しかった。これに加え、基本的な対数特性を電
圧設定することもできなかった。
は、縦続接続される複数個の差動増幅回路とそれぞれの
入力信号あるいは出力信号を整流する整流回路を必要と
し、回路規模も大きく、電流源の数も多くなり、また、
それぞれのトランジスタのコレクタまたはドレインもサ
イズの大きいもの同士が接続されるために付加されるべ
き容量が大きくなって、周波数特性を伸ばすためには駆
動電流が多くなる傾向があり、低消費電流化を確保する
ことが難しかった。これに加え、基本的な対数特性を電
圧設定することもできなかった。
【００１１】そこで本発明では、多段に縦続接続される
トリプルテールセルへの入力信号に応じた検波電流を可
変する制御電圧による制御動作を可能とし、また全ての
検波整流電流を加算する加算器を備えることにより必要
なトランジスタ数を減少して回路規模を抑圧し、また必
要な電流源の数を減らしたうえ、対数特性を容易に設定
変更することを可能とする低消費電力化の確保も実現し
ている。
トリプルテールセルへの入力信号に応じた検波電流を可
変する制御電圧による制御動作を可能とし、また全ての
検波整流電流を加算する加算器を備えることにより必要
なトランジスタ数を減少して回路規模を抑圧し、また必
要な電流源の数を減らしたうえ、対数特性を容易に設定
変更することを可能とする低消費電力化の確保も実現し
ている。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の構成を示すブロック
図、図２は図１の各整流器出力電流と加算電流とを示す
整流電流特性図、図３は図１のバイポーラ・トリプルテ
ールセルの回路図である。図１は本発明の基本的構成を
示し、それぞれ整流器を構成するＮ個のトリプルテール
セル１，２，……，Ｎが縦続接続されて、可変可能な直
流電圧ＶC １２を印加されて動作し、これらトリプルテ
ールセルの有するそれぞれの整流器の出力が加算器１１
で整流器加算電流ＩRSSIを得て負荷抵抗ＲRSSIによる電
圧ＶRSSIを送出することを示している。
る。図１は本発明の第１の実施例の構成を示すブロック
図、図２は図１の各整流器出力電流と加算電流とを示す
整流電流特性図、図３は図１のバイポーラ・トリプルテ
ールセルの回路図である。図１は本発明の基本的構成を
示し、それぞれ整流器を構成するＮ個のトリプルテール
セル１，２，……，Ｎが縦続接続されて、可変可能な直
流電圧ＶC １２を印加されて動作し、これらトリプルテ
ールセルの有するそれぞれの整流器の出力が加算器１１
で整流器加算電流ＩRSSIを得て負荷抵抗ＲRSSIによる電
圧ＶRSSIを送出することを示している。
【００１３】また図２は、これら整流器による各整流器
出力電流ＩSQ1 〜ＩSQN の和として、対数近似特性を有
する整流器加算電流ＩRSSIが得られることを示す。従っ
て、このような対数近似される対数増幅器においては整
流器を構成する回路とその整流特性とにより対数特性の
多くが決定される。
出力電流ＩSQ1 〜ＩSQN の和として、対数近似特性を有
する整流器加算電流ＩRSSIが得られることを示す。従っ
て、このような対数近似される対数増幅器においては整
流器を構成する回路とその整流特性とにより対数特性の
多くが決定される。
【００１４】図３は、図１のトリプルテールセルの中間
段を構成するバイポーラ・トリプルテールセルの回路図
である。このように、３つのトランジスタＱ１、Ｑ２お
よびＱ３が共通の１つのテール電流で駆動される回路を
トリプルテールセルと呼ぶ。ベース幅変調を無視すれ
ば、トリプルテールセルを構成する各バイポーラトラン
ジスタＱ１、Ｑ２およびＱ３のコレクタ電流はそれぞれ
次の数式１、数式２および数式３で表される。
段を構成するバイポーラ・トリプルテールセルの回路図
である。このように、３つのトランジスタＱ１、Ｑ２お
よびＱ３が共通の１つのテール電流で駆動される回路を
トリプルテールセルと呼ぶ。ベース幅変調を無視すれ
ば、トリプルテールセルを構成する各バイポーラトラン
ジスタＱ１、Ｑ２およびＱ３のコレクタ電流はそれぞれ
次の数式１、数式２および数式３で表される。
【００１５】
【数１】
【００１６】
【数２】
【００１７】
【数３】
【００１８】ここで、トランジスタＱ１、Ｑ２は単位ト
ランジスタであり、またバイポーラトランジスタＱ３の
エミッタ面積は単位トランジスタのＫ倍であるとする。
また数式１〜３において、ＶT は熱電圧であり、ＶT ＝
ｋＴ／ｑと表される。但しｋはボルツマン定数、Ｔは絶
対温度、ｑは単位電子電荷である。またＶC はバイポー
トランジスタＱ３のベースに印加する直流電圧でＶC ＝
Ｖb −ＶR 、ＩS は飽和電流、±Ｖi ／２は差動入力電
圧、ＶR は直流基準電圧、ＶS 共通エミッタ電圧であ
る。また、テール電流は次の数式４で表される。
ランジスタであり、またバイポーラトランジスタＱ３の
エミッタ面積は単位トランジスタのＫ倍であるとする。
また数式１〜３において、ＶT は熱電圧であり、ＶT ＝
ｋＴ／ｑと表される。但しｋはボルツマン定数、Ｔは絶
対温度、ｑは単位電子電荷である。またＶC はバイポー
トランジスタＱ３のベースに印加する直流電圧でＶC ＝
Ｖb −ＶR 、ＩS は飽和電流、±Ｖi ／２は差動入力電
圧、ＶR は直流基準電圧、ＶS 共通エミッタ電圧であ
る。また、テール電流は次の数式４で表される。
【００１９】
【数４】ＩC1＋ＩC2＋ＩC3＝αF Ｉ0
【００２０】但し、αF はトランジスタの電流増幅率で
ある。数式１〜数式４を解くと、共通項ＩSexp｛（ＶR
−ＶS)／ＶT ｝は次の数式５の如く求まる。従って、そ
れぞれのコレクタ電流は数式６〜数式８で表される。
ある。数式１〜数式４を解くと、共通項ＩSexp｛（ＶR
−ＶS)／ＶT ｝は次の数式５の如く求まる。従って、そ
れぞれのコレクタ電流は数式６〜数式８で表される。
【００２１】
【数５】
【００２２】
【数６】
【００２３】
【数７】
【００２４】
【数８】
【００２５】図４に、図３に示すバイポーラ・トリプル
テールセルの各トランジスタのコレクタ電流特性をＫ＝
１の場合について示す。バイポーラ・トリプルテールセ
ルの差動出力電流ΔＩC は次の数式９で表される。
テールセルの各トランジスタのコレクタ電流特性をＫ＝
１の場合について示す。バイポーラ・トリプルテールセ
ルの差動出力電流ΔＩC は次の数式９で表される。
【００２６】
【数９】
【００２７】図５に、バイポーラ・トリプルテールセル
の差動出力電流特性を示す。トランスコンダクタンス特
性は、数式９のΔＩC を入力電圧Ｖi で微分し次の数式
１０で示される。
の差動出力電流特性を示す。トランスコンダクタンス特
性は、数式９のΔＩC を入力電圧Ｖi で微分し次の数式
１０で示される。
【００２８】
【数１０】
【００２９】図６に、バイポーラ・トリプルテールセル
のトランスコンダクタンス特性を示す。小信号時の短絡
トランスコンダクタンスは、差動出力電流ΔＩC の入力
電圧Ｖi の微分値のＶi ＝０の値として求められ、次の
数式１１で示される。
のトランスコンダクタンス特性を示す。小信号時の短絡
トランスコンダクタンスは、差動出力電流ΔＩC の入力
電圧Ｖi の微分値のＶi ＝０の値として求められ、次の
数式１１で示される。
【００３０】
【数１１】
【００３１】図７にバイポーラ・トリプルテールセルの
短絡トランスコンダクタンス特性を示す。図５、図６よ
り、バイポーラ・トリプルテールセルの差動出力電流Δ
ＩCは、直流電圧ＶC を変えることで可変とすることが
でき、従ってトランスコンダクタンスも可変することが
できる。また、小信号時のトランスコンダクタンスは、
図７に示した短絡トランスコンダクタンス特性で表現さ
れる。更に、バイポーラ・トリプルテールセルの出力を
負荷抵抗ＲL を介して差動出力電圧とすると電圧利得
（ゲイン）が得られる。即ち、小信号電圧利得として
は、直流電圧ＶC の電圧変化により最大値のαF Ｉ0 Ｒ
L ／ＶT から最小値の０まで変化させることができる。
バイポーラ・トリプルテールセルの整流電流は次の数式
１２で表される。
短絡トランスコンダクタンス特性を示す。図５、図６よ
り、バイポーラ・トリプルテールセルの差動出力電流Δ
ＩCは、直流電圧ＶC を変えることで可変とすることが
でき、従ってトランスコンダクタンスも可変することが
できる。また、小信号時のトランスコンダクタンスは、
図７に示した短絡トランスコンダクタンス特性で表現さ
れる。更に、バイポーラ・トリプルテールセルの出力を
負荷抵抗ＲL を介して差動出力電圧とすると電圧利得
（ゲイン）が得られる。即ち、小信号電圧利得として
は、直流電圧ＶC の電圧変化により最大値のαF Ｉ0 Ｒ
L ／ＶT から最小値の０まで変化させることができる。
バイポーラ・トリプルテールセルの整流電流は次の数式
１２で表される。
【００３２】
【数１２】ＩSQ＝ＩC3
【００３３】バイポーラ・トリプルテールセルの出力電
流ＩSQは図４に示されるように両波整流特性を持ち、直
流電圧ＶC の変化で整流特性を可変できる。例えば、バ
イポーラ・トリプルテールセルの出力電流ＩSQが温度特
性を持つ場合には、直流電圧ＶC にこの温度特性を打ち
消すような電圧を印加すれば温度補償することができ
る。また、およそ２乗特性に近似できる入力電圧範囲は
直流電圧ＶC で可変とすることができることもわかる。
流ＩSQは図４に示されるように両波整流特性を持ち、直
流電圧ＶC の変化で整流特性を可変できる。例えば、バ
イポーラ・トリプルテールセルの出力電流ＩSQが温度特
性を持つ場合には、直流電圧ＶC にこの温度特性を打ち
消すような電圧を印加すれば温度補償することができ
る。また、およそ２乗特性に近似できる入力電圧範囲は
直流電圧ＶC で可変とすることができることもわかる。
【００３４】図８に、バイポーラ・トリプルテールセル
の整流電流特性をＫ＝１の場合について、出力電流ＩSQ
について対数表示する。出力電流ＩSQは直流電圧ＶC の
設定値で変えられ、１０ｄＢ以上の対数入力ダイナミッ
クレンジを持つことがわかる。この対数特性は、縦続接
続されるバイポーラ・トリプルテールセルの各段の電圧
利得によって、各段の受け持つ対数特性のダイナミック
レンジが決定され、前段と後段との整流電流の重畳され
る部分が変わる。従って、直流電圧ＶC を適宜設定する
ことで、対数増幅回路の対数精度や傾きなどの対数特性
を適宜可変とすることができる。即ち、対数特性を可変
すると対数増幅回路に付与すべき整流器として利用で
き、図１のような回路構成に基づき対数増幅回路を実現
することができる。
の整流電流特性をＫ＝１の場合について、出力電流ＩSQ
について対数表示する。出力電流ＩSQは直流電圧ＶC の
設定値で変えられ、１０ｄＢ以上の対数入力ダイナミッ
クレンジを持つことがわかる。この対数特性は、縦続接
続されるバイポーラ・トリプルテールセルの各段の電圧
利得によって、各段の受け持つ対数特性のダイナミック
レンジが決定され、前段と後段との整流電流の重畳され
る部分が変わる。従って、直流電圧ＶC を適宜設定する
ことで、対数増幅回路の対数精度や傾きなどの対数特性
を適宜可変とすることができる。即ち、対数特性を可変
すると対数増幅回路に付与すべき整流器として利用で
き、図１のような回路構成に基づき対数増幅回路を実現
することができる。
【００３５】上述した場合、バイポーラ・トリプルテー
ルセルの動作入力電圧範囲を考慮すると対数入力ダイナ
ミックレンジはおよそ１０数ｄＢ程度であるから、差動
増幅器のゲインは１０数ｄＢ程度にすると対数精度を取
れる。図１に示した対数増幅回路に用いた場合には、直
流電圧ＶC の設定値を変えることで対数特性を可変で
き、傾きや対数精度やダイナミックレンジ等も電圧で設
定可能となる。
ルセルの動作入力電圧範囲を考慮すると対数入力ダイナ
ミックレンジはおよそ１０数ｄＢ程度であるから、差動
増幅器のゲインは１０数ｄＢ程度にすると対数精度を取
れる。図１に示した対数増幅回路に用いた場合には、直
流電圧ＶC の設定値を変えることで対数特性を可変で
き、傾きや対数精度やダイナミックレンジ等も電圧で設
定可能となる。
【００３６】次に、トリプルテールセルとしてＭＯＳト
ランジスタを利用したＭＯＳトリプルテールセルを図９
に示す。素子間の整合性は良いと仮定し、基盤効果を無
視し、飽和領域で動作するＭＯＳトランジスタのドレイ
ン電流とゲート・ソース間電圧の関係は２乗則に従うも
のとすれば、トリプルテールセルを構成するＭＯＳトラ
ンジスタＭ１、Ｍ２およびＭ３のそれぞれのドレイン電
流は次の数式１３〜数式１５で表される。
ランジスタを利用したＭＯＳトリプルテールセルを図９
に示す。素子間の整合性は良いと仮定し、基盤効果を無
視し、飽和領域で動作するＭＯＳトランジスタのドレイ
ン電流とゲート・ソース間電圧の関係は２乗則に従うも
のとすれば、トリプルテールセルを構成するＭＯＳトラ
ンジスタＭ１、Ｍ２およびＭ３のそれぞれのドレイン電
流は次の数式１３〜数式１５で表される。
【００３７】
【数１３】
【００３８】
【数１４】
【００３９】
【数１５】ＩD3＝Ｋβ（ＶR ＋ＶC −ＶS −ＶTH）2
【００４０】ここで、β＝μ（ＣOX／２）（Ｗ／Ｌ）は
トランスコンダクタンスパラメータであり、μはキャリ
アの実効モビリティ、ＣOXは単位面積当たりのゲート酸
化膜容量、Ｗ、Ｌはそれぞれゲート幅、ゲート長またＶ
THはスレッショルド電圧である。また、テール電流は次
の数式１６で表される。
トランスコンダクタンスパラメータであり、μはキャリ
アの実効モビリティ、ＣOXは単位面積当たりのゲート酸
化膜容量、Ｗ、Ｌはそれぞれゲート幅、ゲート長またＶ
THはスレッショルド電圧である。また、テール電流は次
の数式１６で表される。
【００４１】
【数１６】ＩD1＋ＩD2＋ＩD3＝Ｉ0
【００４２】数式１３〜数式１６を解くと、ＭＯＳトリ
プルテールセルの一方の出力電流は次の数式１７で表さ
れる。
プルテールセルの一方の出力電流は次の数式１７で表さ
れる。
【００４３】
【数１７】
【００４４】図１０に、ＭＯＳトリプルテールセルのＫ
＝１の場合についての各トランジスタの√（Ｉ0 ／β）
で正規化した入力電圧Ｖi とドレイン電流との対応特性
を示す。図１１にＭＯＳトリプルテールセルのＫ＝１の
場合についての差動出力電流特性を示す。ＭＯＳトリプ
ルテールセルのトランスコンダクタンス特性は、数式１
７を微分してそれぞれ次の数式１８で表される。また、
ＭＯＳトリプルテールセルの短絡トランスコンダクタン
スは次の数式１９で表される。
＝１の場合についての各トランジスタの√（Ｉ0 ／β）
で正規化した入力電圧Ｖi とドレイン電流との対応特性
を示す。図１１にＭＯＳトリプルテールセルのＫ＝１の
場合についての差動出力電流特性を示す。ＭＯＳトリプ
ルテールセルのトランスコンダクタンス特性は、数式１
７を微分してそれぞれ次の数式１８で表される。また、
ＭＯＳトリプルテールセルの短絡トランスコンダクタン
スは次の数式１９で表される。
【００４５】
【数１８】
【００４６】
【数１９】
【００４７】図１２に、ＭＯＳトリプルテールセルのＫ
＝１の場合について、且つ√（Ｉ0／β）で正規化した
ＶC との関係で短絡トランスコンダクタンス特性を示
す。図１０、図１１より、ＭＯＳトリプルテールセルの
差動出力電流ΔＩD は、直流電圧ＶC(ＶC ＝Ｖb −ＶR)
で可変でき、トランスコンダクタンスを可変できること
がわかる。また、小信号でのトランスコンダクタンス
は、図１２に示した短絡トランスコンダクタンス特性と
なる。さらに出力を負荷抵抗ＲL を介して得られる差動
出力電圧とすると電圧利得（ゲイン）が得られる。即
ち、小信号電圧利得としては、直流電圧ＶC を変えるこ
とで最大値の√（２βＩ0 ）・ＲL から最小値の０まで
変化させることができる。ＭＯＳトリプルテールセルの
整流電流は次の数式２０で表される。
＝１の場合について、且つ√（Ｉ0／β）で正規化した
ＶC との関係で短絡トランスコンダクタンス特性を示
す。図１０、図１１より、ＭＯＳトリプルテールセルの
差動出力電流ΔＩD は、直流電圧ＶC(ＶC ＝Ｖb −ＶR)
で可変でき、トランスコンダクタンスを可変できること
がわかる。また、小信号でのトランスコンダクタンス
は、図１２に示した短絡トランスコンダクタンス特性と
なる。さらに出力を負荷抵抗ＲL を介して得られる差動
出力電圧とすると電圧利得（ゲイン）が得られる。即
ち、小信号電圧利得としては、直流電圧ＶC を変えるこ
とで最大値の√（２βＩ0 ）・ＲL から最小値の０まで
変化させることができる。ＭＯＳトリプルテールセルの
整流電流は次の数式２０で表される。
【００４８】
【数２０】
【００４９】ＭＯＳトリプルテールセルの整流電流ＩSQ
は、図１０に示されるように、入力電圧に対する両波整
流特性を持ち、直流電圧ＶC を変化することで整流特性
を可変できる。例えば入力電圧範囲を
は、図１０に示されるように、入力電圧に対する両波整
流特性を持ち、直流電圧ＶC を変化することで整流特性
を可変できる。例えば入力電圧範囲を
【００５０】
【外１】
【００５１】に限定すれば理想的な２乗特性が得られる
ことがわかる。しかも、バイポーラ・トリプルテールセ
ルとは異なり２乗特性は変わらない。即ち、２乗項の係
数は、整流電流ＩSQにおいてＫ／｛２（Ｋ＋２）｝とな
っている。即ち、ＭＯＳトリプルテールセルの出力電流
ＩSQは両波整流特性を持ち、直流電圧ＶC で整流特性を
可変することができる。この特性を利用すればＭＯＳト
リプルテールセルの整流電流が温度特性を持つ場合で
も、直流電圧ＶC に温度特性を打ち消すような電圧を印
加すれば温度補償できる。また、およそ２乗特性に近似
できる入力電圧範囲は直流電圧ＶC の変化で可変できる
ことがわかる。
ことがわかる。しかも、バイポーラ・トリプルテールセ
ルとは異なり２乗特性は変わらない。即ち、２乗項の係
数は、整流電流ＩSQにおいてＫ／｛２（Ｋ＋２）｝とな
っている。即ち、ＭＯＳトリプルテールセルの出力電流
ＩSQは両波整流特性を持ち、直流電圧ＶC で整流特性を
可変することができる。この特性を利用すればＭＯＳト
リプルテールセルの整流電流が温度特性を持つ場合で
も、直流電圧ＶC に温度特性を打ち消すような電圧を印
加すれば温度補償できる。また、およそ２乗特性に近似
できる入力電圧範囲は直流電圧ＶC の変化で可変できる
ことがわかる。
【００５２】図１３に、バイポーラ・トリプルテールセ
ルの整流電流特性をＫ＝１の場合について、出力電流Ｉ
SQについて対数表示する。出力電流は直流電圧ＶC の設
定値で変えられ、１０ｄＢ以上の対数入力ダイナミック
レンジを持つことがわかる。ここで、対数特性は、縦続
接続されるＭＯＳトリプルテールセルの各段の電圧利得
によって、各段の受け持つ対数特性のダイナミックレン
ジが決定され、前段と後段での整流電流の重畳される部
分が変わる。従って、直流電圧ＶC を設定することで、
対数増幅回路の対数精度や傾きなどの対数特性を可変で
きる。即ち、対数増幅回路の整流器に利用でき、図１の
ように回路を構成して対数増幅回路を実現できる。
ルの整流電流特性をＫ＝１の場合について、出力電流Ｉ
SQについて対数表示する。出力電流は直流電圧ＶC の設
定値で変えられ、１０ｄＢ以上の対数入力ダイナミック
レンジを持つことがわかる。ここで、対数特性は、縦続
接続されるＭＯＳトリプルテールセルの各段の電圧利得
によって、各段の受け持つ対数特性のダイナミックレン
ジが決定され、前段と後段での整流電流の重畳される部
分が変わる。従って、直流電圧ＶC を設定することで、
対数増幅回路の対数精度や傾きなどの対数特性を可変で
きる。即ち、対数増幅回路の整流器に利用でき、図１の
ように回路を構成して対数増幅回路を実現できる。
【００５３】図１３の場合には、ＭＯＳトリプルテール
セルの動作入力電圧範囲を考慮すると、対数入力ダイナ
ミックレンジはおよそ８ｄＢ程度であるから、差動増幅
器のゲインは８ｄＢ程度にすると対数精度を取れる。図
１に示した対数増幅回路に用いた場合には、直流電圧Ｖ
C の設定値を変えることで対数特性を可変でき、傾きや
対数精度やダイナミックレンジ等も電圧で設定可能とな
る。
セルの動作入力電圧範囲を考慮すると、対数入力ダイナ
ミックレンジはおよそ８ｄＢ程度であるから、差動増幅
器のゲインは８ｄＢ程度にすると対数精度を取れる。図
１に示した対数増幅回路に用いた場合には、直流電圧Ｖ
C の設定値を変えることで対数特性を可変でき、傾きや
対数精度やダイナミックレンジ等も電圧で設定可能とな
る。
【００５４】次に、本発明の第２の実施例について説明
する。図１４は本発明の第２の実施例の対数増幅回路の
構成を示すブロック図であり、トリプルテールセルが入
力オフセットを有する差動増幅回路を介して接続され
る。入力オフセットを持つ差動増幅回路の例としては、
例えばエミッタ面積比がｎである不平衡差動対が知られ
ている。入力オフセット電圧ＶK は、ＶK ＝ＶT Ｉｎ
（ｎ）と表される。
する。図１４は本発明の第２の実施例の対数増幅回路の
構成を示すブロック図であり、トリプルテールセルが入
力オフセットを有する差動増幅回路を介して接続され
る。入力オフセットを持つ差動増幅回路の例としては、
例えばエミッタ面積比がｎである不平衡差動対が知られ
ている。入力オフセット電圧ＶK は、ＶK ＝ＶT Ｉｎ
（ｎ）と表される。
【００５５】ここで、Ｋ＝１の場合に、バイポーラ・ト
リプルテールセルでの直流電圧ＶC＝０に設定した場合
に入力オフセット電圧値がおよそ±ＶT であるから、不
平衡差動対のエミッタ面積比をｎ≒ｅ2(＝2.71828)程度
に設定すれば、この入力オフセットをかなり相殺でき
る。ＭＯＳトリプルテールセルの場合でも、ゲートＷ／
Ｌ比の比を異ならせた不平衡差動対でかなりの入力オフ
セットを相殺できる。
リプルテールセルでの直流電圧ＶC＝０に設定した場合
に入力オフセット電圧値がおよそ±ＶT であるから、不
平衡差動対のエミッタ面積比をｎ≒ｅ2(＝2.71828)程度
に設定すれば、この入力オフセットをかなり相殺でき
る。ＭＯＳトリプルテールセルの場合でも、ゲートＷ／
Ｌ比の比を異ならせた不平衡差動対でかなりの入力オフ
セットを相殺できる。
【００５６】図１５は本発明の第３の実施例の対数増幅
回路の構成を示すブロック図である。図１に示す如くコ
ンデンサを介して縦続接続する場合には入力オフセット
電圧を考慮しなくとも良いが、トリプルテールセルを直
結して縦続接続する場合には、トリプルテールセルに電
圧利得を持つように直流電圧を印加するから、後段のト
リプルテールセルから差動増幅回路としては飽和してい
く。従って、最終段のトリプルテールセルは大振幅動作
となり、バイポーラトランジスタＱ１およびＱ２（ＭＯ
ＳトランジスタＭ１およびＭ２）には零からテール電流
値が交互に流れる。従って、後段のトリプルテールセル
に印加される直流電圧は電源電圧ＶＣＣ（ＶＤＤ）から
αF Ｉ0 ＲL ／２（Ｉ0 ＲL ／２）に下がった電圧が零
電圧となる。従って、この電圧を零電圧にしてそれより
前段のトリプルテールセルの零電圧として良い。なぜな
ら、対数増幅回路の対数出力はこれまで説明したように
各段の整流電流の和電流となっているから、この和電流
に寄与している整流電流を出力してるトリプルテールセ
ルへの差動入力信号はおよそ大振幅の電圧であると考え
て良い。即ち、このように印加する電流電圧ＶC に対し
て、入力電圧ＶINの大きさに応じた対数出力が得られ、
この印加する直流電圧ＶC を変えることで、異なる対数
特性が得られる。
回路の構成を示すブロック図である。図１に示す如くコ
ンデンサを介して縦続接続する場合には入力オフセット
電圧を考慮しなくとも良いが、トリプルテールセルを直
結して縦続接続する場合には、トリプルテールセルに電
圧利得を持つように直流電圧を印加するから、後段のト
リプルテールセルから差動増幅回路としては飽和してい
く。従って、最終段のトリプルテールセルは大振幅動作
となり、バイポーラトランジスタＱ１およびＱ２（ＭＯ
ＳトランジスタＭ１およびＭ２）には零からテール電流
値が交互に流れる。従って、後段のトリプルテールセル
に印加される直流電圧は電源電圧ＶＣＣ（ＶＤＤ）から
αF Ｉ0 ＲL ／２（Ｉ0 ＲL ／２）に下がった電圧が零
電圧となる。従って、この電圧を零電圧にしてそれより
前段のトリプルテールセルの零電圧として良い。なぜな
ら、対数増幅回路の対数出力はこれまで説明したように
各段の整流電流の和電流となっているから、この和電流
に寄与している整流電流を出力してるトリプルテールセ
ルへの差動入力信号はおよそ大振幅の電圧であると考え
て良い。即ち、このように印加する電流電圧ＶC に対し
て、入力電圧ＶINの大きさに応じた対数出力が得られ、
この印加する直流電圧ＶC を変えることで、異なる対数
特性が得られる。
【００５７】
【発明の効果】以上説明したように、本発明の対数増幅
回路は、各段をトリプルテールセルただ１セルで構成で
き、従って、電流源の数を最小値（＝１）まで減らせら
れ、しかもトランジスタの個数も最小面積のトランジス
タが３個とすることができ、付加される容量値を小さく
できるので、同じ入力周波数でみた場合に消費電流を大
幅に減らすことができるという効果がある。さらに、ト
リプルテールセルの３番目のトランジスタのベースある
いはゲートへ印加する直流電圧を可変させることで対数
特性を任意に調整できるという効果がある。
回路は、各段をトリプルテールセルただ１セルで構成で
き、従って、電流源の数を最小値（＝１）まで減らせら
れ、しかもトランジスタの個数も最小面積のトランジス
タが３個とすることができ、付加される容量値を小さく
できるので、同じ入力周波数でみた場合に消費電流を大
幅に減らすことができるという効果がある。さらに、ト
リプルテールセルの３番目のトランジスタのベースある
いはゲートへ印加する直流電圧を可変させることで対数
特性を任意に調整できるという効果がある。
【図１】本発明の第１の実施例の対数増幅回路の構成を
示すブロック図である。
示すブロック図である。
【図２】図１の実施例の整流電流特性図である。
【図３】図１の実施例における中間段を構成するバイポ
ーラ・トリプルテールセルの回路図である。
ーラ・トリプルテールセルの回路図である。
【図４】図３に示すバイポーラ・トリプルテールセルの
各トランジスタのコレクタ電流特性図である。
各トランジスタのコレクタ電流特性図である。
【図５】図３に示すバイポーラ・トリプルテールセルの
差動出力電流特性図である。
差動出力電流特性図である。
【図６】図３に示すバイポーラ・トリプルテールセルの
トランスコンダクタンス特性図である。
トランスコンダクタンス特性図である。
【図７】図３に示すバイポーラ・トリプルテールセルの
短絡トランスコンダクタンス特性図である。
短絡トランスコンダクタンス特性図である。
【図８】図３に示すバイポーラ・トリプルテールセルの
整流電流特性をデシベル表示で示す図である。
整流電流特性をデシベル表示で示す図である。
【図９】図１の実施例における中間段を構成するＭＯＳ
トリプルテールセルの回路図である。
トリプルテールセルの回路図である。
【図１０】図９に示すＭＯＳトリプルテールセルの各ト
ランジスタのドレイン電流特性図である。
ランジスタのドレイン電流特性図である。
【図１１】図９に示すＭＯＳトリプルテールセルの差動
出力電流特性図である。
出力電流特性図である。
【図１２】図９に示すＭＯＳトリプルテールセルの短絡
トランスコンダクタンス特性図である。
トランスコンダクタンス特性図である。
【図１３】図９に示すＭＯＳトリプルテールセルの整流
電流特性をデシベル表示で示す図である。
電流特性をデシベル表示で示す図である。
【図１４】本発明の第２の実施例の対数増幅回路の構成
を示すブロック図である。
を示すブロック図である。
【図１５】本発明の第３の実施例の対数増幅回路の構成
を示すブロック図である。
を示すブロック図である。
１，２，……，Ｎ トリプルテールセル １１ 加算器 ２１ 入力オフセット付差動増幅回路 ２２ 入力オフセット付差動増幅回路 Ｍ１ ＭＯＳトランジスタ Ｍ２ ＭＯＳトランジスタ Ｍ３ ＭＯＳトランジスタ Ｑ１ バイポーラトランジスタ Ｑ２ バイポーラトランジスタ Ｑ３ バイポーラトランジスタ
Claims (3)
- 【請求項１】 １つのテール電流で駆動されるエミッタ
結合またはソース結合された３つのトランジスタからな
り、入力対を構成する第１および第２の２つのトランジ
スタのコレクタまたはドレインが出力対を構成し、第３
のトランジスタのコレクタまたはドレインが整流器の出
力端子を構成し、そのベースまたはゲートに直流電圧が
印加されるトリプルテールセルがコンデンサを介して複
数個多段に縦続接続され、前記それぞれのトリプルテー
ルセルの整流器の出力端子から出力される全ての検波整
流電流を加算する加算器を有し、且つ前記加算器の出力
が対数特性を持つ対数増幅器において、前記それぞれの
トリプルテールセルのうちで少なくとも１つの前記第３
のトランジスタのベースまたはゲートに印加する前記直
流電圧を可変として対数特性を可変とすることを特徴と
する対数増幅回路。 - 【請求項２】 縦続接続される複数個の前記トリプルテ
ールセルが入力オフセットを有する差動増幅回路を介し
て直結された構成を有することを特徴とする請求項１記
載の対数増幅回路。 - 【請求項３】 縦続接続される複数個の前記トリプルテ
ールセルが直結された構成を有することを特徴とする対
数増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7203831A JP2778540B2 (ja) | 1995-07-18 | 1995-07-18 | 対数増幅回路 |
| US08/629,197 US5631594A (en) | 1995-07-18 | 1996-04-08 | Tunable logarithmic amplifier circuit using cascaded triple-tail cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7203831A JP2778540B2 (ja) | 1995-07-18 | 1995-07-18 | 対数増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0936686A true JPH0936686A (ja) | 1997-02-07 |
| JP2778540B2 JP2778540B2 (ja) | 1998-07-23 |
Family
ID=16480434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7203831A Expired - Lifetime JP2778540B2 (ja) | 1995-07-18 | 1995-07-18 | 対数増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5631594A (ja) |
| JP (1) | JP2778540B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2144240C (en) * | 1994-03-09 | 1999-03-23 | Katsuji Kimura | Analog multiplier using multitail cell |
| JPH09219630A (ja) * | 1995-12-08 | 1997-08-19 | Nec Corp | 差動回路 |
| JPH09238032A (ja) * | 1996-02-29 | 1997-09-09 | Nec Corp | Ｏｔａおよびバイポーラマルチプライヤ |
| JPH11344503A (ja) * | 1998-06-02 | 1999-12-14 | Akebono Brake Ind Co Ltd | エアバッグ用補助加速度センサ装置 |
| DE10060874C2 (de) * | 2000-12-07 | 2003-11-06 | Advanced Micro Devices Inc | Feldeffekttransistorquadrierer |
| US6798251B1 (en) * | 2002-08-13 | 2004-09-28 | Analog Devices, Inc. | Differential clock receiver with adjustable output crossing point |
| US20050057298A1 (en) * | 2003-09-16 | 2005-03-17 | Kevin Gamble | Demodulating logarithmic amplifier and method of amplification |
| US7002395B2 (en) * | 2003-09-16 | 2006-02-21 | Yuantonix, Inc. | Demodulating logarithmic amplifier |
| JP2006013753A (ja) * | 2004-06-24 | 2006-01-12 | Renesas Technology Corp | 無線通信システムおよび半導体集積回路 |
| US9755580B2 (en) * | 2015-11-13 | 2017-09-05 | Ethertronics, Inc. | Tunable logarithmic amplifier |
| US11349512B1 (en) | 2021-04-23 | 2022-05-31 | Analog Devices International Unlimited Company | Logarithmic power detector with noise compensation |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0622304B2 (ja) * | 1986-06-12 | 1994-03-23 | 日本電気株式会社 | 対数ｉｆ増幅回路 |
| JPH0656940B2 (ja) * | 1986-06-11 | 1994-07-27 | 日本電気株式会社 | 対数増幅回路 |
| JP2643516B2 (ja) * | 1990-02-01 | 1997-08-20 | 日本電気株式会社 | 対数増幅回路 |
| JP2687713B2 (ja) * | 1990-10-30 | 1997-12-08 | 日本電気株式会社 | 対数増幅回路 |
| EP0766382A2 (en) * | 1991-05-23 | 1997-04-02 | Nec Corporation | Pseudo-logarithmic intermediate-frequency amplifier |
| JP2827826B2 (ja) * | 1993-07-13 | 1998-11-25 | 日本電気株式会社 | 対数増幅回路 |
| JP2606599B2 (ja) * | 1994-09-09 | 1997-05-07 | 日本電気株式会社 | 対数増幅回路 |
| US5489868A (en) * | 1994-10-04 | 1996-02-06 | Analog Devices, Inc. | Detector cell for logarithmic amplifiers |
-
1995
- 1995-07-18 JP JP7203831A patent/JP2778540B2/ja not_active Expired - Lifetime
-
1996
- 1996-04-08 US US08/629,197 patent/US5631594A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2778540B2 (ja) | 1998-07-23 |
| US5631594A (en) | 1997-05-20 |
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