JPH0936711A

JPH0936711A - スクランブル信号発生回路

Info

Publication number: JPH0936711A
Application number: JP7200287A
Authority: JP
Inventors: Nobuyoshi Katou; 伸悦加藤; Michihiro Matsumoto; 道弘松本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-07-14
Filing date: 1995-07-14
Publication date: 1997-02-07

Abstract

(57)【要約】【目的】バイト単位のデータの形式変換を行なわずに
スクランブル処理できるスクランブルデータを発生する
信号発生回路を提供する。【構成】ディジタルデータに加算されるスクランブル
データを出力するスクランブル信号発生回路において、
ｎ個のレジスタ10〜19と、このレジスタの複数の出力が
組合されて入力されるｍ個の１ビット加算回路30〜37
（ｎ≧ｍ：ｎ、ｍは整数）とを設け、この１ビット加算
回路の各出力をｍ個のレジスタ12〜19に入力し、１ビッ
ト加算回路の出力が入力されないｎ−ｍ個のレジスタ1
0、11に、異なるレジスタ18、19の出力を入力し、ｎ個
のレジスタの内のｍ個のレジスタ10〜17の出力をｍビッ
ト分のスクランブルデータとして同時に出力するように
構成する。バイトクロック52の入力に応じてｍビット分
のスクランブル信号が一度に出力され、高速のビットク
ロックを用いることなくスクランブル処理を行なうこと
ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記録再生するディジタ
ルデータのパワースペクトルを分散させたりするために
スクランブル信号を発生するスクランブル回路に関し、
特に、バイト単位でのスクランブル信号の発生を可能に
したものである。

【０００２】

【従来の技術】近年、ディジタル信号の記録再生は、コ
ンピュータ用のフロッピーディスク、ハードディスク、
ＰＣＭ信号を記録再生するコンパクトディスク、ディジ
タルテープレコーダーなど、幅広い分野で行なわれてい
る。

【０００３】これらの記録再生では、記録信号に既知の
スクランブル信号を加えて記録媒体に記録し、再生時に
は、デスクランブルして再生データを得る記録再生方式
が一部に用いられている。これは、記録媒体に特定パタ
ーンの記録信号が連続的に記録されることを防ぐための
措置であり、例えば入力データとして“０”が連続する
場合、それをそのまま記録すると、記録信号が特定のパ
ターンに固定化され、その結果、再生時にクロック情報
の抽出が困難になり、また、記録信号のパワースペクト
ルが特定の周波数に集中し、直流成分等の影響で再生さ
れる波形に歪を生じ、読みとりデータの誤り率が劣化す
るなどの現象が発生する。スクランブル信号を加えるこ
とは、こうした弊害を避けるために行なわれる。

【０００４】このスクランブル信号を発生する従来のス
クランブル信号発生回路は、図３に示すように、ビット
クロック50が入力するごとにデータを１ビットずつシフ
トするシフトレジスタ80と、プリセット信号51が入力す
るとシフトレジスタ80に初期データをセットするプリセ
ット回路81と、シフトレジスタ80から出力されたデータ
とシフトレジスタ80の途中（ｄ１）から取り出したデー
タとを加算する１ビットの加算回路（つまり、排他的論
理和回路）82とを備えており、この加算回路82の出力が
シフトレジスタ80にフィードバックされる。

【０００５】また、シフトレジスタ80の出力83は、１ビ
ットの加算回路84にも入力し、加算回路84は、入力する
シリアルデータ71とシフトレジスタ80から出力されたス
クランブル信号83との排他的論理和を算出し、その結果
をシリアルデータ出力端子72から出力する。

【０００６】なお、ここでは説明を簡略化するため、シ
フトレジスタ80のビット数を１０としている。

【０００７】このスクランブル信号発生回路では、ま
ず、初期データの設定を指令するプリセット信号51が入
力すると、プリセット回路81が、シフトレジスタ80の初
期設定を実行する。この例では、初期設定で“００００
０００００１”の１０ビットのデータがシフトレジスタ
80にセットされる。

【０００８】次に、ビットクロック50が入力すると、シ
フトレジスタ80の中のデータが１ビット右へシフトす
る。このときシフトレジスタ80の左端に新たに入力する
データは加算回路82の出力信号であり、加算回路82には
シフトレジスタ80のｄ０とｄ１とが入力しているので、
この例では、ｄ０＋ｄ１＝１が新しくシフトレジスタ80
に入力することになる。なお、この加算は排他論理和回
路で行なわれる。

【０００９】初期設定時からのシフトレジスタ80の内容
を、ビットクロックの変化毎に見ていくと、次のように
なる。

【００１０】０００００００００１１００００００００００１００００００００００１００００００００００１００００００００００１００００００００００１００００００００００１００００００００００１００００００００００１０１００００００００１１１０００００００００１１０００００００００１１０００００００００１１０００００００００１１０００００００００１１０００００００００１１０００００００００１１０１０００００００１１０１０００００００１１０１０００００００：：このシフトレジスタ80の右端の出力がスクランブル信号
出力83として加算回路84に入力する。加算回路84は、こ
のスクランブル信号発生回路部の出力と、入力するシリ
アルデータ71とを順次加算し、スクランブルされたシリ
アル信号をデータ出力端子72に出力する。この信号が同
期信号と共に記録媒体に記録される。

【００１１】再生時には同期信号でタイミングを合わせ
て、記録時と全く同じスクランブル信号を再度排他論理
加算することにより、スクランブルを解除して、入力デ
ータ71と同じデータを再生することができる。

【００１２】このスクランブル回路は、スクランブル信
号83をビットクロックに合わせてビット単位で出力す
る。そのため、スクランブルを掛けるバイト単位のデー
タについても、シリアルデータの形に換えて、１ビット
ずつ加算回路84に入力する必要がある。

【００１３】そこで、このスクランブル回路の周辺に
は、図４に示すように、入力する８ビットのパラレルデ
ータ53をシリアルデータに変換する並列直列変換器61
と、スクランブル回路62から出力されたシリアル出力72
を８ビットのパラレルデータ54に変換して出力する直列
並列変換器63とが設けられ、この並列直列変換器61及び
直列並列変換器63に、動作クロックとしてバイトクロッ
ク52とビットクロック50とが与えられる。

【００１４】パラレルデータ53にスクランブルを掛ける
場合には、並列直列変換器61が、入力するデータ単位ご
とのバイトクロック52で８ビットのパラレルデータ53を
一旦取り込み、それをビット単位のビットクロック50の
タイミングでシリアルデータ71に変換し、スクランブル
回路62に出力する。

【００１５】スクランブル回路62は、このシリアルデー
タ71に対して、先に説明した手順ででスクランブルを掛
け、それをシリアルデータ72として出力する。直列並列
変換器63は、ビットクロック50に同期して出力されたシ
リアルデータ72を順次内部レジスタに貯め、そのレジス
タのデータが８ビット分まとまると、バイトクロック52
に従ってパラレルデータ54として出力する。

【００１６】

【発明が解決しようとする課題】このように、従来のス
クランブル信号発生回路は、スクランブル信号83を高速
のビットクロック50に従ってビット単位で出力する構成
であるため、スクランブルを掛けようとするデータをシ
リアルデータ71の形に換えて１ビットずつこの回路に与
える必要がある。そのため、この回路が、バイト単位で
処理されることの多い他のブロックとデータの受け渡し
を行なうためには、データの形式を変換する回路が必要
になり、そのため回路規模が大きくなるという問題点が
ある。

【００１７】また、ビットクロック50を用いる場合は、
バイト単位の処理に比較して最低でも８倍の周波数の高
速クロックでの処理が必要になり、それだけ高精度の回
路が要求されるという問題点がある。

【００１８】本発明は、こうした従来の問題点を解決す
るものであり、バイト単位のデータに対して、その形式
変換を行なわずにスクランブル処理を施すことが可能な
スクランブルデータを発生するスクランブル信号発生回
路を提供することを目的としている。

【００１９】

【課題を解決するための手段】そこで、本発明では、デ
ィジタルデータに加算されるスクランブルデータを出力
するスクランブル信号発生回路において、ｎ個のレジス
タと、このレジスタの複数の出力が組合されて入力され
るｍ個の１ビット加算回路（ｎ≧ｍ：ｎ、ｍは整数）と
を設け、この１ビット加算回路の各出力をｍ個のレジス
タに入力し、１ビット加算回路の出力が入力されないｎ
−ｍ個のレジスタに、異なるレジスタの出力を入力し、
ｎ個のレジスタの内のｍ個のレジスタの出力をｍビット
分のスクランブルデータとして同時に出力するように構
成している。

【００２０】

【作用】そのため、ｎ個のレジスタの出力からｍビット
分のスクランブル信号を一度に出力することが可能にな
り、高速のビットクロックを用いることなくスクランブ
ル処理を行なうことができる。

【００２１】

【実施例】本発明の実施例におけるスクランブル信号発
生回路は、図１に示すように、１０個のレジスタ10〜19
を持つ記憶回路１と、論理和回路20と論理積回路21〜29
とを持つプリセット回路２と、８個の１ビット加算回路
30〜37を持つ加算回路３とを備えている。また、記憶回
路１の各レジスタ10〜19にはバイトクロック52が入力
し、また、プリセット回路２の論理和回路20及び論理積
回路21〜29にはプリセット信号51が入力する（但し、論
理積回路21〜29にはプリセット信号が反転して入力す
る）。

【００２２】このスクランブル信号発生回路の周辺に
は、図２に示すように、スクランブル信号発生回路４の
出力を受け入れる加算回路42がある。この加算回路42
は、１ビットの加算回路が８個並列に並んでおり、具体
的には８個のＥＸＯＲゲートで構成される。

【００２３】スクランブル信号発生回路４は、バイトク
ロック52が入力すると、それに同期して８ビットのスク
ランブル信号41を出力する。加算回路42は、この８ビッ
トのスクランブル信号と、入力する８ビットのパラレル
データ53とを、各ビット毎に排他的論理和演算し、各ビ
ットの出力をまとめた８ビットのスクランブルされたデ
ータを出力端子54から出力する。

【００２４】スクランブル信号発生回路４の記憶回路１
における各レジスタ10〜19は、バイトクロック52の入力
に応じて、保持しているデータを出力する。ここでレジ
スタ10の出力するデータをｄ０、レジスタ11の出力する
データをｄ１、レジスタ12の出力するデータをｄ２、
‥、レジスタ19の出力するデータをｄ９とすると、加算
回路42には、この内のｄ０からｄ７までのデータが８ビ
ットのスクランブル信号41として出力される。また、各
レジスタ10〜19の出力は、図１に示すように、スクラン
ブル信号発生回路の加算回路３またはプリセット回路２
の一部にフィードバックされる。即ち、レジスタ10の出
力ｄ０は加算回路３の１ビット加算回路30に、レジスタ
11の出力ｄ１は加算回路３の１ビット加算回路30と31
に、‥、レジスタ18の出力ｄ８は加算回路３の１ビット
加算回路37とプリセット回路２の論理和回路20に、レジ
スタ19の出力ｄ９はプリセット回路２の論理積回路21に
それぞれ入力する。

【００２５】各レジスタ10〜19の出力のフィードバック
先をこのように規定することにより、８個のレジスタ10
〜17の出力は、従来のスクランブル信号発生回路（図
３）のシフトレジスタ80から８ビットクロックに渡って
連続して出力されるスクランブル信号83と同じになる。

【００２６】この点について、さらに詳しく説明する。
図３のスクランブル信号発生回路は、ビット数（ｎ）が
１０のシフトレジスタ80の第１０番目のレジスタの出力
値と第９番目のレジスタの出力値との加算値（排他的論
理和）をシフトレジスタ80にフィードバックし（これ
は、一般的にＸⁿ＋Ｘ^n-1をフィードバックするシフトレ
ジスタと表すことができる）、このシフトレジスタ80か
らの出力をスクランブル信号83として出力する構成であ
るから、ある時点でシフトレジスタ80に記憶されている
データを順にｄ９、ｄ８、‥、ｄ１、ｄ０とすると、ス
クランブル信号出力83は、ビットクロックが入力するご
とに、次のように変化することになる。

【００２７】０ｄ０１ｄ１２ｄ２３ｄ３４ｄ４５ｄ５６ｄ６７ｄ７８ｄ８９ｄ９１０ｄ０＋ｄ１１１ｄ１＋ｄ２１２ｄ２＋ｄ３１３ｄ３＋ｄ４１４ｄ４＋ｄ５１５ｄ５＋ｄ６１６ｄ６＋ｄ７１７ｄ７＋ｄ８１８ｄ８＋ｄ９１９ｄ９＋ｄ０＋ｄ１２０ｄ０＋ｄ１＋ｄ１＋ｄ２２１ｄ１＋ｄ２＋ｄ２＋ｄ３：：このように、ある時点でのシフトレジスタ80の内容が分
かると、その後のスクランブル信号出力83は原理的に計
算できる。

【００２８】この計算を最少の回路で行なっているの
が、図１の回路である。この回路にプリセット信号51が
入力すると、プリセット回路２の論理和回路20からは１
が、また、その他の論理積回路21〜29からは０が出力さ
れ、“０００００００００１”に相当する初期データが
記憶回路１のレジスタ10〜19に記憶される。この初期デ
ータの設定は、従来のスクランブル信号発生回路におけ
るシフトレジスタ80への初期データ設定と同じである。
なお、プリセット回路２の論理和回路は、初期データと
して１を設定するレジスタ10〜19に対応させて配置す
る。例えば、初期データを“００００００００１０”と
する場合には、プリセット回路２の論理和回路20と論理
積回路21との位置を入替える。

【００２９】記憶回路１のレジスタ10〜19に記憶された
データは、バイトクロック52の入力により出力される。
ある時点での各レジスタ10〜19の出力をｄ０〜ｄ９とす
ると、この内の８ビット分のｄ０〜ｄ７がスクランブル
データ41として加算回路42に出力され、また、各レジス
タ10〜19の出力ｄ０〜ｄ９がフィードバックされてスク
ランブル信号発生回路の加算回路３とプリセット回路２
の一部とに入力する。その結果、記憶回路１のレジスタ
10には次のデータとしてｄ８がセットされ、同様に、レ
ジスタ11にはｄ９が、レジスタ12にはｄ０＋ｄ１が、レ
ジスタ13にはｄ１＋ｄ２が、‥、レジスタ17にはｄ５＋
ｄ６が、レジスタ18にはｄ６＋ｄ７が、レジスタ19には
ｄ７＋ｄ８がそれぞれセットされる。そして、次のバイ
トクロック52が入力すると、レジスタ10〜17にセットさ
れたｄ８、ｄ９、ｄ０＋ｄ１、‥、ｄ５＋ｄ６が８ビッ
ト分のスクランブルデータとして出力され、また、各レ
ジスタ10〜19の出力がスクランブル信号発生回路の加算
回路３及びプリセット回路２の一部にフィードバックさ
れる。

【００３０】そのため、例えば、レジスタ13に注目する
と、レジスタ11から出力されたｄ９と、レジスタ12から
出力されたｄ０＋ｄ１とを加算したｄ９＋ｄ０＋ｄ１の
排他的論理和が次の出力データとしてセットされること
になる。他のレジスタでも同様のセットが行なわれ、次
のバイトクロックの入力により、レジスタ10〜17から、
８ビット分のスクランブルデータとして、ｄ６＋ｄ７、
ｄ７＋ｄ８、ｄ８＋ｄ９、ｄ９＋ｄ０＋ｄ１、ｄ０＋ｄ
１＋ｄ１＋ｄ２、‥、ｄ３＋ｄ４＋ｄ４＋ｄ５が出力さ
れる。

【００３１】実施例のスクランブル信号発生回路は、こ
うした処理を繰り返すことにより、従来のシフトレジス
タがビットクロック50を８回変化させて計算していた８
ビット分のスクランブルデータを、バイトクロックの変
化時に一度に計算して出力することができる。

【００３２】このように、実施例のスクランブル信号発
生回路は、並列直列変換器や直列並列変換器を併用する
ことなくスクランブル処理を実現できるので、トータル
で見た回路規模は従来のもの（図４）に比べて小さくな
る。また、８ビット単位で処理することができるので、
スクランブル処理をマイコン等のソフトウエアで実現す
る場合にも、本発明のスクランブル信号発生回路のアル
ゴリズムを使用することで、処理のステップ数を削減す
ることが可能となる。

【００３３】実施例では、記憶回路１のレジスタ10〜19
の数ｎ＝１０、加算回路３の１ビット加算回路30〜37の
数ｍ＝８の場合について説明しているが、ｎ、ｍの値は
この数に限定されない。この１ビット加算回路の数ｍ
は、出力するスクランブル信号のビット数と同数に設定
する。そして、各１ビット加算回路には、シフトレジス
タ80においてフィードバックされる加算値に対応するレ
ジスタ10〜19の出力を入力し、また、各１ビット加算回
路の出力は、記憶回路１の順番が後ろに位置するｍ個の
レジスタに入力する。

【００３４】記憶回路１の順番が前にあるｎ−ｍ個のレ
ジスタには、記憶回路１の順番が後ろにあるｎ−ｍ個の
レジスタの出力をそのまま入力する。これは、前の回の
スクランブル信号の出力に際して、出力されなかった信
号を次の回で上位の順序で出力するためである。そし
て、記憶回路１の順番が前にあるｍ個のレジスタの出力
をｍビット分のスクランブル信号として同時に出力す
る。

【００３５】ｎ、ｍの値を変える場合は、こうした考え
方に沿って回路構成を変更する。例えば、ｎ＝１５、ｍ
＝８の場合には、図１における論理積回路21及びレジス
タ11から成る回路部分を５個分追加した形の回路にな
る。また、ｎ＝８、ｍ＝８の場合には、図１における、
論理和回路20及びレジスタ10、論理積回路21及びレジス
タ11を削除した形の回路になる。また、ｎ＝１０、ｍ＝
４の場合、つまり４ビット単位のスクランブル信号を出
力する場合には、加算回路３の１ビット加算回路を34〜
37の４個だけに減らし、これらの１ビット加算回路34〜
37にはレジスタ10〜13の出力を組合せて入力し、プリセ
ット回路２の論理和回路20及び論理積回路21〜25にはレ
ジスタ14〜19の出力を入力する。そして、スクランブル
出力を記憶回路１のレジスタ10〜13から取り出す。

【００３６】また、このスクランブル信号発生回路は、
加算回路３の１ビット加算回路への入力を代えることに
より、Ｘⁿ＋Ｘ^n-1以外のフィードバックを行なうシフト
レジスタに対応するスクランブル信号を並列的に発生す
ることができる。

【００３７】

【発明の効果】以上の実施例の説明から明らかなよう
に、本発明のスクランブル信号発生回路は、８ビットや
４ビット単位のスクランブルデータを発生することがで
きる。そのため、他のブロックから出力されることの多
い８ビットや４ビット単位のデータに対して、形式の変
換を行なわずに、そのままの形でスクランブルを掛ける
ことができる。その結果、データの形式変換の回路が不
要になり、全体としての回路規模を小さくすることがで
きる。

【００３８】また、このスクランブル処理は、ビットク
ロックに比べて、遥かに低速で処理することができ、回
路構成に厳しい精度が要求されない。

【図面の簡単な説明】

【図１】本発明の実施例におけるスクランブル信号発生
回路の概略図、

【図２】実施例のスクランブル信号発生回路を用いたス
クランブル処理回路のブロック図、

【図３】従来のスクランブル信号発生回路の概略図、

【図４】従来のスクランブル信号発生回路を用いたスク
ランブル処理回路のブロック図である。

【符号の説明】

１記憶回路２、81 プリセット回路３、42、82、84 加算回路４、62 スクランブル信号発生回路 10〜19 レジスタ 20 論理和回路 21〜29 論理積回路 30〜37 １ビット加算回路 41、83 スクランブル信号出力 50 ビットクロック入力 51 プリセット信号入力 52 バイトクロック入力 53 パラレルデータ入力 54 パラレルデータ出力 61 並列直列変換回路 63 直列並列変換回路 71 シリアルデータ入力 72 シリアルデータ出力 80 シフトレジスタ

Claims

【特許請求の範囲】

【請求項１】ディジタルデータに加算されるスクラン
ブルデータを出力するスクランブル信号発生回路におい
て、ｎ個のレジスタと、前記レジスタの複数の出力が組合さ
れて入力されるｍ個の１ビット加算回路（ｎ≧ｍ：ｎ、
ｍは整数）とを備え、前記１ビット加算回路の各出力がｍ個の前記レジスタに
入力され、１ビット加算回路の出力が入力されないｎ−
ｍ個の前記レジスタに、異なる前記レジスタの出力が入
力され、前記ｎ個のレジスタの内のｍ個のレジスタの出
力がｍビット分のスクランブルデータとして同時に出力
されることを特徴とするスクランブル信号発生回路。