JPS62252575A - デイジタルデ−タの記録再生装置 - Google Patents
デイジタルデ−タの記録再生装置Info
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- JPS62252575A JPS62252575A JP61095370A JP9537086A JPS62252575A JP S62252575 A JPS62252575 A JP S62252575A JP 61095370 A JP61095370 A JP 61095370A JP 9537086 A JP9537086 A JP 9537086A JP S62252575 A JPS62252575 A JP S62252575A
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- parallel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタルデータの記録再生装置に関するも
のである。
のである。
従来の技術
従来のディジタルデータの記録再生装置の例としては、
Ｖ系列によって乱数化されたＮＲＺ方式の磁気記録再生
装置があげられる。この従来例における記録装置のブロ
ック図を第４図に示す。同図において、４１は並列デー
タの入力端子、４２は記録ビットレートに等しい周波数
のクロック（以下、ビットクロックという）の入力端子
、４３は直列変換されたデータとＭ系列をビットごとに
２を法として加える回路、４４はｎビットを１ワードと
する並列データを直列データに変換する回路、４６は、
ピットクロックに同期してビット単位で乱数を発生させ
る乱数発生器、４６は記録回路、４７は記録ヘッドを表
わす。
Ｖ系列によって乱数化されたＮＲＺ方式の磁気記録再生
装置があげられる。この従来例における記録装置のブロ
ック図を第４図に示す。同図において、４１は並列デー
タの入力端子、４２は記録ビットレートに等しい周波数
のクロック（以下、ビットクロックという）の入力端子
、４３は直列変換されたデータとＭ系列をビットごとに
２を法として加える回路、４４はｎビットを１ワードと
する並列データを直列データに変換する回路、４６は、
ピットクロックに同期してビット単位で乱数を発生させ
る乱数発生器、４６は記録回路、４７は記録ヘッドを表
わす。
入力端子４１に入力されたｎビット並列データは、並直
列変換器４４に加えられ１ピット単位の直列データに変
換された後、２を法とする加算器４３において、乱数発
生器４６で発生した乱数列と加算され、記録回路４６お
よび記録ヘッド４７を通してＮＲＺ方式で記録される。
列変換器４４に加えられ１ピット単位の直列データに変
換された後、２を法とする加算器４３において、乱数発
生器４６で発生した乱数列と加算され、記録回路４６お
よび記録ヘッド４７を通してＮＲＺ方式で記録される。
このとき、乱数発生器４６は、一般に線形帰還シフトレ
ジスタ回路によって構成され、その発生する乱数列はＭ
系列と呼ばれる系列である。
ジスタ回路によって構成され、その発生する乱数列はＭ
系列と呼ばれる系列である。
第５図に、１ワードを構成するピット数ｎを４とし、原
始多項式としてＨ（ｘ）＝ｘ’＋ ｘ＋ １を用いた時
のＭ系列を発生する乱数発生回路の例を示す。同図で６
１はピットクロックの入力端子６２〜６６は、Ｄフリッ
プフロップ、６６はＫｘ−ＯＲゲート、６７は直列出力
端子である。ピットクロックに同期して、フリップフロ
ップ５３〜６６の値は、各々右へ１つシフトし、フリッ
プフロップ５２の値はＥｘ−ＯＲゲート６６によって帰
還される値になる。従って今、各フリップフロップの初
期値を右側から０．０，０．１とすると、これ以後のピ
ットクロックに同期して出力端子５７に得られる系列は
、 ０．０，０，１．０．０，１．１．０，１．０，１．１
．１ ＋１；”という周期１６のＭ系列である。
始多項式としてＨ（ｘ）＝ｘ’＋ ｘ＋ １を用いた時
のＭ系列を発生する乱数発生回路の例を示す。同図で６
１はピットクロックの入力端子６２〜６６は、Ｄフリッ
プフロップ、６６はＫｘ−ＯＲゲート、６７は直列出力
端子である。ピットクロックに同期して、フリップフロ
ップ５３〜６６の値は、各々右へ１つシフトし、フリッ
プフロップ５２の値はＥｘ−ＯＲゲート６６によって帰
還される値になる。従って今、各フリップフロップの初
期値を右側から０．０，０．１とすると、これ以後のピ
ットクロックに同期して出力端子５７に得られる系列は
、 ０．０，０，１．０．０，１．１．０，１．０，１．１
．１ ＋１；”という周期１６のＭ系列である。
また、この従来例の２を法とする加算器４３は１つのＥ
ｚ−ＯＲゲートによって構成される。
ｚ−ＯＲゲートによって構成される。
以上に述べたように、この従来例の記録装置では、乱数
発生器４６および加算器４３がピットクロックだ同期し
て動作するため、高速素子を用いて回路を構成する必要
がある。
発生器４６および加算器４３がピットクロックだ同期し
て動作するため、高速素子を用いて回路を構成する必要
がある。
次に、この従来例における再生装置のブロック図を第６
図に示す。同図で６１は、再生ヘッド、６２は再生回路
、６３は直並列変換器、６４は２を法とする加算器、ｅ
５は乱数発生器、６６は再生データの並列出力端子であ
る。
図に示す。同図で６１は、再生ヘッド、６２は再生回路
、６３は直並列変換器、６４は２を法とする加算器、ｅ
５は乱数発生器、６６は再生データの並列出力端子であ
る。
再生ヘッド６１で再生された信号は、再生回路６２で、
クロック再生、二値化、ビット同期、ワード同期がとら
れ、直列に加算器６４に加えられる。一方、再生回路６
２で再生されたピットクロッククに同期して動作する乱
数発生器６６は、再生されたアドレス情報に従って記録
時と同じＭ系列を発生し、これを加算器６４に送る。加
算器６４においては、再生されたデータとＭ系列の２を
法とする加算をピットごとに行ない、記録側において、
乱数化される前のデータと同じデータが得られる。この
データを直並列変換器６３に送り、ｎビットを１ワード
とする再生データが端子６６に得られる。
クロック再生、二値化、ビット同期、ワード同期がとら
れ、直列に加算器６４に加えられる。一方、再生回路６
２で再生されたピットクロッククに同期して動作する乱
数発生器６６は、再生されたアドレス情報に従って記録
時と同じＭ系列を発生し、これを加算器６４に送る。加
算器６４においては、再生されたデータとＭ系列の２を
法とする加算をピットごとに行ない、記録側において、
乱数化される前のデータと同じデータが得られる。この
データを直並列変換器６３に送り、ｎビットを１ワード
とする再生データが端子６６に得られる。
従って、この従来例では再生装置においても、乱数発生
器６６および加算器６４が再生ピットクロックに同期し
て動作する必要があシ、ディジタルＶＴＲ等の高ビット
レートの記録再生を行なう装置では、ＫＣＬ等の高速素
子を用いる必要がある。
器６６および加算器６４が再生ピットクロックに同期し
て動作する必要があシ、ディジタルＶＴＲ等の高ビット
レートの記録再生を行なう装置では、ＫＣＬ等の高速素
子を用いる必要がある。
発明が解決しようとする問題点
上記のような構成では、記録ビットレートが上がった場
合、ピットクロックに同期して動作する回路３３，３４
．３５に高速で動作する回路が必要となり、これらの回
路を構成する素子にも、ＥＣＬ等の高速素子が必要にな
る。この高速素子は、一般に高価でありまた、消費電力
が大きい。
合、ピットクロックに同期して動作する回路３３，３４
．３５に高速で動作する回路が必要となり、これらの回
路を構成する素子にも、ＥＣＬ等の高速素子が必要にな
る。この高速素子は、一般に高価でありまた、消費電力
が大きい。
従って、上記のような構成では、装置が高価となシ消費
電力が大きくなるという欠点があった。
電力が大きくなるという欠点があった。
本発明はかかる点に鑑み、乱数化されたディジタルデー
タの記録再生を、高ビットレートにおいて低速素子を用
いて行ない得るディジタルデータの記録再生装置を提供
することを目的とする。
タの記録再生を、高ビットレートにおいて低速素子を用
いて行ない得るディジタルデータの記録再生装置を提供
することを目的とする。
問題点を解決するだめの手段
本発明は、乱数データを、ワード単位で発生する乱数発
生器および、箭記乱数発生器で発生した乱数データとデ
ータワードを並列に加算する回路を有し、並列に乱数化
されたデータワードを並直列変換して記録、再生するこ
とを特徴とするディジタルデータの記録再生装置である
。
生器および、箭記乱数発生器で発生した乱数データとデ
ータワードを並列に加算する回路を有し、並列に乱数化
されたデータワードを並直列変換して記録、再生するこ
とを特徴とするディジタルデータの記録再生装置である
。
作用
本発明によれば記録時には並直列変換を行なう前のデー
タワードに、並列に発生させた乱数データを加算するこ
とにより、加算器および乱数発生器は、ピットクロック
の周波数のｎ分の１（ｎは１ワードを構成するビット数
とする）の周波数を持つクロック（以下これをワードク
ロックという）に同期して動作すれば良く、従来例のよ
うな高速素子を必要としない。
タワードに、並列に発生させた乱数データを加算するこ
とにより、加算器および乱数発生器は、ピットクロック
の周波数のｎ分の１（ｎは１ワードを構成するビット数
とする）の周波数を持つクロック（以下これをワードク
ロックという）に同期して動作すれば良く、従来例のよ
うな高速素子を必要としない。
また、再生時には、直並列変換を行なった後の再生デー
タワードに、並列に発生させた乱数データを加算するこ
とにより、記録時と同様に低速素子の使用が可能となる
、 従って、本発明によれば、従来例に較べてより高い記録
ビットレートによる記録再生をより低速の素子を用いて
実現することができる。
タワードに、並列に発生させた乱数データを加算するこ
とにより、記録時と同様に低速素子の使用が可能となる
、 従って、本発明によれば、従来例に較べてより高い記録
ビットレートによる記録再生をより低速の素子を用いて
実現することができる。
実施例
以下に、本発明の一実施例として、ディジタルＶＴＲ等
の、ディジクルデータの磁気記録再生装置の例をあげて
説明する。
の、ディジクルデータの磁気記録再生装置の例をあげて
説明する。
第１図は本実施例における記録装置のブロック図である
。同図で、１１は並列データの入力端子、１２はワード
クロックの入力端子、１３はワードクロックに同期して
１ワ一ド単位の乱数を発生する乱数発生器、１４は乱数
発生器１３で発生した乱数と、データワードを加算する
加算器、１５は乱数化されたデータワードを１ビツトず
つの直列データに変換する並直列変換器、１６は記録回
路、１７は記録ヘッドを表わす。
。同図で、１１は並列データの入力端子、１２はワード
クロックの入力端子、１３はワードクロックに同期して
１ワ一ド単位の乱数を発生する乱数発生器、１４は乱数
発生器１３で発生した乱数と、データワードを加算する
加算器、１５は乱数化されたデータワードを１ビツトず
つの直列データに変換する並直列変換器、１６は記録回
路、１７は記録ヘッドを表わす。
入力端子１１に入力された並列データは、乱数発生器１
３によって並列に発生した乱数と、加算器１４において
並列に加算され、乱数化された後に、並直列変換器１６
によって直列データに変換され、記録回路１６、記録ヘ
ッド１７を通して記録される。
３によって並列に発生した乱数と、加算器１４において
並列に加算され、乱数化された後に、並直列変換器１６
によって直列データに変換され、記録回路１６、記録ヘ
ッド１７を通して記録される。
ここで、１ワードを構成するビット数ｎを４とし、乱数
列として従来例と同様の証系列を発生する回路を乱数発
生器の例としてあげる。
列として従来例と同様の証系列を発生する回路を乱数発
生器の例としてあげる。
第２図は、本実施例において、前述のＭ系列をワードク
ロックに同期して発生する乱数発生器の一例を示す回路
図である。同図で、２１ｏはワードクロックの入力端子
、２１〜２４は、Ｄ−フリップフロップ、２５〜２９は
ＩＥ！ ＯＲゲート、２１１〜２１４は、並列出力端
子である。この回路では、４ビツトフリツプフロツプ２
１〜２４の出力が！！−ＯＲゲート２ｇ〜２９より成る
帰還回路を通して、各フリップフロップ２１〜２４に帰
還されており、端子２１０より供給されるワードクロッ
クに同期して、４ビツトを１ワードとするＭ系列が端子
２１１〜２１４に得られる。前述の従来例と同様に、各
７リツプフロツプの初期値を上から順に０．０，０．１
とすると、ワードクロックに同期して出力端子に得られ
る系列は、となり、前述の従来例と同一のＭ系列が、４
ビツトずつ区切った形で得られる。また２を法とする加
算器１４は４つのＥｘ−ＯＲゲートを用いて乱数とデー
タワードの各対応するビットを加算することで得られる
。このようにして、乱数発生器１３および加算器１４を
構成することにより、乱数発生器１３および加算器１４
を構成する素子は。
ロックに同期して発生する乱数発生器の一例を示す回路
図である。同図で、２１ｏはワードクロックの入力端子
、２１〜２４は、Ｄ−フリップフロップ、２５〜２９は
ＩＥ！ ＯＲゲート、２１１〜２１４は、並列出力端
子である。この回路では、４ビツトフリツプフロツプ２
１〜２４の出力が！！−ＯＲゲート２ｇ〜２９より成る
帰還回路を通して、各フリップフロップ２１〜２４に帰
還されており、端子２１０より供給されるワードクロッ
クに同期して、４ビツトを１ワードとするＭ系列が端子
２１１〜２１４に得られる。前述の従来例と同様に、各
７リツプフロツプの初期値を上から順に０．０，０．１
とすると、ワードクロックに同期して出力端子に得られ
る系列は、となり、前述の従来例と同一のＭ系列が、４
ビツトずつ区切った形で得られる。また２を法とする加
算器１４は４つのＥｘ−ＯＲゲートを用いて乱数とデー
タワードの各対応するビットを加算することで得られる
。このようにして、乱数発生器１３および加算器１４を
構成することにより、乱数発生器１３および加算器１４
を構成する素子は。
ビットクロックの周波数の４分の１の周波数を持つワー
ドクロックにおいて動作する低速の素子が使えることに
なる。
ドクロックにおいて動作する低速の素子が使えることに
なる。
次に、本実施例における再生装置のブロック図を第３図
に示す。同図で、３１は再生ヘッド、３２は再生回路、
３３は直並列変換器、３４は並列加算器、３５は並列乱
数発生器、３６は出力端子である。再生ヘッド３１で再
生された信号は、再生回路３２によって、クロック再生
、二値化、ビット同期、ワード同期が行なわれた後、直
並列変換器３３でｎビットごとの乱数化されたデータワ
ードとなる。一方、乱数発生器３６は再生されたアドレ
ス情報に従ってｎビットづつ並列に乱数を発生する。こ
れらの乱数化されたデータワードと、乱数を並列加算器
３４で加算し、もとの乱数化される前のデータワードが
端子３６に得られるＯこのように、再生回路においても
、乱数発生器３６および加算器３４はワードクロックに
同期して動作するため、低速の素子を用いて構成するこ
とができる。
に示す。同図で、３１は再生ヘッド、３２は再生回路、
３３は直並列変換器、３４は並列加算器、３５は並列乱
数発生器、３６は出力端子である。再生ヘッド３１で再
生された信号は、再生回路３２によって、クロック再生
、二値化、ビット同期、ワード同期が行なわれた後、直
並列変換器３３でｎビットごとの乱数化されたデータワ
ードとなる。一方、乱数発生器３６は再生されたアドレ
ス情報に従ってｎビットづつ並列に乱数を発生する。こ
れらの乱数化されたデータワードと、乱数を並列加算器
３４で加算し、もとの乱数化される前のデータワードが
端子３６に得られるＯこのように、再生回路においても
、乱数発生器３６および加算器３４はワードクロックに
同期して動作するため、低速の素子を用いて構成するこ
とができる。
なお、本実施例では、記録再生装置を磁気記録再生装置
としたが、必ずしも磁気媒体である必要はない。またワ
ード長ｎは本実施例では４ビツトとしたが、これに限定
されるものではなく、例えば１ワード８ビツトなど任意
である。
としたが、必ずしも磁気媒体である必要はない。またワ
ード長ｎは本実施例では４ビツトとしたが、これに限定
されるものではなく、例えば１ワード８ビツトなど任意
である。
発明の詳細
な説明したように、本発明によれば、高ビットレートの
記録再生装置において、低速素子を用いて構成する回路
部分を多くし、高速素子を用いる回路部分を減らすこと
ができ、高ビットレートによる記録再生を低速素子を用
いて実現することが可能となる。また、高速素子を用い
ないため、装置のコストおよび消費電力の低減も可能と
なる。
記録再生装置において、低速素子を用いて構成する回路
部分を多くし、高速素子を用いる回路部分を減らすこと
ができ、高ビットレートによる記録再生を低速素子を用
いて実現することが可能となる。また、高速素子を用い
ないため、装置のコストおよび消費電力の低減も可能と
なる。
第１図は本発明の一実施例におけるディジタルデータの
記録装置のブロック図、第２図は上記実施例における乱
数発生器の一例を示す回路図、第３図は、本発明の一実
施例におけるディジタルデータの再生装置のブロック図
、第４図は従来のディジタルデータの記鍮装置のブロッ
ク図、第５図は、上記従来例における乱数発生器の一例
を示す回路図、第６図は従来のディジタルデータの再生
装置のブロック図である。 １４・・・・・・並列加算器、１３・・・・・・ワード
単位の乱数発生器、２１〜２４・・・・・・Ｄ−フリッ
プ７０ツブ、２６〜２９・・・・・・Ｔ！、ｘ−ＯＲゲ
ート、３４・・・・・・並列加算器、３６・・・・・・
ワード単位の乱数発生器、４３・・・・・・直列加算器
、４６・・・・・・ビット単位の乱数発生器、６２〜６
６・・・・・・Ｄ−７リツプ７０ツブ、５６・・・・・
・Ｅ！−ＯＲゲート。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第 ３ 図 第５図
記録装置のブロック図、第２図は上記実施例における乱
数発生器の一例を示す回路図、第３図は、本発明の一実
施例におけるディジタルデータの再生装置のブロック図
、第４図は従来のディジタルデータの記鍮装置のブロッ
ク図、第５図は、上記従来例における乱数発生器の一例
を示す回路図、第６図は従来のディジタルデータの再生
装置のブロック図である。 １４・・・・・・並列加算器、１３・・・・・・ワード
単位の乱数発生器、２１〜２４・・・・・・Ｄ−フリッ
プ７０ツブ、２６〜２９・・・・・・Ｔ！、ｘ−ＯＲゲ
ート、３４・・・・・・並列加算器、３６・・・・・・
ワード単位の乱数発生器、４３・・・・・・直列加算器
、４６・・・・・・ビット単位の乱数発生器、６２〜６
６・・・・・・Ｄ−７リツプ７０ツブ、５６・・・・・
・Ｅ！−ＯＲゲート。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第 ３ 図 第５図
Claims (1)
- ワード単位で並列に乱数を発生する乱数発生器と、この
乱数発生器により発生した乱数とデータワードを並列に
加える加算器を有するディジタルデータの記録再生装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61095370A JPS62252575A (ja) | 1986-04-24 | 1986-04-24 | デイジタルデ−タの記録再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61095370A JPS62252575A (ja) | 1986-04-24 | 1986-04-24 | デイジタルデ−タの記録再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62252575A true JPS62252575A (ja) | 1987-11-04 |
Family
ID=14135741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61095370A Pending JPS62252575A (ja) | 1986-04-24 | 1986-04-24 | デイジタルデ−タの記録再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62252575A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63273272A (ja) * | 1987-05-01 | 1988-11-10 | Canon Inc | 変復調システム、変調装置および復調装置 |
| JPH06195887A (ja) * | 1992-10-13 | 1994-07-15 | Nec Corp | 記録符号変調装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413732A (en) * | 1977-07-01 | 1979-02-01 | Canon Inc | Light source device |
| JPS5612120A (en) * | 1979-07-12 | 1981-02-06 | Sony Corp | Generating method for m sequence |
-
1986
- 1986-04-24 JP JP61095370A patent/JPS62252575A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413732A (en) * | 1977-07-01 | 1979-02-01 | Canon Inc | Light source device |
| JPS5612120A (en) * | 1979-07-12 | 1981-02-06 | Sony Corp | Generating method for m sequence |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63273272A (ja) * | 1987-05-01 | 1988-11-10 | Canon Inc | 変復調システム、変調装置および復調装置 |
| JPH06195887A (ja) * | 1992-10-13 | 1994-07-15 | Nec Corp | 記録符号変調装置 |
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