JPH0944374A - プログラム・デバッグ装置 - Google Patents

Abstract

(57)【要約】 【課題】 実行前ブレークと実行後ブレークとを混在さ
せたり動的に切り替えたりすることを可能とし、処理効
率を向上させることのできるプログラム・デバッグ装置
を提供する。 【解決手段】 実行前ブレークのビット１２と実行後ブ
レークのビット１３とを付加したプリフェッチ・バッフ
ァ１１を内在するＣＰＵ１０と、所定のイベントを検出
してブレーク信号を出力するイベント検出器２０と、Ｃ
ＰＵ１０の出力を記憶するメモリ３０とを備え、前記イ
ベント検出器２０が、実行前ブレークと実行後ブレーク
のいずれを行うかを設定するブレーク情報を記憶する第
１のレジスタ２１と、前記ＣＰＵ１０からメモリ３０へ
のアクセス内容を記憶する第２のレジスタ２２と、前記
第１のレジスタの記憶内容と第２のレジスタの記憶内容
とを比較して一致した場合にブレーク信号を出力する比
較器２３とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータプログラ
ムのデバッグを行うプログラム・デバッグ装置に関し、
特に所定のイベントの実行前及び実行後に任意にプログ
ラムの実行を停止させるブレーク機能を設けたプログラ
ム・デバッグ装置に関する。

【０００２】

【従来の技術】コンピュータプログラムのエラーを発見
し取り除くため、プログラムのデバッグが行われる。こ
のプログラムのデバッグを行うには、動作中のプログラ
ムを所定の条件で停止させるプログラム・デバッグ装置
が用いられる。

【０００３】従来、この種のプログラム・デバッグ装置
は、プログラムの所定のイベントを実行する直前に該プ
ログラムの動作を停止する実行前ブレークと、所定のイ
ベントを実行した直後に該プログラムの動作を停止する
実行後ブレークとを設定することができる。

【０００４】図６に従来のプログラム・デバッグ装置の
構成例を示す。図示のように、従来のプログラム・デバ
ッグ装置は、実行前ブレークのビット６２を付加したプ
リフェッチ・バッファ６１を内在するＣＰＵ６０と、プ
ログラムを停止させる条件として設定されたイベントを
検出してブレーク信号を出力するイベント検出器７０と
を備える。イベント検出器７０は、プログラムを停止す
る条件であるイベントのアドレス条件、ステータス条件
及びデータ条件を記憶するレジスタ７１と、ＣＰＵ６０
がメモリ８０にアクセスするためのアドレス・バス９
１、ステータス９２及びデータ・バス９３の内容をＣＰ
Ｕ６０から供給されるバスストローブ信号に応答して記
憶するレジスタ７２と、レジスタ７１の記憶内容とレジ
スタ７２の記憶内容とを比較して一致した場合にブレー
ク信号を出力する比較器７３とを備える。

【０００５】次に、図７ないし図９のフローチャートを
参照して、上記従来のプログラム・デバッグ装置の動作
を説明する。まず、ブレーク条件とするイベントのアド
レス条件、ステータス条件及びデータ条件を、あらかじ
めレジスタ７１に記憶させておく。そして、当該ブレー
ク条件であるイベントを実行する前にブレークするの
か、または実行した後にブレークするのかを選択する。

【０００６】図７は、プログラムを停止するタイミング
として実行前ブレークを選択した場合において、ブレー
ク条件となるイベントを実行する命令フェッチをプリフ
ェッチ・バッファ６１に格納する処理の流れを示すフロ
ーチャートである。実行前ブレークを選択した場合にお
いて、命令フェッチがプリフェッチ・バッファ６１に格
納されるタイミングで、イベント検出器７０内のレジス
タ７１にあらかじめ設定されているアドレス条件と命令
フェッチのアドレスとを比較する（ステップ７０１）。
レジスタ７１のアドレス条件と命令フェッチのアドレス
とが一致する場合、プリフェッチ・バッファ６１の実行
前ブレークのビット６２を有効にして命令フェッチをプ
リフェッチ・バッファ６１に格納する（ステップ７０
２）。一方、レジスタ７１のアドレス条件と命令フェッ
チのアドレスとが一致しない場合は、実行前ブレークの
ビット６２を有効とせずに命令フェッチをプリフェッチ
バッファ６１に格納する（ステップ７０３）。

【０００７】図８は、ブレーク条件である命令フェッチ
が実行される直前の処理の流れを示すフローチャートで
ある。ＣＰＵ６０は、プリフェッチ・バッファ６１に格
納した命令フェッチを実行する直前に、当該命令フェッ
チに対応する実行前ブレークのビット６２が有効となっ
ているかどうか調べる（ステップ８０１）。当該実行前
ブレークのビット６２が有効である場合は、イベント検
出器７０のレジスタ７１にあらかじめ設定されているブ
レーク条件とレジスタ７２の内容とを比較器７３で比較
する（ステップ８０２）。レジスタ７１のブレーク条件
とレジスタ７２の内容とが一致する時は、比較器７３が
ブレーク信号を出力してプログラムを停止させる（ステ
ップ８０３）。レジスタ７１のブレーク条件とレジスタ
７２の内容とが一致しない時は、プログラムを停止させ
ずに、当該命令フェッチを実行する（ステップ８０
２）。また、実行前ブレークのビット６２が有効でない
場合もプログラムを停止させずに当該命令フェッチを実
行する（ステップ８０１）。

【０００８】図９は、プログラムを停止するタイミング
として実行前ブレークを選択した場合において、ブレー
ク条件である命令フェッチの実行時の処理の流れを示す
フローチャートである。ＣＰＵ６０は、命令フェッチが
実行された際に、イベント検出器７０のレジスタ７１に
あらかじめ設定されているブレーク条件とレジスタ７２
の内容とを比較器７３で比較する（ステップ９０１）。
レジスタ７１のブレーク条件とレジスタ７２の内容とが
一致する時は、比較器７３がブレーク信号を出力してプ
ログラムを停止させる（ステップ９０２）。レジスタ７
１のブレーク条件とレジスタ７２の内容とが一致しない
時は、プログラムを停止させずに、次の命令フェッチの
実行に移る（ステップ９０１）。

【０００９】以上のような処理により、従来のプログラ
ム・デバッグ装置は、実行前ブレークと実行後ブレーク
を実現する。そして、ある処理を実行する前にプログラ
ムをブレークさせ、条件の設定を変更して再実行させた
い場合には実行前ブレークを選択する。また、ある処理
が終了した時のプログラムの状態やＣＰＵやメモリの状
態を確認したい場合には実行後ブレークを選択する。

【００１０】上述した従来のプログラム・デバッグ装置
は、プログラムを実行する前に、あらかじめ所定のイベ
ントの実行前にプログラムをブレークするか実行後にブ
レークするかを選択し、イベント検出器７０及びＣＰＵ
６０のプリフェッチ・バッファ６１を設定しておかなけ
ればならない。このため、実行前ブレークか実行後ブレ
ークの混在した設定をすることができなかった。また、
目的に応じて実行前ブレークと、実行後ブレークを動的
に切替えることもできなかった。

【００１１】したがって、実行前ブレークと実行後ブレ
ークとを共に行う必要がある場合、まず、実行前ブレー
クを行なうためのブレーク条件を設定してプログラムを
実行し、所定のタイミングでブレークさせてプログラム
をデバッグする。その後、実行後ブレークを行なうため
のブレーク条件を設定してプログラムを実行し、所定の
タイミングでブレークさせてプログラムのデバッグを行
なっていた。

【００１２】

【発明が解決しようとする課題】上述したように、従来
のプログラム・デバッグ装置は、プログラムを実行する
前に、ブレークのタイミングとして実行前ブレークまた
は実行後ブレークのどちらか一方を選択しなければなら
ず、実行前ブレークと実行後ブレークの混在した設定を
することができなかった。また、実行前ブレークと実行
後ブレークとを動的に切替えることもできなかった。し
たがって、実行前ブレークと実行後ブレークとをいずれ
も行う必要がある場合、実行前ブレークを行うデバッグ
処理と実行後ブレークを行うデバッグ処理とを別個に行
わなければならず、手間がかかり効率が悪いという欠点
があった。

【００１３】本発明は、上記従来の欠点を解消し、実行
前ブレークと実行後ブレークとを混在させたり動的に切
り替えたりすることを可能とし、処理効率を向上させる
ことのできるプログラム・デバッグ装置を提供すること
を目的とする。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は、実行前ブレークのビットと実行後ブレー
クのビットとを付加したプリフェッチ・バッファを内在
するＣＰＵと、プログラムを停止させる条件として設定
されたイベントを検出してブレーク信号を出力するイベ
ント検出器と、前記ＣＰＵがプログラムを実行した際に
出力するステータス、データ及びアドレスを記憶するメ
モリとを備え、前記イベント検出器が、プログラムを停
止する条件であるイベントのアドレス条件、ステータス
条件、データ条件及び実行前ブレークと実行後ブレーク
のいずれを行うかを設定するブレーク情報を記憶する第
１のレジスタと、前記ＣＰＵが前記メモリにアクセスす
るためのアドレス・バス、ステータス及びデータ・バス
の内容を所定のタイミングで記憶する第２のレジスタ
と、前記第１のレジスタの記憶内容と前記第２のレジス
タの記憶内容とを比較して一致した場合にブレーク信号
を出力する比較器とを備える構成としている。

【００１５】また、他の態様では、前記第２のレジスタ
が、前記ＣＰＵから供給されるバスストローブ信号に応
答して前記ＣＰＵが前記メモリにアクセスするためのア
ドレス・バス、ステータス及びデータ・バスの内容を記
憶する構成としている。

【００１６】また、他の態様では、前記第１のレジスタ
が、必要に応じて、所定のイベントの実行前にプログラ
ムを停止する実行前ブレークと所定のイベントの実行後
にプログラムを停止する実行後ブレークとを混在させた
複数のブレーク情報を記憶する構成としている。

【００１７】また、他の態様では、前記第１のレジスタ
が、ブレーク情報として設定された、前記実行前ブレー
クと前記実行後ブレークとを任意にかつ動的に切り替え
る手段を備える構成としている。

【００１８】

【作 用】本発明によれば、ＣＰＵのプリフェッチ・バ
ッファに実行前ブレークのビットと実行後ブレークのビ
ットとを備え、ブレーク条件を記憶する第１のレジスタ
に実行前ブレークか実行後ブレークかの別を示すブレー
ク情報を記憶させるため、ＣＰＵにおいて個別的に実行
前ブレークと実行後ブレークとを認識し、所定の条件に
即してプログラムを停止させることができる。

【００１９】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は、本発明の１実施例によるプログラ
ム・デバッグ装置の構成を示すブロック図である。

【００２０】図示のように、本実施例のプログラム・デ
バッグ装置は、実行前ブレークのビット１２と実行後ブ
レークのビット１３とを付加したプリフェッチ・バッフ
ァ１１を内在するＣＰＵ１０と、プログラムを停止させ
る条件として設定されたイベントを検出してブレーク信
号を出力するイベント検出器２０と、ＣＰＵ１０がプロ
グラムを実行した際に出力するステータス、データ及び
アドレスを記憶するメモリ３０とを備える。

【００２１】ＣＰＵ１０は、プログラムを実行すると共
にイベント検出器２０を制御してプログラムのでバッグ
を実行する。また、アドレスバス４１、ステータス４
２、データバス４３を介してメモり３０と接続されてい
る。各バス４１、４２、４３は、イベント検出器２０に
も接続されており、それぞれの内容をイベント検出器２
０に出力できるようになっている。また、ＣＰＵ１０
は、イベント検出器２０に所定のタイミングでバススト
ローブ信号を供給し、各バス４１、４２、４３の内容を
記憶するタイミングを制御する。

【００２２】イベント検出器２０は、プログラムを停止
する条件であるイベントのアドレス条件、ステータス条
件、データ条件及びブレーク情報を記憶するレジスタ２
１と、ＣＰＵ１０がメモリ３０にアクセスするためのア
ドレス・バス４１、ステータス４２及びデータ・バス４
３の内容をＣＰＵ１０から供給されるバスストローブ信
号に応答して記憶するレジスタ２２と、レジスタ２１の
記憶内容とレジスタ２２の記憶内容とを比較して一致し
た場合にブレーク信号を出力する比較器２３とを備え
る。レジスタ２１に記憶されるブレーク情報は、実行前
ブレークと実行後ブレークのいずれを行うかを設定する
ためのものである。

【００２３】次に、本実施例の動作について図２ないし
図４のフローチャートを参照して説明する。まず、あら
かじめブレーク条件となるイベントのアドレス条件、ス
テータス条件、データ条件及び実行前ブレークまたは実
行後ブレークの別を示すブレーク情報をイベント検出器
２０のレジスタ２１に記憶させる。

【００２４】図２は、ブレーク条件となるイベントを実
行する命令フェッチをプリフェッチ・バッファ１１に格
納する際の処理の流れを示すフローチャートである。命
令フェッチがプリフェッチ・バッファ１１に格納される
タイミングで、イベント検出器２０のレジスタ２１にあ
らかじめ設定されているアドレス条件と、命令フェッチ
のアドレスとを比較する（ステップ２０１）。レジスタ
２１のアドレス条件と命令フェッチのアドレスとが一致
する場合、ＣＰＵ１０は、イベント検出器２０のレジス
タ２１にあらかじめ設定されているブレーク情報を参照
する。そして、実行前ブレークが設定されている場合
は、プリフェッチ・バッファ２１の当該命令フェッチに
対応する実行前ブレークのビット２２を有効にして当該
命令フェッチをプリフェッチ・バッファ２１に格納する
（ステップ２０２、２０３）。一方、実行後ブレークが
設定されている場合は、プリフェッチ・バッファ２１の
当該命令フェッチに対応する実行後ブレークのビット２
３を有効にして当該命令フェッチをプリフェッチ・バッ
ファ２１に格納する（ステップ２０２、２０４）。ま
た、レジスタ２１のアドレス条件と命令フェッチのアド
レスとが一致しなかった場合、実行前ブレークのビット
２２及び実行後ブレークのビット２３のいずれも有効と
せずに、当該命令フェッチをプリフェッチ・バッファ２
１に格納する（ステップ２０１、２０５）。

【００２５】図３は、本実施例を搭載したコンピュータ
システムにおいてイベントが実行される直前の処理の流
れを示すフローチャートである。ＣＰＵ６０は、プリフ
ェッチ・バッファ１１に格納した命令フェッチを実行す
る直前に、当該命令フェッチに対応する実行前ブレーク
のビット２２が有効となっているかどうか調べる（ステ
ップ３０１）。当該実行前ブレークのビット２２が有効
である場合は、イベント検出器２０のレジスタ２１にあ
らかじめ設定されているブレーク情報が実行前ブレーク
となっているかどうかを調べ、レジスタ２１のブレーク
条件とレジス夕２２の内容とを比較器２３で比較する
（ステップ３０２）。ブレーク情報が実行前ブレークと
なっており、かつレジスタ２１のブレーク条件とレジス
夕２２の内容とが一致する時は、比較器２３がブレーク
信号を出力してプログラムを停止させる（ステップ３０
３）。

【００２６】レジスタ７１のブレーク条件とレジスタ７
２の内容とが一致しない時は、プログラムを停止させず
に、当該命令フェッチを実行する（ステップ３０２）。
また、実行前ブレークのビット６２が有効でない場合も
プログラムを停止させずに当該命令フェッチを実行する
（ステップ３０１）。

【００２７】図４は、本実施例を搭載したコンピュータ
システムにおいてイベントを実行した際の処理の流れを
示すフローチャートである。ＣＰＵ６０は、プリフェッ
チ・バッファ１１に格納した命令フェッチを実行した
際、当該命令フェッチに対応する実行後ブレークのビッ
ト２３が有効となっているかどうか調べる（ステップ４
０１）。当該実行後ブレークのビット２３が有効である
場合は、イベント検出器２０のレジスタ２１にあらかじ
め設定されているブレーク情報が実行後ブレークとなっ
ているかどうかを調べ、レジスタ２１のブレーク条件と
レジス夕２２の内容とを比較器２３で比較する（ステッ
プ４０２）。ブレーク情報が実行後ブレークとなってお
り、かつレジスタ２１のブレーク条件とレジス夕２２の
内容とが一致する時は、比較器２３がブレーク信号を出
力してプログラムを停止させる（ステップ４０３）。

【００２８】レジスタ２１のブレーク条件とレジスタ２
２の内容とが一致しない時は、プログラムを停止させず
に、次の命令フェッチの実行に移る（ステップ４０
２）。また、実行前ブレークのビット６２が有効でない
場合もプログラムを停止させずに、次の命令フェッチの
実行に移る（ステップ４０１）。

【００２９】以上のようにして所定のイベントの実行前
ブレークと実行後ブレークとを実現する本実施例におい
て、実行前ブレークと実行後ブレークとをいずれも行っ
てプログラムのでバッグを行う場合の処理について説明
する。図５に示すように、デバッグするプログラムの各
フェーズにフェーズ番号を付し、プログラムを停止した
い位置にブレーク番号を付す。ただし図では、各フェー
ズは並んでいるが、実際のプログラム中では並んでいな
いものとする。

【００３０】同図において、ブレーク１は、フェーズ２
の実行前にブレークする実行前ブレークを示し、ブレー
ク２は、フェーズ２の実行後にブレークする実行後ブレ
ークを示し、ブレーク３は、フェーズ３の実行後にブレ
ークする実行後ブレークを示し、ブレーク４は、フェー
ズ５の実行前にブレークする実行前ブレークを示すもの
とする。

【００３１】この場合、実行前ブレークを行なうブレー
ク１とブレーク４は、ブレーク条件のアドレス条件、ス
テータス条件及びデータ条件を設定し、さらにブレーク
情報に実行前ブレークを示す情報を設定して、イベント
検出器２０のレジスタ２１に記憶させる。また、実行後
ブレークを行なうブレーク２とブレーク３は、ブレーク
条件のアドレス条件、ステータス条件及びデータ条件を
設定し、さらにブレーク情報に実行後ブレークを示す情
報を設定して、イベント検出器２０のレジスタ２１に記
憶させる。

【００３２】この状態でプログラムを実行すると、まず
フェーズ２の実行直前にブレーク１のブレーク条件にし
たがってプログラムがブレークされる。次に、フェーズ
２の実行直後にブレーク２のブレーク条件にしたがって
プログラムがブレークされる。また、フェーズ３の実行
直後にブレーク３のブレーク条件にしたがってプログラ
ムがブレークされる。最後に、フェーズ５の実行直前に
ブレーク４のブレーク条件にしたがってプログラムがブ
レークされる。

【００３３】このようにして、１度の処理で実行前ブレ
ークと実行後ブレークとを混在させて設定することがで
きる。また、レジスター２１に記憶させるブレーク情報
によって実行前ブレークと実行後ブレークとを識別でき
るようにしたため、実行前ブレークと実行後ブレークと
を任意に活動的に切り替えることができる。以上好まし
い実施例をあげて本発明を説明したが、本発明は必ずし
も上記実施例に限定されるものではない。

【００３４】

【発明の効果】以上説明したように、本発明によるプロ
グラム・デバッグ装置は、ＣＰＵにおいて個別的に実行
前ブレークと実行後ブレークとを認識し、所定の条件に
即してプログラムを停止させることができるため、実行
前ブレークと実行後ブレークとを混在させてプログラム
・デバッグ処理を実行することができる。したがって、
実行前ブレークと実行後ブレークとをいずれも行う必要
がある場合、実行前ブレークを行うプログラム・デバッ
グ処理と実行後ブレークを行うプログラム・デバッグ処
理とを別個に行う必要がなく手間を削減し、効率の向上
を図ることができるという効果がある。

【００３５】また、ＣＰＵの実行前ブレークまたは実行
後ブレークを示すビットとイベント検出器の実行前ブレ
ークか実行後ブレークかの別を示すブレーク情報とを変
更することにより、実行前ブレークと実行後ブレークと
を任意にかつ動的に切り替えることができるため、より
多様なプログラム・デバッグの設定を行うことができる
という効果がある。

【図面の簡単な説明】

【図１】 本発明の１実施例によるプログラム・デバッ
グ装置の構成を示すブロック図である。

【図２】 本実施例におけるプリフェッチ時の動作を示
すフローチャートである。

【図３】 本実施例におけるイベント実行直前の動作を
示すフローチャートである。

【図４】 本実施例におけるイベント実行時の動作を示
すフローチャートである。

【図５】 プログラムに複数のブレーク条件を設定した
状態を示す概念図である。

【図６】 従来のプログラム・デバッグ装置の構成例を
示すブロック図である。

【図７】 従来のプログラム・デバッグ装置のプリフェ
ッチ時の動作を示すフローチャートである。

【図８】 従来のプログラム・デバッグ装置のイベント
実行直前の動作を示すフローチャートである。

【図９】 従来のプログラム・デバッグ装置のイベント
実行時の動作を示すフローチャートである。

【符号の説明】

１０ ＣＰＵ １１ プリフェッチ・バッファ １２ 実行前ブレークのビット １３ 実行後ブレークのビット ２０ イベント検出器 ２１、２２ レジスタ ２３ 比較器 ３０ メモリ ４１ アドレス・バス ４２ ステータス ４３ データ・バス

Claims (4)

【特許請求の範囲】
1. 【請求項１】 実行前ブレークのビットと実行後ブレー
   クのビットとを付加したプリフェッチ・バッファを内在
   するＣＰＵと、 プログラムを停止させる条件として設定されたイベント
   を検出してブレーク信号を出力するイベント検出器と、 前記ＣＰＵがプログラムを実行した際に出力するステー
   タス、データ及びアドレスを記憶するメモリとを備え、 前記イベント検出器が、 プログラムを停止する条件であるイベントのアドレス条
   件、ステータス条件、データ条件及び実行前ブレークと
   実行後ブレークのいずれを行うかを設定するブレーク情
   報を記憶する第１のレジスタと、 前記ＣＰＵが前記メモリにアクセスするためのアドレス
   ・バス、ステータス及びデータ・バスの内容を所定のタ
   イミングで記憶する第２のレジスタと、 前記第１のレジスタの記憶内容と前記第２のレジスタの
   記憶内容とを比較して一致した場合にブレーク信号を出
   力する比較器とを備えることを特徴とするプログラム・
   デバッグ装置。
2. 【請求項２】 前記第２のレジスタが、前記ＣＰＵから
   供給されるバスストローブ信号に応答して前記ＣＰＵが
   前記メモリにアクセスするためのアドレス・バス、ステ
   ータス及びデータ・バスの内容を記憶することを特徴と
   する請求項１に記載のプログラム・デバッグ装置。
3. 【請求項３】 前記第１のレジスタが、必要に応じて、
   所定のイベントの実行前にプログラムを停止する実行前
   ブレークと所定のイベントの実行後にプログラムを停止
   する実行後ブレークとを混在させた複数のブレーク情報
   を記憶することを特徴とする請求項１に記載のプログラ
   ム・デバッグ装置。
4. 【請求項４】 前記第１のレジスタが、ブレーク情報と
   して設定された、前記実行前ブレークと前記実行後ブレ
   ークとを任意にかつ動的に切り替える手段を備えること
   を特徴とする請求項３に記載のプログラム・デバッグ装
   置。