JPH04344947A - プログラム制御装置 - Google Patents
プログラム制御装置Info
- Publication number
- JPH04344947A JPH04344947A JP3118158A JP11815891A JPH04344947A JP H04344947 A JPH04344947 A JP H04344947A JP 3118158 A JP3118158 A JP 3118158A JP 11815891 A JP11815891 A JP 11815891A JP H04344947 A JPH04344947 A JP H04344947A
- Authority
- JP
- Japan
- Prior art keywords
- data
- instruction
- register
- address
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 abstract description 8
- 239000013589 supplement Substances 0.000 abstract 1
- 230000006870 function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はプログラム制御装置に関
し、特にデバッグ機能を有するプログラム制御装置に関
する。
し、特にデバッグ機能を有するプログラム制御装置に関
する。
【０００２】
【従来の技術】一般にプログラム制御装置では、プログ
ラムのデバッグを行い易くするために、プログラムが格
納されている制御記憶部の中の予め任意に指定したアド
レスでプログラムを実行を一時停止できるようにした機
能を備えている。
ラムのデバッグを行い易くするために、プログラムが格
納されている制御記憶部の中の予め任意に指定したアド
レスでプログラムを実行を一時停止できるようにした機
能を備えている。
【０００３】すなわち、プログラム制御装置は制御記憶
部に供給する制御記憶アドレス（アドレスデータ）と比
較するためのアドレスデータを格納する比較アドレスレ
ジスタを備え、プログラムの実行毎にこの比較アドレス
レジスタの内容と制御記憶部に供給する制御記憶アドレ
スとを比較して、両者の一致が検出された場合にプログ
ラムの実行を停止できるようにした機能を備えている。 デバッグに際しては、プログラムの実行を一時停止すべ
き命令の格納されている制御記憶アドレスを、例えばコ
ンソール等から入力し、比較アドレスレジスタに格納し
てからプログラムの実行を開始させる。そして、上述の
機能によりプログラムが指定された命令アドレス（制御
記憶アドレス）で停止すると、この状態で各種のレジス
タの内容やその他の内部状態等をチェックすることによ
り、プログラムによる処理がここまで所望通りに動作し
ているか否かを確認する。これが済むと、必要に応じて
再び次の停止すべきアドレスを指定して現在の停止して
いるアドレス（またはその他のアドレス）からプログラ
ムを再び開始する。
部に供給する制御記憶アドレス（アドレスデータ）と比
較するためのアドレスデータを格納する比較アドレスレ
ジスタを備え、プログラムの実行毎にこの比較アドレス
レジスタの内容と制御記憶部に供給する制御記憶アドレ
スとを比較して、両者の一致が検出された場合にプログ
ラムの実行を停止できるようにした機能を備えている。 デバッグに際しては、プログラムの実行を一時停止すべ
き命令の格納されている制御記憶アドレスを、例えばコ
ンソール等から入力し、比較アドレスレジスタに格納し
てからプログラムの実行を開始させる。そして、上述の
機能によりプログラムが指定された命令アドレス（制御
記憶アドレス）で停止すると、この状態で各種のレジス
タの内容やその他の内部状態等をチェックすることによ
り、プログラムによる処理がここまで所望通りに動作し
ているか否かを確認する。これが済むと、必要に応じて
再び次の停止すべきアドレスを指定して現在の停止して
いるアドレス（またはその他のアドレス）からプログラ
ムを再び開始する。
【０００４】
【発明が解決しようとする課題】上述したプログラム制
御装置では、ある命令アドレスの時点であるレジスタが
ある値であるというような条件下での任意ルーチンのデ
バッグを行う場合には、予め何回目になるかが分かって
いれば特定のルーチンのアドレスで停止可能であるが、
一般にプログラムはソフトウェア命令の順番あるいは外
部要因（入出力装置からの割り込み等）により複雑な動
作をするために予測が不可能であり、実際はそのような
条件での停止はできなかった。
御装置では、ある命令アドレスの時点であるレジスタが
ある値であるというような条件下での任意ルーチンのデ
バッグを行う場合には、予め何回目になるかが分かって
いれば特定のルーチンのアドレスで停止可能であるが、
一般にプログラムはソフトウェア命令の順番あるいは外
部要因（入出力装置からの割り込み等）により複雑な動
作をするために予測が不可能であり、実際はそのような
条件での停止はできなかった。
【０００５】この問題を解決するために、特定ルーチン
中にあるレジスタがある値になったらユニークなアドレ
スに分岐（あるいはプログラムを停止させるような命令
実行）するようなデバッグ専用のルーチンを追加するこ
とが考えられる。しかしながら、プログラム実行の全て
のタイミングで平等に行われるものではなく、最小限必
要と思われる箇所にその都度デバッグ専用ルーチンを追
加する必要がある。
中にあるレジスタがある値になったらユニークなアドレ
スに分岐（あるいはプログラムを停止させるような命令
実行）するようなデバッグ専用のルーチンを追加するこ
とが考えられる。しかしながら、プログラム実行の全て
のタイミングで平等に行われるものではなく、最小限必
要と思われる箇所にその都度デバッグ専用ルーチンを追
加する必要がある。
【０００６】本発明の目的は、デバッグ専用ルーチンの
追加を不要とするとともに、プログラムの実行の全ての
タイミングで平等にプログラムの停止が行えるプログラ
ム制御装置を提供することにある。
追加を不要とするとともに、プログラムの実行の全ての
タイミングで平等にプログラムの停止が行えるプログラ
ム制御装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明のプログラム制御
装置は、プログラムを格納する制御記憶手段から読み出
された前記プログラムの第１の命令を格納する命令レジ
スタと、比較対象となるデータを内部バスに出力するた
めの第２の命令を格納するバス出力命令レジスタと、前
記内部バス上のデータと比較するためのデータを格納す
る比較データレジスタと、この比較データレジスタから
のデータと前記内部バス上のデータとを比較するデータ
比較手段と、前記命令レジスタ及び前記バス出力命令レ
ジスタからの前記第１の命令及び前記第２の命令のいず
れかを選択して命令実行手段に供給する選択手段と、前
記制御記憶手段に前記命令実行手段から供給される制御
記憶アドレスデータと比較するためのアドレスデータを
格納する比較アドレスレジスタと、前記制御記憶アドレ
スデータと前記比較アドレスレジスタからの前記アドレ
スデータとを比較するアドレス比較手段と、前記バス出
力命令レジスタに格納された前記第２の命令が前記命令
実行手段に供給され前記データ比較手段がデータとの一
致を検出し且つ前記アドレス比較手段が前記制御記憶ア
ドレスデータと前記アドレスデータとの一致を検出した
場合に前記命令実行手段における命令実行を停止させる
制御手段とを備える。
装置は、プログラムを格納する制御記憶手段から読み出
された前記プログラムの第１の命令を格納する命令レジ
スタと、比較対象となるデータを内部バスに出力するた
めの第２の命令を格納するバス出力命令レジスタと、前
記内部バス上のデータと比較するためのデータを格納す
る比較データレジスタと、この比較データレジスタから
のデータと前記内部バス上のデータとを比較するデータ
比較手段と、前記命令レジスタ及び前記バス出力命令レ
ジスタからの前記第１の命令及び前記第２の命令のいず
れかを選択して命令実行手段に供給する選択手段と、前
記制御記憶手段に前記命令実行手段から供給される制御
記憶アドレスデータと比較するためのアドレスデータを
格納する比較アドレスレジスタと、前記制御記憶アドレ
スデータと前記比較アドレスレジスタからの前記アドレ
スデータとを比較するアドレス比較手段と、前記バス出
力命令レジスタに格納された前記第２の命令が前記命令
実行手段に供給され前記データ比較手段がデータとの一
致を検出し且つ前記アドレス比較手段が前記制御記憶ア
ドレスデータと前記アドレスデータとの一致を検出した
場合に前記命令実行手段における命令実行を停止させる
制御手段とを備える。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】本発明の一実施例を示す図１を参照すると
、プログラム制御装置は、制御記憶１、命令レジスタ２
、バス出力命令レジスタ３、選択回路４、実行制御部５
、フリップフロップ（以下、Ｆ／Ｆと略記する）６、比
較データレジスタ７、データ一致検出回路８、アンドゲ
ート９、比較アドレスレジスタ１０、アドレス一致検出
回路１１及びアンドゲート１２を有している。
、プログラム制御装置は、制御記憶１、命令レジスタ２
、バス出力命令レジスタ３、選択回路４、実行制御部５
、フリップフロップ（以下、Ｆ／Ｆと略記する）６、比
較データレジスタ７、データ一致検出回路８、アンドゲ
ート９、比較アドレスレジスタ１０、アドレス一致検出
回路１１及びアンドゲート１２を有している。
【００１０】このプログラム制御装置において、制御記
憶部１に格納されたプログラムの命令は、実行制御部５
で生成され信号線５０によって供給される命令アドレス
によって命令レジスタ２に読み出され、選択回路４で選
択されて実行制御部５に供給され実行される。この場合
、Ｆ／Ｆ６の出力は論理“０”となっており、選択回路
４は命令レジスタ２を選択している。Ｆ／Ｆ６は命令実
行毎に値が反転する機能を持ち、命令レジスタ２内の命
令を実行後は論理“１”となる。これにより、選択回路
４はバス出力命令レジスタ３を選択し、命令レジスタ以
外は図示してないがプログラム制御装置内で使用されて
いる任意のレジスタの内容を内部バスに出力するための
命令が実行制御部５に供給される。バス出力データは信
号線８０を介してデータ一致検出回路８に供給され、比
較データレジスタ７のデータと比較される。一方、命令
レジスタ２の内容は、Ｆ／Ｆ６の出力が論理“１”の場
合に保持され、論理“０”の場合のみ制御記憶部１から
の命令が格納される。
憶部１に格納されたプログラムの命令は、実行制御部５
で生成され信号線５０によって供給される命令アドレス
によって命令レジスタ２に読み出され、選択回路４で選
択されて実行制御部５に供給され実行される。この場合
、Ｆ／Ｆ６の出力は論理“０”となっており、選択回路
４は命令レジスタ２を選択している。Ｆ／Ｆ６は命令実
行毎に値が反転する機能を持ち、命令レジスタ２内の命
令を実行後は論理“１”となる。これにより、選択回路
４はバス出力命令レジスタ３を選択し、命令レジスタ以
外は図示してないがプログラム制御装置内で使用されて
いる任意のレジスタの内容を内部バスに出力するための
命令が実行制御部５に供給される。バス出力データは信
号線８０を介してデータ一致検出回路８に供給され、比
較データレジスタ７のデータと比較される。一方、命令
レジスタ２の内容は、Ｆ／Ｆ６の出力が論理“１”の場
合に保持され、論理“０”の場合のみ制御記憶部１から
の命令が格納される。
【００１１】以上の動作を図２に示すタイミングチャー
トを参照しながら説明する。図２のクロックはプログラ
ム制御装置内で使用されている実行処理用のクロックで
あり本図の場合Ｆ／Ｆ６の動作切替の駆動を行っている
。Ｆ／Ｆ６の出力が論理“０”であり、且つ命令レジス
タ２に命令Ａが格納された状態では、実行制御部５へは
命令Ａが供給されて実行される。その結果、命令レジス
タ２には、次に実行すべき命令Ｂが制御記憶部１から読
み出されて格納される。また、これと同時に、Ｆ／Ｆ６
の出力が論理“１”に反転することにより、次に実行制
御部５へはバス出力命令レジスタ３に格納されていた命
令であるバス出力命令Ｚが供給されて実行される。以後
、同様な動作が繰り返されることによって、通常のプロ
グラムのＡ→Ｂ→Ｃの実行が、それぞれの命令の間にバ
ス出力命令Ｚが挿入されてＡ→Ｚ→Ｂ→Ｚ→Ｃの様な実
行が実現される。但し、バス出力命令Ｚは任意のレジス
タをバス出力するのみで一切のハードウェア状態は変え
ないものである。
トを参照しながら説明する。図２のクロックはプログラ
ム制御装置内で使用されている実行処理用のクロックで
あり本図の場合Ｆ／Ｆ６の動作切替の駆動を行っている
。Ｆ／Ｆ６の出力が論理“０”であり、且つ命令レジス
タ２に命令Ａが格納された状態では、実行制御部５へは
命令Ａが供給されて実行される。その結果、命令レジス
タ２には、次に実行すべき命令Ｂが制御記憶部１から読
み出されて格納される。また、これと同時に、Ｆ／Ｆ６
の出力が論理“１”に反転することにより、次に実行制
御部５へはバス出力命令レジスタ３に格納されていた命
令であるバス出力命令Ｚが供給されて実行される。以後
、同様な動作が繰り返されることによって、通常のプロ
グラムのＡ→Ｂ→Ｃの実行が、それぞれの命令の間にバ
ス出力命令Ｚが挿入されてＡ→Ｚ→Ｂ→Ｚ→Ｃの様な実
行が実現される。但し、バス出力命令Ｚは任意のレジス
タをバス出力するのみで一切のハードウェア状態は変え
ないものである。
【００１２】以上の動作中、データ一致検出回路８はバ
ス出力と比較データレジスタ７のデータ出力とを比較す
るが、さらにアンドゲート９によりＦ／Ｆ６の出力との
論理積がとられるため、信号線９０にはバス出力命令Ｚ
によるバス出力と比較データレジスタ７のデータ出力と
が一致した場合にのみ論理“１”が出力される。
ス出力と比較データレジスタ７のデータ出力とを比較す
るが、さらにアンドゲート９によりＦ／Ｆ６の出力との
論理積がとられるため、信号線９０にはバス出力命令Ｚ
によるバス出力と比較データレジスタ７のデータ出力と
が一致した場合にのみ論理“１”が出力される。
【００１３】また、アドレス一致検出回路１１は信号線
５０によって供給される命令アドレスと比較アドレスレ
ジスタ１０のデータとを比較するが、さらにアンドゲー
ト１２により信号線９０の論理信号との論理積がとられ
るため、信号線１２０にはバス出力命令Ｚによるバス出
力と比較データレジスタ７とが一致し、且つ命令アドレ
スと比較アドレスレジスタ１０のデータとが一致した場
合にのみ論理“１”が出力される。この論理“１”信号
は実行制御部５にプログラム停止信号として供給される
。
５０によって供給される命令アドレスと比較アドレスレ
ジスタ１０のデータとを比較するが、さらにアンドゲー
ト１２により信号線９０の論理信号との論理積がとられ
るため、信号線１２０にはバス出力命令Ｚによるバス出
力と比較データレジスタ７とが一致し、且つ命令アドレ
スと比較アドレスレジスタ１０のデータとが一致した場
合にのみ論理“１”が出力される。この論理“１”信号
は実行制御部５にプログラム停止信号として供給される
。
【００１４】なお、バス出力命令レジスタ３、比較デー
タレジスタ７及び比較アドレスレジスタ１０には、予め
コンソール（図示省略）から比較対象レジスタのバス出
力を指示する命令、期待データ及び期待アドレスが供給
されて格納される。
タレジスタ７及び比較アドレスレジスタ１０には、予め
コンソール（図示省略）から比較対象レジスタのバス出
力を指示する命令、期待データ及び期待アドレスが供給
されて格納される。
【００１５】
【発明の効果】以上説明したように本発明によれば、プ
ログラムのそれぞれの命令実行の間にハードウェア動作
として任意に指定した命令アドレスで任意に指定したレ
ジスタが期待する値になったか否かをチェックし、期待
値になった場合にプログラムを停止することにより、デ
バッグ専用ルーチンの追加を不要とし、さらにプログラ
ムの実行の全てのタイミングで平等にプログラムの停止
が行える。この結果、デバッグの効率化が達成される。
ログラムのそれぞれの命令実行の間にハードウェア動作
として任意に指定した命令アドレスで任意に指定したレ
ジスタが期待する値になったか否かをチェックし、期待
値になった場合にプログラムを停止することにより、デ
バッグ専用ルーチンの追加を不要とし、さらにプログラ
ムの実行の全てのタイミングで平等にプログラムの停止
が行える。この結果、デバッグの効率化が達成される。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例のプログラム制御装置における動作の
一部を示すタイミングチャートである。
一部を示すタイミングチャートである。
１ 制御記憶部
２ 命令レジスタ
３ バス出力命令レジスタ
４ 選択回路
５ 実行制御部
６ フリップフロップ（Ｆ／Ｆ）７ 比較
データレジスタ ８ データ一致検出回路 ９ アンドゲート １０ 比較アドレスレジスタ １１ アドレス一致検出回路 １２ アンドゲート
データレジスタ ８ データ一致検出回路 ９ アンドゲート １０ 比較アドレスレジスタ １１ アドレス一致検出回路 １２ アンドゲート
Claims (1)
- 【請求項１】 プログラムを格納する制御記憶手段か
ら読み出された前記プログラムの第１の命令を格納する
命令レジスタと、比較対象となるデータを内部バスに出
力するための第２の命令を格納するバス出力命令レジス
タと、前記内部バス上のデータと比較するためのデータ
を格納する比較データレジスタと、この比較データレジ
スタからのデータと前記内部バス上のデータとを比較す
るデータ比較手段と、前記命令レジスタ及び前記バス出
力命令レジスタからの前記第１の命令及び前記第２の命
令のいずれかを選択して命令実行手段に供給する選択手
段と、前記制御記憶手段に前記命令実行手段から供給さ
れる制御記憶アドレスデータと比較するためのアドレス
データを格納する比較アドレスレジスタと、前記制御記
憶アドレスデータと前記比較アドレスレジスタからの前
記アドレスデータとを比較するアドレス比較手段と、前
記バス出力命令レジスタに格納された前記第２の命令が
前記命令実行手段に供給され前記データ比較手段がデー
タ一致を検出し且つ前記アドレス比較手段が前記制御記
憶アドレスデータと前記アドレスデータとの一致を検出
した場合に前記命令実行手段における命令実行を停止さ
せる制御手段と、を備えることを特徴とするプログラム
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118158A JPH04344947A (ja) | 1991-05-23 | 1991-05-23 | プログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118158A JPH04344947A (ja) | 1991-05-23 | 1991-05-23 | プログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04344947A true JPH04344947A (ja) | 1992-12-01 |
Family
ID=14729539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3118158A Pending JPH04344947A (ja) | 1991-05-23 | 1991-05-23 | プログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04344947A (ja) |
-
1991
- 1991-05-23 JP JP3118158A patent/JPH04344947A/ja active Pending
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