JPH0946207A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0946207A
JPH0946207A JP7189582A JP18958295A JPH0946207A JP H0946207 A JPH0946207 A JP H0946207A JP 7189582 A JP7189582 A JP 7189582A JP 18958295 A JP18958295 A JP 18958295A JP H0946207 A JPH0946207 A JP H0946207A
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circuit
input buffer
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Kenji Shibata
健二 柴田
Takaaki Furuyama
孝昭 古山
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Abstract

(57)【要約】 【課題】半導体記憶装置の入力バッファ回路の消費電力
を低減する。 【解決手段】入出力パッド１に入力バッファ回路１１と
出力バッファ回路２とが接続され、出力バッファ回路２
は制御回路３から出力される活性化信号ＯＥに基づいて
入出力パッド１に出力データＤout を出力し、入力バッ
ファ回路１１は、入出力パッド１に入力される入力デー
タＤinを内部回路５に出力する。入力バッファ回路１１
には、出力バッファ回路２に入力される活性化信号ＯＥ
が入力されて、出力バッファ回路２の活性時に、入力バ
ッファ回路１１が不活性化される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に書き込みデータを入力するための入力バッファ回路に
関するものである。
【０００２】近年、半導体記憶装置は高集積化及び大容
量化が益々進み、電源の低電圧化及び低消費電力化も進
んでいる。また、記憶容量の大容量化にともなって、入
出力ビット数の多ビット化が進み、これにともなって入
出力ピン及びその入出力ピンに接続される入力バッファ
回路の数も増大する傾向にある。従って、各入力バッフ
ァ回路の消費電力を低減することが必要となっている。
【０００３】
【従来の技術】従来のシンクロナスＤＲＡＭの入出力パ
ッドに接続されるバッファ回路の構成を図５に示す。
【０００４】入出力パッド１に接続される出力バッファ
回路２は、半導体記憶装置の読み出しモード時に出力制
御回路３から出力される出力制御信号ＯＥに基づいて活
性化され、選択された記憶セルから読みだされた読み出
しデータＲＤを出力データＤout として入出力パッド１
に出力する。
【０００５】前記入出力パッド１に接続される入力バッ
ファ回路４は、外部から入出力パッド１に入力される入
力データＤinを書き込みデータＷＤとしてライトアンプ
５に出力する。そして、ライトアンプ５で増幅された書
き込みデータＷＤが、選択された記憶セルに書き込まれ
る。
【０００６】前記入力バッファ回路４には、シンクロナ
スＤＲＡＭのパワーダウンモード時にパワーダウン信号
ＥＮが入力され、そのパワーダウン信号ＥＮの入力に基
づいて不活性化される。
【０００７】前記入力バッファ回路４の具体的構成を図
６に示す。前記入力データＤinはＮチャネルＭＯＳトラ
ンジスタＴr1のゲートに入力され、同トランジスタＴr1
のドレインはＰチャネルＭＯＳトランジスタＴr2を介し
て電源Ｖccに接続される。
【０００８】ＮチャネルＭＯＳトランジスタＴr3のゲー
トには基準電圧Ｖref が入力され、同トランジスタＴr3
のドレインは、ＰチャネルＭＯＳトランジスタＴr4を介
して電源Ｖccに接続される。前記基準電圧Ｖref は１／
２Ｖccである。
【０００９】前記トランジスタＴr1，Ｔr3のソースは、
ＮチャネルＭＯＳトランジスタＴr5のドレインに接続さ
れ、同トランジスタＴr5のソースは電源Ｖssに接続され
るとともに、ゲートには前記パワーダウン信号ＥＮが入
力される。
【００１０】前記トランジスタＴr2にはＰチャネルＭＯ
ＳトランジスタＴr6が並列に接続され、同トランジスタ
Ｔr6のゲートには前記パワーダウン信号ＥＮが入力され
る。前記トランジスタＴr4にはＰチャネルＭＯＳトラン
ジスタＴr7が並列に接続され、同トランジスタＴr7のゲ
ートには前記パワーダウン信号ＥＮが入力される。
【００１１】また、前記トランジスタＴr4のドレインは
ＮチャネルＭＯＳトランジスタＴr8を介して同トランジ
スタＴr4のゲートに接続される。前記トランジスタＴr8
はそのゲートが電源Ｖccに接続されて、常時オンされ
る。
【００１２】従って、前記トランジスタＴr1〜Ｔr5及び
同Ｔr8により、カレントミラー回路が構成される。この
ようなカレントミラー型の入力バッファ回路は、消費電
力は多いが、小振幅の入力信号に対して高速にかつ安定
して動作するという特徴を備え、シンクロナスＤＲＡＭ
によく使用される。
【００１３】前記トランジスタＴr1のドレインは、直列
に接続された３段のインバータ回路６の入力端子に接続
され、同インバータ回路６から書き込みデータＷＤが出
力される。
【００１４】このように構成された入力バッファ回路４
では、パワーダウンモード時にパワーダウン信号ＥＮが
Ｌレベルとなると、トランジスタＴr5がオフされるとと
もに、トランジスタＴr6，Ｔr7がオンされる。
【００１５】すると、トランジスタＴr1，Ｔr3のドレイ
ン電位は、入力データＤinに関わらずともにＨレベルと
なり、書き込みデータＷＤはＬレベルに固定される。従
って、入力バッファ回路４は不活性状態となる。
【００１６】一方、パワーダウンモード時以外の書き込
みモード、読み出しモード及びスタンバイモード時に、
パワーダウン信号ＥＮがＨレベルとなると、トランジス
タＴr5がオンされるとともに、トランジスタＴr6，Ｔr7
がオフされる。
【００１７】すると、カレントミラー回路の動作によ
り、入力データＤinが基準電圧Ｖrefより低くなると、
トランジスタＴr1のドレイン電位が上昇して、書き込み
データＷＤがＬレベルとなる。
【００１８】また、入力データＤinが基準電圧Ｖref よ
り高くなると、トランジスタＴr1のドレイン電位が低下
して、書き込みデータＷＤがＨレベルとなる。なお、書
き込みモード時以外にはライトアンプ５が不活性化され
て、入力バッファ回路４から出力信号ＷＤが出力されて
も、無用な書き込みが行われないようになっている。
【００１９】
【発明が解決しようとする課題】上記のような入力バッ
ファ回路４では、パワーダウンモード時以外はＨレベル
のパワーダウン信号ＥＮに基づいて活性化されている。
図７に示すように、スタンバイモード時において、出力
バッファ回路２の出力データＤout がハイインピーダン
ス状態にあるときは、出力信号ＷＤはＨレベルあるいは
Ｌレベルとなる。
【００２０】この状態から、読み出しモードに移行し
て、出力制御信号ＯＥがＬレベルとなって出力バッファ
回路２が活性化され、例えば出力データＤout がＨレベ
ルとなると、入力バッファ回路４の入力信号ＤinもＨレ
ベルとなる。すると、入力バッファ回路４からＨレベル
の出力信号ＷＤが出力される。
【００２１】また、出力データＤout がＬレベルとなる
と、入力バッファ回路４の入力信号ＤinもＬレベルとな
る。すると、入力バッファ回路４からＬレベルの出力信
号ＷＤが出力される。
【００２２】従って、入力バッファ回路４の出力信号Ｗ
Ｄを必要としない書き込みモード時においても、入力バ
ッファ回路４は出力バッファ回路２から出力される出力
データＤout に基づいて動作して、電力を消費するとい
う問題点がある。
【００２３】特に、入出力ビット数が多ビット化された
半導体記憶装置では、多数の入出力パッド毎に設けられ
る入力バッファ回路が、それぞれ上記のように動作する
ので、消費電力が増大するという問題点がある。
【００２４】この発明の目的は、半導体記憶装置の入力
バッファ回路の消費電力を低減することにある。
【００２５】
【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、入出力パッド１に入力バッファ
回路１１と出力バッファ回路２とが接続され、前記出力
バッファ回路２は制御回路３から出力される活性化信号
ＯＥに基づいて前記入出力パッド１に出力データＤout
を出力し、前記入力バッファ回路１１は、入出力パッド
１に入力される入力データＤinを内部回路５に出力す
る。前記入力バッファ回路１１には、前記出力バッファ
回路２に入力される活性化信号ＯＥが入力されて、前記
出力バッファ回路２の活性時に、前記入力バッファ回路
１１が不活性化される。
【００２６】請求項２では、前記入力バッファ回路は、
カレントミラー回路で構成され、前記活性化信号が入力
されたとき、該カレントミラー回路が不活性化される。
請求項３では、前記入力バッファ回路は、パワーダウン
信号と前記活性化信号との少なくともいずれかが入力さ
れたとき、不活性化される。
【００２７】（作用）請求項１では、出力バッファ回路
から入出力パッドに出力データが出力されるときは、入
力バッファ回路が不活性化される。
【００２８】請求項２では、出力バッファ回路から入出
力パッドに出力データが出力されるときは、カレントミ
ラー回路で構成される入力バッファ回路が不活性化され
る。請求項３では、出力バッファ回路から入出力パッド
に出力データが出力されるとき、あるいはパワーダウン
信号が入力されるとき、入力バッファ回路が不活性化さ
れる。
【００２９】
【実施例】図２は本発明を具体化した一実施例のバッフ
ァ回路の構成を示す。入出力パッド１、出力バッファ回
路２、出力制御回路３及びライトアンプ５は前記従来例
と同一構成である。
【００３０】入力バッファ回路１１は、出力制御信号Ｏ
Ｅと、入力データＤinが入力され、出力信号ＷＤをライ
トアンプ５に出力する。前記入力バッファ回路１１の具
体的構成を図３に示す。この入力バッファ回路１１は、
前記従来例の入力バッファ回路に転送ゲート１２、イン
バータ回路１３及びＮチャネルＭＯＳトランジスタＴr9
が付加されたものであり、前記従来例と同一構成部分は
同一符号を付して説明する。
【００３１】パワーダウン信号ＥＮは、転送ゲート１２
を介してトランジスタＴr5，Ｔr6，Ｔr7のゲートに入力
される。また、転送ゲート１２のＮチャネル側ゲートに
は、前記出力制御信号ＯＥが入力され、Ｐチャネル側ゲ
ートには、出力制御信号ＯＥがインバータ回路１３で反
転されて入力される。
【００３２】前記トランジスタＴr5，Ｔr6，Ｔr7のゲー
トは、前記トランジスタＴr9を介して電源Ｖssに接続さ
れ、同トランジスタＴr9のゲートには前記インバータ回
路１３の出力信号が入力される。
【００３３】このように構成された入力バッファ回路１
１では、書き込みモード時には、Ｈレベルの出力制御信
号ＯＥが入力されるため、転送ゲートはオンされ、トラ
ンジスタＴr9はオフされるため、前記従来例と実質的に
同一構成となり、同様に動作する。
【００３４】読み出しモード時にＬレベルの出力制御信
号ＯＥが入力されると、転送ゲート１２はオフされ、ト
ランジスタＴr9はオンされる。すると、トランジスタＴ
r5はオフされるとともに、トランジスタＴr6，Ｔr7はオ
ンされて、図４に示すように、入力バッファ回路１１の
出力信号ＷＤは、入力データＤin及びパワーダウン信号
ＥＮに関わらず、Ｌレベルに固定される。
【００３５】従って、読み出しモード時には、パワーダ
ウン信号ＥＮに関わらず入力バッファ回路１１は不活性
化されて、出力データＤout に基づく電力の消費を防止
することができる。
【００３６】特に、このような入力バッファ回路が多数
使用される多ビット構成の半導体記憶装置では、消費電
力の低減効果が大きい。上記実施例から把握できる請求
項以外の技術思想について、以下にその効果とともに記
載する。 （１）多数の入出力パッドに入力バッファ回路と出力バ
ッファ回路とがそれぞれ接続され、前記各出力バッファ
回路は制御回路から出力される活性化信号に基づいて前
記各入出力パッドに出力データを出力し、前記各入力バ
ッファ回路は、各入出力パッドに入力される入力データ
を内部回路に出力する半導体記憶装置であって、前記各
入力バッファ回路には、前記各出力バッファ回路に入力
される活性化信号を入力して、前記各出力バッファ回路
の活性時に、前記各入力バッファ回路を不活性化した。
入力バッファ回路が多数使用される多ビット構成の半導
体記憶装置で、消費電力を低減することができる。
【００３７】
【発明の効果】以上詳述したように、この発明は、半導
体記憶装置の入力バッファ回路の消費電力を低減するこ
とができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 一実施例を示すブロック図である。
【図３】 一実施例の入力バッファ回路を示す回路図で
ある。
【図４】 一実施例の動作を示す波形図である。
【図５】 従来例を示すブロック図である。
【図６】 従来例の入力バッファ回路を示す回路図であ
る。
【図７】 従来例の動作を示す波形図である。
【符号の説明】
１ 入出力パッド ２ 出力バッファ回路 ３ 制御回路 ５ 内部回路 １１ 入力バッファ回路 ＯＥ 活性化信号 Ｄout 出力データ Ｄin 入力データ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 入出力パッドに入力バッファ回路と出力
    バッファ回路とが接続され、前記出力バッファ回路は制
    御回路から出力される活性化信号に基づいて前記入出力
    パッドに出力データを出力し、前記入力バッファ回路
    は、入出力パッドに入力される入力データを内部回路に
    出力する半導体記憶装置であって、 前記入力バッファ回路には、前記出力バッファ回路に入
    力される活性化信号を入力して、前記出力バッファ回路
    の活性時に、前記入力バッファ回路を不活性化したこと
    を特徴とする半導体記憶装置。
  2. 【請求項２】 前記入力バッファ回路は、カレントミラ
    ー回路で構成し、前記活性化信号が入力されたとき、該
    カレントミラー回路を不活性化することを特徴とする請
    求項１記載の半導体記憶装置。
  3. 【請求項３】 前記入力バッファ回路は、パワーダウン
    信号と前記活性化信号との少なくともいずれかが入力さ
    れたとき、不活性化することを特徴とする請求項１記載
    の半導体記憶装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6366126B1 (en) 1998-12-11 2002-04-02 Nec Corporation Input circuit, output circuit, and input/output circuit and signal transmission system using the same input/output circuit
JP2006277867A (ja) * 2005-03-30 2006-10-12 Toshiba Corp 半導体記憶装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6366126B1 (en) 1998-12-11 2002-04-02 Nec Corporation Input circuit, output circuit, and input/output circuit and signal transmission system using the same input/output circuit
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