JPH0946229A - クロック位相検出装置 - Google Patents

Abstract

(57)【要約】 【目的】 再生信号又は受信信号をＡ／Ｄ変換する際の
データとサンプリングクロックの位相のずれを検出する
こと。 【構成】 入力されたアナログ信号を波形等化器１０２
に通し、等化信号に変換する。この信号をＡ／Ｄ変換器
１０４に与え、デジタルデータにする。このデジタルデ
ータを仮判定器１０５に入力し、入力データの値を３値
のいずれかに仮判定する。そしてパターン抽出器１０６
はこの信号を基に、特定パターンが入力されたか否かを
検出する。このパターンが検出された場合、位相ずれ方
向予測器１０７は現信号と遅延信号の振幅差を調べ、そ
の値の正負から位相ずれを予測する。ここでの検出結果
を位相ずれ検出器１０８に与えて累積加算を行う。この
加算値により、クロックの位相ずれを検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号をＡ
／Ｄ変換する際に、入力されたアナログ信号とサンプリ
ングクロックの位相のずれを検出するクロック位相検出
装置に関するものである。

【０００２】

【従来の技術】デジタル信号再生装置やデジタル信号受
信装置で、再生又は受信したアナログ信号（入力信号）
をデジタルの２値データに復号する場合には、アナログ
信号の振幅弁別によるビットごとの復号を用いたり、ア
ナログ信号に含まれる時系列上の情報を最大限に生かす
ことのでき、最尤復号法の一種であるビタビ復号などを
用いる。特にビタビ復号を用いることによって、ビット
ごとの復号方法よりは良好な誤り率を得られる。

【０００３】ビタビ復号は通常、デジタル信号処理で行
なうため、再生又は受信したアナログ信号をＡ／Ｄ変換
する必要がある。Ａ／Ｄ変換を行なうにあたっては、入
力信号をサンプリングするクロックの位相が最適点にあ
ることが望ましい。仮にクロックの位相が最適点からず
れると、復号後の誤り率は大きく劣化する。特にビタビ
復号の場合にその傾向が顕著である。これでは、誤り率
を改善させるためにビタビ復号を導入した意味がない。

【０００４】

【発明が解決しようとする課題】本発明は、このような
従来の問題点に鑑みてなされたものであって、入力され
たアナログ信号とサンプリングクロックの位相のずれ
を、特定パターンを抽出することにより確実に検出する
と共に、その位相ずれを精度良く補正できる情報を出力
することのできるクロック位相検出装置を実現すること
を目的とする。

【０００５】

【課題を解決するための手段】本願の請求項１の発明
は、Ａ／Ｄ変換器で入力アナログ信号をデジタル信号に
変換する際、サンプリングクロックの位相のずれを検出
するクロック位相検出装置であって、前記Ａ／Ｄ変換器
の出力信号を設定された閾値により離散値に仮判定する
仮判定手段と、前記仮判定手段の仮判定結果から、特定
の離散値の配列を特定パターンとして抽出するパターン
抽出手段と、前記パターン抽出手段から特定パターンが
抽出されたとき、前記Ａ／Ｄ変換器の出力信号のうち、
各クロック毎の振幅をそれぞれ比較してクロック位相の
ずれ方向を数値化して予測する位相ずれ方向予測手段
と、前記位相ずれ方向予測手段で予測したずれ方向の数
値を累積加減算し、その累積値が規定値に達した際に、
クロック位相ずれ検出信号を発生する位相ずれ検出手段
と、を具備することを特徴とするものである。

【０００６】本願の請求項２の発明は、Ａ／Ｄ変換器で
入力アナログ信号をデジタル信号に変換する際、サンプ
リングクロックの位相のずれを検出するクロック位相検
出装置であって、前記Ａ／Ｄ変換器の出力信号を設定さ
れた閾値により離散値に仮判定する仮判定手段と、前記
仮判定手段の仮判定結果から、特定の離散値の配列を特
定パターンとして抽出するパターン抽出手段と、前記パ
ターン抽出手段から特定パターンが抽出されたとき、前
記Ａ／Ｄ変換器の出力信号のうち、各クロック毎の振幅
をそれぞれ比較してクロック位相のずれ方向を数値化し
て予測する位相ずれ方向予測手段と、前記位相ずれ方向
予測手段で予測したずれ方向の数値を累積加減算する位
相ずれ方向累積手段と、前記位相ずれ方向累積手段の累
積値が規定値に達した際に、クロック位相ずれ検出信号
を発生する位相ずれ検出信号発生手段と、を具備するこ
とを特徴とするものである。

【０００７】本願の請求項３の発明は、Ａ／Ｄ変換器で
入力アナログ信号をデジタル信号に変換する際、サンプ
リングクロックの位相のずれを検出するクロック位相検
出装置であって、前記Ａ／Ｄ変換器の出力信号を設定さ
れた閾値により離散値に仮判定する仮判定手段と、前記
仮判定手段の仮判定結果から、特定の離散値の配列を特
定パターンとして抽出するパターン抽出手段と、前記パ
ターン抽出手段から特定パターンが抽出されたとき、前
記Ａ／Ｄ変換器の出力信号のうち、各クロック毎の振幅
をそれぞれ比較してクロック位相のずれ方向を数値化し
て予測する位相ずれ方向予測手段と、前記位相ずれ方向
予測手段で予測したずれ方向の数値を累積加減算する位
相ずれ方向累積手段と、前記位相ずれ方向累積手段の累
積値の符号に基づき、一定周期でクロック位相ずれ検出
信号を発生する位相ずれ検出信号発生手段と、を具備す
ることを特徴とするものである。

【０００８】本願の請求項４の発明は、Ａ／Ｄ変換器で
入力アナログ信号をデジタル信号に変換する際、サンプ
リングクロックの位相のずれを検出するクロック位相検
出装置であって、前記Ａ／Ｄ変換器の出力信号を設定さ
れた閾値により離散値に仮判定する仮判定手段と、前記
仮判定手段の仮判定結果から、特定の離散値の配列を特
定パターンとして抽出するパターン抽出手段と、前記パ
ターン抽出手段から特定パターンが抽出されたとき、前
記Ａ／Ｄ変換器の出力信号のうち、各クロック毎の振幅
をそれぞれ比較してクロック位相のずれ方向を数値化し
て予測する位相ずれ方向予測手段と、前記位相ずれ方向
予測手段で予測したずれ方向の数値を累積加減算する位
相ずれ方向累積手段と、前記位相ずれ方向累積手段の累
積値に基づき、一定周期でクロック位相ずれ検出信号を
発生する位相ずれ検出信号発生手段と、を具備すること
を特徴とするものである。

【０００９】本願の請求項５の発明は、Ａ／Ｄ変換器で
入力アナログ信号をデジタル信号に変換する際、サンプ
リングクロックの位相のずれを検出するクロック位相検
出装置であって、前記Ａ／Ｄ変換器の出力信号を設定さ
れた閾値により離散値に仮判定する仮判定手段と、前記
仮判定手段の仮判定結果から、特定の離散値の配列を特
定パターンとして抽出するパターン抽出手段と、前記パ
ターン抽出手段から特定パターンが抽出されたとき、前
記Ａ／Ｄ変換器の出力信号のうち、各クロック毎の振幅
をそれぞれ比較してクロック位相のずれ方向及びずれ量
を予測する位相ずれ方向及び位相ずれ量予測手段と、前
記位相ずれ方向及び位相ずれ量予測手段で得られた位相
ずれ予測量を累積加減算する位相ずれ量累積手段と、前
記位相ずれ量累積手段の累積値が規定値に達した際に、
クロック位相ずれ検出信号を発生する位相ずれ検出信号
発生手段と、を具備することを特徴とするものである。

【００１０】本願の請求項６の発明は、Ａ／Ｄ変換器で
入力アナログ信号をデジタル信号に変換する際、サンプ
リングクロックの位相のずれを検出するクロック位相検
出装置であって、前記Ａ／Ｄ変換器の出力信号を設定さ
れた閾値により離散値に仮判定する仮判定手段と、前記
仮判定手段の仮判定結果から、特定の離散値の配列を特
定パターンとして抽出するパターン抽出手段と、前記パ
ターン抽出手段から特定パターンが抽出されたとき、前
記Ａ／Ｄ変換器の出力信号のうち、各クロック毎の振幅
をそれぞれ比較してクロック位相のずれ方向及びずれ量
を予測する位相ずれ方向及び位相ずれ量予測手段と、前
記位相ずれ方向及び位相ずれ量予測手段で得られた位相
ずれ予測量を累積加減算する位相ずれ量累積手段と、前
記位相ずれ量累積手段の累積値の符号に基づき、一定周
期でクロック位相ずれ検出信号を発生する位相ずれ検出
信号発生手段と、を具備することを特徴とするものであ
る。

【００１１】本願の請求項７の発明は、Ａ／Ｄ変換器で
入力アナログ信号をデジタル信号に変換する際、サンプ
リングクロックの位相のずれを検出するクロック位相検
出装置であって、前記Ａ／Ｄ変換器の出力信号を設定さ
れた閾値により離散値に仮判定する仮判定手段と、前記
仮判定手段の仮判定結果から、特定の離散値の配列を特
定パターンとして抽出するパターン抽出手段と、前記パ
ターン抽出手段から特定パターンが抽出されたとき、前
記Ａ／Ｄ変換器の出力信号のうち、各クロック毎の振幅
をそれぞれ比較してクロック位相のずれ方向及びずれ量
を予測する位相ずれ方向及び位相ずれ量予測手段と、前
記位相ずれ方向及び位相ずれ量予測手段で得られた位相
ずれ予測量を累積加減算する位相ずれ量累積手段と、前
記位相ずれ量累積手段の累積値に基づき、一定周期でク
ロック位相ずれ検出信号を発生する位相ずれ検出信号発
生手段と、を具備することを特徴とするものである。

【００１２】図１は、本発明のクロック位相検出装置の
概念を示すブロック図である。図１において、再生信号
入力端子１０１を介して記録媒体から再生されたアナロ
グ信号、又は送信部から送信されたアナログ信号が入力
される。これらの入力信号は波形等化器１０２で所定の
波形に等化される。この等化信号はＰＬＬ１０３に入力
され、等化信号に同期したクロックが生成される。波形
等化器１０２の等化信号はＡ／Ｄ変換器１０４にも入力
され、ＰＬＬ１０３で作られたクロックでサンプリング
され、デジタルデータに変換される。

【００１３】このデジタルデータは仮判定器１０５に入
力されて、｛−１，０，１｝の３値のどれかに判別され
る。３値に判別された信号はパターン抽出器１０６に入
力され、ここでクロック位相ずれを検出するのに都合の
良いパターン（特定パターン）が抽出される。そしてパ
ターン抽出器１０６は特定パターンの抽出時点でその情
報を位相ずれ方向予測器１０７に送る。

【００１４】パターン抽出器１０６で抽出する特定パタ
ーンとは、例えば（１，１）又は（−１，−１）などで
ある。位相ずれ方向予測器１０７は、パターン抽出器１
０６でパターン抽出が行なわれたときに、その特定パタ
ーンに対応するＡ／Ｄ変換器１０４からのデジタルデー
タをもとに、クロックの位相ずれの方向を予測する。こ
こで予測した方向を位相ずれ検出器１０８に送り、クロ
ック位相のずれを検出する。

【００１５】

【発明の実施の形態】このような方法を実現するための
第１実施例におけるクロック位相検出装置について、図
面を参照しつつ説明する。図２は第１実施例のクロック
位相検出装置の構成を示すブロック図である。本図にお
いて、入力信号は再生信号入力端子２０１を介して波形
等化器２０２に与えられる。波形等化器２０２で等化さ
れた信号は図１の場合と同様にＰＬＬ２０３、Ａ／Ｄ変
換器２０４に与えらる。

【００１６】図１の仮判定器１０５として、 ３値判別器
２０５と閾値設定器２０６が設けられている。３値判別
器２０５はＡ／Ｄ変換器２０４からデジタルデータが与
えられたとき、そのデータの値が｛−１，０，１｝の３
値のどれに属するデータかを判別する回路である。閾値
設定器２０６は３値判別器２０５に対して判別用の閾値
を設定する回路である。

【００１７】パターン判別器２０７は３値判別器２０５
の出力値を複数サンプリング周期に渡って取り入れ、特
定のパターンの入力を判別する回路である。図３は３値
判別器３０１（２０５）に接続されるパターン判別器２
０７の構成例を示すブロック図である。本図に示すよう
にパターン判別器２０７は、Ｄフリップフロップ（Ｄ・
ＦＦ）３０２、Ｄ・ＦＦ３０３、ＥＸ・ＮＯＲ回路３０
４、論理積（ＡＮＤ）回路３０５、ＡＮＤ３０６等の論
理回路を用いて構成される。

【００１８】図２の絶対値算出器２０８、Ｄ・ＦＦ２０
９、比較器２１０は、図１の位相ずれ方向予測器１０７
（位相ずれ方向予測手段）を構成している。絶対値算出
器２０８はＡ／Ｄ変換器２０４の出力データを絶対値化
する回路である。Ｄ・ＦＦ２０９は絶対値算出器２０８
の出力を現信号ｎとして、この信号をラッチすることに
より１クロック周期遅延するフリップフロップである。
Ｄ・ＦＦ２０９の出力は遅延信号ｍとして、現信号ｎと
共に比較器２１０に与えられる。比較器２１０はパター
ン判別器２０７が特定のパターンを検出したとき、現信
号ｎと遅延信号ｍとの振幅を比較し、ｍ＞ｎの場合に１
を出力し、ｍ＜ｎの場合に−１を出力する回路である。

【００１９】累積加算器２１１、比較器２１２、偏り閾
値設定器２１３、累積加算器２１４は、図１の位相ずれ
検出器１０８（位相ずれ検出手段）を構成している。累
積加算器２１１は比較器２１２の制御信号に基づいて比
較器２１０の出力を累積加算する位相ずれ方向累積手段
である。累積加算器２１１の累積値は逐次、比較器２１
２に与えられる。比較器２１２は累積値の絶対値が偏り
閾値設定器２１３で設定された偏り閾値と比較する回路
であり、比較結果が一致する場合に、累積値の符号に基
づいて１又は−１を出力する回路である。累積加算器２
１４は入力値を累積加算し、クロックの遅れ又は進みに
応じて値が変化する出力信号を生成する位相ずれ検出信
号発生手段である。

【００２０】このように構成された第１実施例のクロッ
ク位相検出装置の動作について説明する。図２の再生信
号入力端子２０１に入力されたアナログ信号は、波形等
化器２０２で所定の波形に成形される。この等化信号は
ＰＬＬ２０３に入力され、等化信号に同期したクロック
が生成される。等化信号はＡ／Ｄ変換器２０４にも入力
され、ＰＬＬ２０３で作られたクロックでサンプリング
され、デジタルデータに変換される。

【００２１】Ａ／Ｄ変換器２０４から出力されたデジタ
ルデータは３値判別器２０５に入力され、閾値設定器２
０６の閾値を基にして、入力値を｛−１，０，１｝の３
値いずれかに判別する。例えば、閾値をａ、入力値を
ｂ、出力値をｃとすると、ｂ≦−ａの場合はｃ＝−１、
−ａ＜ｂ＜ａの場合はｃ＝０、ａ≦ｂの場合はｃ＝１と
判別する。

【００２２】パターン判別器２０７は、連続する数個の
３値データから、予め定めておいた特定のパターンを判
別する。例えば特定のパターンとして、（１，１）又は
（−１，−１）のパターンを定める。前述した図３は、
（１，１）又は（−１，−１）のパターンを判別する場
合を示している。

【００２３】図３の３値判別器３０１で判別され、３値
に対応する２ビットのデータが出力される。入力値を
［出力上位ビットｘ、出力下位ビットｙ］で表わすと、
例えば、−１は［１、１］となり、０は［０、０］とな
り、１は［０、１］となる。１又は−１が連続する場
合、下位ビットｙはどちらの場合も１が連続し、上位ビ
ットｘは１の場合は０が連続、−１の場合は１が連続す
る。つまり、下位の連続する２ビットを入力とするＡＮ
Ｄ回路３０５は連続する２データが非０であることを検
出する。ＥＸ・ＮＯＲ回路３０４は連続２データが−１
の連続又は非−１の連続であることを検出する。従っ
て、ＡＮＤ回路３０６は、１の連続又は−１の連続を検
出する。このようにして、（１，１）、（−１，−１）
のパターンが判別できる。

【００２４】Ａ／Ｄ変換器２０４の出力データは、絶対
値算出器２０８にも入力され、その絶対値が算出され
る。この絶対値は、Ｄ・ＦＦ２０９で１クロック分遅延
されて遅延信号ｍとなり、現信号ｎと共に比較器２１０
に入力される。比較器２１０は、遅延信号ｍと現信号ｎ
の振幅を比較する。この比較は、パターン判別器２０７
から（１，１）又は（−１ ，−１）のパターンが判別
された場合にのみ実行される。つまり、（１，１）又は
（−１，−１）のパターンに判別される元の２データの
絶対値のうち、どちらが大きいかが比較される。

【００２５】図４は、波形等化器２０２の出力信号とサ
ンプリングクロックの関係を示す波形図である。ここで
はサンプリングクロックのタイミングは縦線で示されて
いる。又本図の波形は位相がずれている場合の、（１，
１）又は（−１，−１）が得られるパターン（ｍ，ｎ）
の例を示している。２データの絶対値を（ｍ，ｎ）とす
ると、本図はｍ＞ｎの場合を示しており、クロックの位
相は進んでいるといえる。

【００２６】比較器２１０の比較結果は累積加算器２１
１に送られ、ｍ＞ｎ（クロック進み）の場合に１が加算
され、ｍ＜ｎ（クロック進み）の場合は−１が加算され
る。なお、累積加算器２１１の累積値は、電源投入時ま
たは再生開始時に０にリセットされるものとする。累積
加算器２１１の累積値は逐次、比較器２１２に送られ、
その絶対値があらかじめ設定された偏り閾値設定器２１
３からの閾値と比較され、一致した場合に累積値の符号
をもとに累積加算器２１４で加算が行なわれる。その場
合の加算値は、累積値が正の場合は１とし、負の場合は
−１とする。またそれと同時に、累積加算器２１１の累
積値は０にリセットされる。

【００２７】このようにして、累積加算器２１４の累積
値は、クロックが遅れている場合は小さくなり、クロッ
クが進んでいる場合は大きくなる。また、その累積速度
は、ずれ量が大きいほど速くなる。この累積値がクロッ
ク位相ずれ検出信号となる。

【００２８】なおこの実施例においては、パターン判別
器２０７で判別するパターンを、（１，１）又は（−
１，−１）としたが、他のパターンでも可能である。例
えば、（０，１，１，０）又は（０，−１，−１，
０）、（−１，１，１，−１）又は（１，−１，−１，
１）などである。

【００２９】次に第２実施例におけるクロック位相検出
装置について図面を参照しつつ説明する。図５は第２実
施例のクロック位相検出装置の構成を示すブロック図で
あり、第１実施例と同一部分は同一の名称をつけ、それ
らの説明は省略する。本図に示すように第１実施例のク
ロック位相検出装置には、再生信号入力端子５０１、波
形等化器５０２、ＰＬＬ５０３、Ａ／Ｄ変換器５０４、
３値判別器５０５、閾値設定器５０６、パターン判別器
５０７、絶対値算出器５０８、Ｄ・ＦＦ５０９、比較器
５１０が設けられている。

【００３０】カウンタ５１２はＰＬＬ５０３の生成する
クロックを入力し、このクロックを計数することにより
周期Ｍでリセットパルスを発生する回路である。累積加
算器５１１は比較器５１０の出力を累積加算し、周期Ｍ
で累積値が０にリセットされる位相ずれ方向累積手段で
ある。累積加算器５１３は累積加算器５１１の出力を累
積加算する位相ずれ検出信号発生手段である。

【００３１】このように構成されたクロック位相検出装
置の動作について説明する。なお５０１〜５１０のブロ
ックは、第１実施例の動作と同じであるので、それらの
動作説明は省略する。

【００３２】比較器５１０の比較結果は累積加算器５１
１に送られ、ｍ＞ｎ（クロック進み）の場合に１が加算
され、ｍ＜ｎ（クロック遅れ）の場合は−１が加算され
る。なお、累積加算器５１１は、電源投入時又は再生開
始時に０にリセットされる。カウンタ５１２はＰＬＬ５
０３のクロックをカウントし、予め定めておいた周期Ｍ
で累積加算器５１１にリセットパルスを出力する。累積
加算器５１１はこのリセットパルスが入力されると、そ
の時点での累積値の符号情報を累積加算器５１３に出力
すると共に、自己の累積値を０にリセットする。累積加
算器５１３は、送られてきた符号が正の場合は１を、負
の場合は−１を累積値に加算する。

【００３３】このようにして累積加算器５１３の累積値
は、クロックが遅れている場合は小さくなり、クロック
が進んでいる場合は大きくなる。またその累積速度は、
位相ずれ量が大きいほど速くなる。

【００３４】次に第３実施例におけるクロック位相検出
装置について説明する。第３実施例の構成は図５に示す
ものとほとんど同じであるので、ブロック図は省略し、
図５をもとに説明を行なう。図５中の５０１〜５１０及
び５１２の動作は、第２実施例のものと同じなので説明
は省略する。また累積加算器５１１の累積加算方法も第
２実施例と同様である。

【００３５】累積加算器５１１がカウンタ５１２からリ
セットパルスを受けると、その時点での累積値を累積加
算器５１３に送り、元の累積値を０にリセットする。累
積加算器５１３ではその値を累積加算する。

【００３６】このようにして累積加算器５１３の累積値
は、クロックが遅れている場合は小さくなり、クロック
が進んでいる場合は大きくなる。またその累積速度は、
位相のずれ量が大きいほど速くなる。

【００３７】次に第４実施例におけるクロック位相検出
装置について図面を参照しつつ説明する。図６は第４実
施例のクロック位相検出装置の構成を示すブロック図で
あり、第１〜３実施例と同一部分は同一の名称をつけ、
それらの説明は省略する。本図に示すように第４実施例
のクロック位相検出装置には、再生信号入力端子６０
１、波形等化器６０２、ＰＬＬ６０３、Ａ／Ｄ変換器６
０４、３値判別器６０５、閾値設定器６０６、パターン
判別器６０７、絶対値算出器６０８、Ｄ・ＦＦ６０９が
設けられている。

【００３８】減算器６１０はＤ・ＦＦ６０９の出力する
遅延信号ｍから、絶対値算出器６０８の出力する現信号
ｎを減算し、その値を累積加算器６１１に出力する位相
ずれ方向及び位相ずれ量予測手段である。比較器６１
２、偏り閾値設定器６１３、累積加算器６１４が更に設
けらていることも図２の第１実施例と同様である。

【００３９】このように構成された第４実施例のクロッ
ク位相検出装置の動作について、これまでの実施例と異
なる部分についてのみ説明する。絶対値算出器６０８の
出力は、Ｄ・ＦＦ６０９で１クロック分遅延され、遅延
信号ｍとして減算器６１０に入力される。減算器６１０
は遅延信号ｍから現信号ｎを減算する。この減算は、パ
ターン判別器６０７で特定のパターンが判別された場合
にのみ実行される。

【００４０】減算器６１０の減算結果は位相ずれ量累積
手段としての累積加算器６１１に送られ、累積加算され
る。なお累積加算器６１１の累積値は電源投入時又は再
生開始時に０にリセットされる。累積加算器６１１の累
積値は逐次、比較器６１２に送られる。比較器６１２は
その絶対値が予め設定された偏り閾値設定器６１３の閾
値と比較し、その閾値より大きい場合に、累積値の符号
を基に累積加算器６１４に出力して累積加算する。その
場合の加算値は、累積値が正の場合は１、負の場合は−
１となる。またそれと同時に、累積加算器６１１の累積
値は０にリセットされる。

【００４１】このようにして位相ずれ検出信号発生手段
としての累積加算器６１４の累積値は、クロックが遅れ
ている場合は小さくなり、クロックが進んでいる場合は
大きくなる。また、その累積速度は位相のずれ量が大き
いほど速くなる。

【００４２】次に第５実施例におけるクロック位相検出
装置について図面を参照しつつ説明する。図７は第５実
施例のクロック位相検出装置の構成を示すブロック図で
あり、第４実施例と同一部分は同一の名称をつけ、それ
らの説明は省略する。本図に示すように第５実施例のク
ロック位相検出装置には、再生信号入力端子７０１、波
形等化器７０２、ＰＬＬ７０３、Ａ／Ｄ変換器７０４、
３値判別器７０５、閾値設定器７０６、パターン判別器
７０７、絶対値算出器７０８、Ｄ・ＦＦ７０９、減算器
７１０が設けられていることは、第４実施例と同様であ
る。また累積加算器７１１、カウンタ７１２、累積加算
器７１３が設けられていることも、図５の第２実施例と
同様である。

【００４３】このように構成された第５実施例のクロッ
ク位相検出装置の動作について説明する。図７における
７０１〜７１０のブロックは、第４実施例の動作と同じ
であるのでそれらの動作説明は省略する。位相ずれ方向
及び位相ずれ量予測手段としての減算器７１０の減算結
果は累積加算器７１１に送られて累積加算される。なお
位相ずれ量累積手段としての累積加算器７１１の累積値
は、電源投入時又は再生開始時に０にリセットされる。

【００４４】カウンタ７１２は、ＰＬＬ７０３のクロッ
クをカウントし、予め定めておいた周期で累積加算器７
１１にリセットパルスを出力する。累積加算器７１１は
リセットパルスを受けると、その時点での累積値の符号
情報を累積加算器７１３に送ると共に、自己の累積値を
０にリセットする。累積加算器７１３は、送られてきた
符号が正の場合は１を、負の場合は−１を累積加算して
出力する。

【００４５】このようにして位相ずれ検出信号発生手段
としての累積加算器７１３の累積値は、クロックが遅れ
ている場合は小さくなり、クロックが進んでいる場合は
大きくなる。またその累積速度は位相のずれ量が大きい
ほど速くなる。

【００４６】次に第６実施例におけるクロック位相検出
装置について説明する。第６実施例の構成は図７に示す
ものとほとんど同じであるので、ブロック図は省略し、
図７をもとに説明を行なう。図７中の７０１〜７１０及
び７１２の動作は、第５実施例のものと同じなので説明
は省略する。また累積加算器７１１の累積加算方法も第
５実施例と同様である。

【００４７】累積加算器７１１はカウンタ７１２からリ
セットパルスが入力されると、その時点での累積値を累
積加算器７１３に送り、累積値を０にリセットする。累
積加算器７１３はその値を累積加算して出力する。

【００４８】このようにして累積加算器７１３の累積値
は、クロックが遅れている場合は小さくなり、クロック
が進んでいる場合は大きくなる。またその累積速度は、
位相のずれ量が大きいほど速くなる。

【００４９】なお、以上の各実施例を実際の回路として
構成する際には、各部にＤフリップフロップなどを配し
て、信号のタイミングを合わせることが必要である。

【００５０】

【発明の効果】以上のように本発明によれば、入力され
たアナログ信号に対するサンプリングクロックの位相ず
れを確実に検出できるようになる。この検出信号を用い
てサンプリングクロックの位相ずれを補正すれば、波形
等化後の信号をビタビ符号を用いて復号を行うに際し、
誤り率が大幅に低減された信号が得られる。

【図面の簡単な説明】

【図１】本発明のクロック位相検出装置の概念を示すブ
ロック図である。

【図２】第１実施例のクロック位相検出装置の構成を示
すブロック図である。

【図３】各実施例のクロック位相検出装置に用いられる
パターン判別器の構成例を示すブロック図である。

【図４】入力波形とサンプリングクロックとの位相ずれ
の様子を示す波形図である。

【図５】第２及び第３実施例のクロック位相検出装置の
構成を示すブロック図である。

【図６】第４実施例のクロック位相検出装置の構成を示
すブロック図である。

【図７】第５及び第６実施例のクロック位相検出装置の
構成を示すブロック図である。

【符号の説明】

１０１，２０１，５０１，６０１，７０１ 再生信号入
力端子 １０２，２０２，５０２，６０２，７０２ 波形等化器 １０３，２０３，５０３，６０３，７０３ ＰＬＬ １０４，２０４，５０４，６０４，７０４ Ａ／Ｄ変換
器 １０５ 仮判定器 １０６ パターン抽出器 １０７ 位相ずれ予測器 １０８ 位相ずれ検出器 １０９ 位相ずれ検出信号出力端子 ２０５，５０５，６０５，７０５ ３値判別器 ２０６，５０６，６０６，７０６ 閾値設定器 ２０７，５０７，６０７，７０７ パターン検出器 ２０８，５０８，６０８，７０９ 絶対値算出器 ２０９，３０２，３０３，５０９，６０９，７０９ Ｄ
フリップフロップ ２１０，２１２，５１０，６１０，６１２ 比較器 ２１１，２１４，５１１，５１３，６１１，６１４，７
１１，７１３ 累積加算器 ２１３，６１３ 偏り閾値設定器 ３０４ ＥＸ・ＮＯＲ回路 ３０５，３０６ ＡＮＤ回路 ５１２，７１２ カウンタ

Claims (10)

【特許請求の範囲】
1. 【請求項１】 Ａ／Ｄ変換器で入力アナログ信号をデジ
   タル信号に変換する際、サンプリングクロックの位相の
   ずれを検出するクロック位相検出装置であって、 前記Ａ／Ｄ変換器の出力信号を設定された閾値により離
   散値に仮判定する仮判定手段と、 前記仮判定手段の仮判定結果から、特定の離散値の配列
   を特定パターンとして抽出するパターン抽出手段と、 前記パターン抽出手段から特定パターンが抽出されたと
   き、前記Ａ／Ｄ変換器の出力信号のうち、各クロック毎
   の振幅をそれぞれ比較してクロック位相のずれ方向を数
   値化して予測する位相ずれ方向予測手段と、 前記位相ずれ方向予測手段で予測したずれ方向の数値を
   累積加減算し、その累積値が規定値に達した際に、クロ
   ック位相ずれ検出信号を発生する位相ずれ検出手段と、
   を具備することを特徴とするクロック位相検出装置。
2. 【請求項２】 Ａ／Ｄ変換器で入力アナログ信号をデジ
   タル信号に変換する際、サンプリングクロックの位相の
   ずれを検出するクロック位相検出装置であって、 前記Ａ／Ｄ変換器の出力信号を設定された閾値により離
   散値に仮判定する仮判定手段と、 前記仮判定手段の仮判定結果から、特定の離散値の配列
   を特定パターンとして抽出するパターン抽出手段と、 前記パターン抽出手段から特定パターンが抽出されたと
   き、前記Ａ／Ｄ変換器の出力信号のうち、各クロック毎
   の振幅をそれぞれ比較してクロック位相のずれ方向を数
   値化して予測する位相ずれ方向予測手段と、 前記位相ずれ方向予測手段で予測したずれ方向の数値を
   累積加減算する位相ずれ方向累積手段と、 前記位相ずれ方向累積手段の累積値が規定値に達した際
   に、クロック位相ずれ検出信号を発生する位相ずれ検出
   信号発生手段と、を具備することを特徴とするクロック
   位相検出装置。
3. 【請求項３】 Ａ／Ｄ変換器で入力アナログ信号をデジ
   タル信号に変換する際、サンプリングクロックの位相の
   ずれを検出するクロック位相検出装置であって、 前記Ａ／Ｄ変換器の出力信号を設定された閾値により離
   散値に仮判定する仮判定手段と、 前記仮判定手段の仮判定結果から、特定の離散値の配列
   を特定パターンとして抽出するパターン抽出手段と、 前記パターン抽出手段から特定パターンが抽出されたと
   き、前記Ａ／Ｄ変換器の出力信号のうち、各クロック毎
   の振幅をそれぞれ比較してクロック位相のずれ方向を数
   値化して予測する位相ずれ方向予測手段と、 前記位相ずれ方向予測手段で予測したずれ方向の数値を
   累積加減算する位相ずれ方向累積手段と、 前記位相ずれ方向累積手段の累積値の符号に基づき、一
   定周期でクロック位相ずれ検出信号を発生する位相ずれ
   検出信号発生手段と、を具備することを特徴とするクロ
   ック位相検出装置。
4. 【請求項４】 Ａ／Ｄ変換器で入力アナログ信号をデジ
   タル信号に変換する際、サンプリングクロックの位相の
   ずれを検出するクロック位相検出装置であって、 前記Ａ／Ｄ変換器の出力信号を設定された閾値により離
   散値に仮判定する仮判定手段と、 前記仮判定手段の仮判定結果から、特定の離散値の配列
   を特定パターンとして抽出するパターン抽出手段と、 前記パターン抽出手段から特定パターンが抽出されたと
   き、前記Ａ／Ｄ変換器の出力信号のうち、各クロック毎
   の振幅をそれぞれ比較してクロック位相のずれ方向を数
   値化して予測する位相ずれ方向予測手段と、 前記位相ずれ方向予測手段で予測したずれ方向の数値を
   累積加減算する位相ずれ方向累積手段と、 前記位相ずれ方向累積手段の累積値に基づき、一定周期
   でクロック位相ずれ検出信号を発生する位相ずれ検出信
   号発生手段と、を具備することを特徴とするクロック位
   相検出装置。
5. 【請求項５】 Ａ／Ｄ変換器で入力アナログ信号をデジ
   タル信号に変換する際、サンプリングクロックの位相の
   ずれを検出するクロック位相検出装置であって、 前記Ａ／Ｄ変換器の出力信号を設定された閾値により離
   散値に仮判定する仮判定手段と、 前記仮判定手段の仮判定結果から、特定の離散値の配列
   を特定パターンとして抽出するパターン抽出手段と、 前記パターン抽出手段から特定パターンが抽出されたと
   き、前記Ａ／Ｄ変換器の出力信号のうち、各クロック毎
   の振幅をそれぞれ比較してクロック位相のずれ方向及び
   ずれ量を予測する位相ずれ方向及び位相ずれ量予測手段
   と、 前記位相ずれ方向及び位相ずれ量予測手段で得られた位
   相ずれ予測量を累積加減算する位相ずれ量累積手段と、 前記位相ずれ量累積手段の累積値が規定値に達した際
   に、クロック位相ずれ検出信号を発生する位相ずれ検出
   信号発生手段と、を具備することを特徴とするクロック
   位相検出装置。
6. 【請求項６】 Ａ／Ｄ変換器で入力アナログ信号をデジ
   タル信号に変換する際、サンプリングクロックの位相の
   ずれを検出するクロック位相検出装置であって、 前記Ａ／Ｄ変換器の出力信号を設定された閾値により離
   散値に仮判定する仮判定手段と、 前記仮判定手段の仮判定結果から、特定の離散値の配列
   を特定パターンとして抽出するパターン抽出手段と、 前記パターン抽出手段から特定パターンが抽出されたと
   き、前記Ａ／Ｄ変換器の出力信号のうち、各クロック毎
   の振幅をそれぞれ比較してクロック位相のずれ方向及び
   ずれ量を予測する位相ずれ方向及び位相ずれ量予測手段
   と、 前記位相ずれ方向及び位相ずれ量予測手段で得られた位
   相ずれ予測量を累積加減算する位相ずれ量累積手段と、 前記位相ずれ量累積手段の累積値の符号に基づき、一定
   周期でクロック位相ずれ検出信号を発生する位相ずれ検
   出信号発生手段と、を具備することを特徴とするクロッ
   ク位相検出装置。
7. 【請求項７】 Ａ／Ｄ変換器で入力アナログ信号をデジ
   タル信号に変換する際、サンプリングクロックの位相の
   ずれを検出するクロック位相検出装置であって、 前記Ａ／Ｄ変換器の出力信号を設定された閾値により離
   散値に仮判定する仮判定手段と、 前記仮判定手段の仮判定結果から、特定の離散値の配列
   を特定パターンとして抽出するパターン抽出手段と、 前記パターン抽出手段から特定パターンが抽出されたと
   き、前記Ａ／Ｄ変換器の出力信号のうち、各クロック毎
   の振幅をそれぞれ比較してクロック位相のずれ方向及び
   ずれ量を予測する位相ずれ方向及び位相ずれ量予測手段
   と、 前記位相ずれ方向及び位相ずれ量予測手段で得られた位
   相ずれ予測量を累積加減算する位相ずれ量累積手段と、 前記位相ずれ量累積手段の累積値に基づき、一定周期で
   クロック位相ずれ検出信号を発生する位相ずれ検出信号
   発生手段と、を具備することを特徴とするクロック位相
   検出装置。
8. 【請求項８】 前記パターン抽出手段は、 （１，１）又は（−１，−１）のパターンを抽出するも
   のであることを特徴とする請求項１〜７のいずれか１項
   記載のクロック位相検出装置。
9. 【請求項９】 前記パターン抽出手段は、 （０，１，１，０）又は（０，−１，−１，０）のパタ
   ーンを抽出するものであることを特徴とする請求項１〜
   ７のいずれか１項記載のクロック位相検出装置。
10. 【請求項１０】 前記パターン抽出手段は、 （−１，１，１，−１）又は（１，−１，−１，１）の
    パターンを抽出するものであることを特徴とする請求項
    １〜７のいずれか１項記載のクロック位相検出装置。