JPH09509284A - シリコン−オン−インシュレータ基板上のキャパシタ無しｄｒａｍ素子 - Google Patents

Abstract

(57)【要約】 ＤＲＡＭが、シリコン−オン−インシュレータ基板（２２）のシリコン膜上に或る導電型の第１の半導体領域（１８）を有している。反対の導電型の第２（１６）及び第３（１４）の半導体領域が第１の半導体領域（１８）内に形成されている。第１の半導体領域（１８）と同じ導電型の半導体領域（１２）が、より高いドーピング濃度を有する第２の半導体領域（１６）内に形成されている。絶縁層（１１）が半導体表面上に形成されている。絶縁層（１１）の頂部に、ゲート電極（１０）が形成され、これが第１（１８）、第２（１６）、第３（１４）、第４（１２）の半導体領域と少なくとも部分的に重なっている。蓄積ノード（２４）が、第２（１６）及び第３（１４）の半導体領域の間で第１の半導体領域（１８）内に形成されて、これに、情報が記憶される。蓄積ノード（２４）内に蓄積される電荷の量は、第４の半導体領域（１２）、第２の半導体領域（１６）、蓄積ノード（２４）、及びゲート電極（１０）を含む第１のトランジスタによって制御される。

Description

【発明の詳細な説明】 シリコン−オン−インシュレータ基板上のキャパシタ無しＤＲＡＭ素子 発明の背景 この発明は一般的に半導体素子に関係し、より詳細には、本発明はダイナミッ ク−ランダム−アクセスメモリ及びセル構造に関係する。 ダイナミック−ランダム−アクセスメモリ（ＤＲＡＭ）は、主要な半導体製品 であり、半導体工業の「技術的な原動力」であった。ＤＲＡＭの商業的な成功は 、単位メモリセルが小さく、高い記憶密度及び低コストが可能にされたことから 結果された。ＤＲＡＭセルは読出／書込動作の制御のための一つのトランジスタ と電荷蓄積のための一つのキャパシタを含んでいる。トランジスタは、利用可能 な最も小さい特徴サイズのトランジスタを使用し、従って、リソグラフィー、ト ランジスタ寸法縮小及び分離の様な先端技術を押し進めている。ＤＲＡＭのため に開発された技術は、他の半導体製品を製造するために後で使用することが出来 る。 しかしながら、６４メガビット及びそれ以上のＤＲＡＭ技術の挑戦が成功する か否かは、トランジスタ縮小寸法よりも小さな面積に大容量を如何にして構築す るかということにかかっている。記憶容量は、十分な雑音対信号比を与えるため には約３０ｆＦを必要とする。新規な誘電率材料又は新規なメモリセル構造が、 現在のＤＲＡＭ技術に対する主要な興味の関心事と成っている。６４メガビット 及びそれ以上のＤＲＡＭの製造工程はより一層困難になっているという事実の外 に、開発及び製造コストが著しく上昇しており、ＤＲＡＭ用に開発された技術は 、他の半導体製品に対して拡張することが出来ないということがある。Ｃ_S＝３ ０fFの制限は、セル動作の原理、蓄積キャパシタ及び読出（ビットライン）キャ パシタとの間での電荷の分配（即ち、一次的誤動作を生じうる読出機構）が変化 しない場合、軽減しがたく、ギガビットＤＲＡＭ技術に対してはより厳しくなる だけである。 「利得セル」の概念が、大きなセル容量に依存することを低減するために提案 されている。提案された多くの利得セルは、ソフトエラーの考慮によりそのサイ ズの下限が決められる（〜１０ｆＦ）より小さいキャパシタ内に蓄積される電荷 を、付加的なトランジスタ（例えば、ＪＦＥＴ、ＣＭＯＳ、又はＢＪＴ）を使用 して増幅する。しかしながら、これらの利得セルは、より大きなセルレイアウト 面積を取るか、複雑な製造プロセスを含み、いずれにしても、開発及び製造コス トが増大される。利得セルの他の別の種類のものは「動的（ダイナミック）閾値 」の概念を使用する。これら利得セルは大きな蓄積キャパシタを必要としない、 しかしながら、動的閾値の動作に基づく利得セルは、製造工程の状態に敏感であ り、製造するのが困難である。 発明の要約 本発明は、大きな読出電流、α粒子誘起一時的誤動作に対して良好な耐性、及 び簡単な製造プロセスを伴うシリコン−オン−インシュレ一タ(silicon-on-insu lator)基板上のキャパシタ無しＤＲＡＭを提供する。ＳＯＩ基板の使用は、従来 の素子を不可能又は非現実的にする多くの問題を避けるばかりでなく、製造工程 を大幅に簡単にする。キャパシタ無しＤＲＡＭ素子が動的閾値素子に類似する動 作コンセプトを採用するので、大容量キャパシタが必要とされない。キャパシタ 無しＤＲＡＭにおいて、電荷はシリコン−オン−インシュレータ基板の薄いシリ コン膜の全面に蓄積される。蓄積された電荷は読出トランジスタの機能に変化を 加える（具体的には、ＭＯＳＦＥＴの閾値電圧）。キャパシタ無しＤＲＡＭセル で読み出された電荷の量は、通常のＤＲＡＭセル（〜１００ｆＣ）で読み出され る電荷量を容易に越えることが出来る。 図面の簡単な説明 図１Ａは、本発明の一実施の形態に従うキャパシタ無しＤＲＡＭセルの断面図 、 図１Ｂは、ＤＲＡＭセルの概略図、 図２は、「０」蓄積状態のＤＲＡＭセルのエネルギーバンド図、 図３は、書込動作中のＤＲＡＭセルのエネルギーバンド図、 図４は、「１」が蓄積されたＤＲＡＭセルのエネルギーバンド図、 図５、読出動作中のＤＲＡＭセルのエキルギーバンド図、 図６は、ＤＲＡＭセルがパージされた場合のエキルギーバンド図、 図７は、読出／書込サイクル中のＤＲＡＭセルの遷移ＲＢＬ電流を示す、 図８は、蓄積電子がある場合と無い場合の読出（ＷＬ）電圧に対する読出（Ｒ Ｂ Ｌ）電流を示す、 図９は、本発明の一実施例に従うＤＲＡＭセルアレイの平面図、 図１０は、図９のＤＲＡＭセルアレイの概略図、 図１１は、図９のＤＲＡＭセルアレイの別の実施の形態の概略図、 図１２は、本発明の別の実施の形態に従うＤＲＡＭセルのアレイの平面図、 図１３は、ビットラインＢＬに沿った図１２のＤＲＡＭ素子アレイの断面図、 図１４は、図１２のＤＲＡＭ素子アレイの概略図。 例示の実施の形態の詳細な技術 キャパシタ無しＤＲＡＭ素子の断面図である図１Ａにおいて、この素子は、ゲ ート絶縁体１１上に形成されたゲート１０、ｎ⁺⁺書込ビットライン（ＷＢＬ）12 、ｐ⁺読出ビットライン（ＲＢＬ）１４、及びｐ⁺埋込ワードライン（ＢＷＬ）１ ６を有している。この素子は、支持基板２２から素子を絶縁する第１の絶縁層２ ０上の半導体層１８内に形成される。基板及び絶縁層は、一体化することが出来 、従来のシリコン−オン−サファイア構造とするとことが出来る。この素子は図 １の各領域において、反対の導電型の半導体を使用して実現することが出来る。 書込トランジスタはＷＢＬ、ＢＷＬ、フローティングボディ、及びゲートから成 っている。読出トランジスタは、ＲＢＬ、フローティング、蓄積ノード２４、Ｂ ＷＬ及びゲート（ＦＩＧ．１Ｂ）から成る。これらは、一つのコンパクトな構造 に一体化されている。通常のＤＲＡＭと比較すると、製造プロセスがより簡単に なる。本発明の断面図が、米国特許第４３９５７２３号で教示される素子と類似 の様に見えるが、重要な点で異なっている。本発明において、新規なＢＷＬは、 米国特許４３９５７２３号の図１Ａのフローティング蓄積ノード１０２、図２Ａ の２０２、図３Ａの３０２、図４Ａの４０２に類似しているが、蓄積ノードでは 無い。この新規なＢＷＬは、周辺回路に電気的に接続されている。本発明におい て、蓄積ノードは、グランド又はＶ_ccにバイアスされている米国特許第４３９５ ７２３号における図１Ａのノード１０４、図２Ａの２０４、図３Ａの３０４、及 び図４Ａの４０４に似ているが、フローティングボディである。米国特許第４３ ９５７２３号において教示される装置では、蓄積ノードは基板上の反対の導電型 の半導体の領域に構築されている。従って、基板は高い導電率（米国特許４３９ ５７ ２３の図１Ａの１０４、図２Ａの２０４、図３Ａの３０４、及び図４Ａの４０４ ）を結果する低いドーピング濃度を必要とする。蓄積ノードは、大きい接合容量 （米国特許第４３９５７２３号における図１Ａ内のＣ₁、図２Ａ、３Ａ、４Ａの 類似物）を結果する高いドーピング濃度を必要とする。これらは、米国特許第４ ３９５７２３号で教示される素子を非現実的なものとする重大な欠点である。読 出電流を供給するトランジスタ（米国特許４３９５７２３号の図１Ａの１２０乃 至１０６、図２Ａの２２０乃至２０６、図３Ａの３２０乃至３０６、及び図４Ａ の４２０乃至４０６）は、電流が、低濃度ドープされた高い抵抗率領域を流れる ことを要求する垂直型トランジスタ（ソースがドレーン下に位置している）であ る。この追加の抵抗は、従来の横方向型トランジスタと比較して利用可能な電流 を相当減少する。更に、メモリのビットライン（米国特許第４３９５７２３号の 図１Ａの１２０、図２Ａの２２０、図３Ａの３２０、図４Ａの４２０）は、更に 速度性能を低下する大きな接合容量（米国特許第４３９５７２３号の図１ＡのＣ₁ 及び図２Ａ、図３Ａ及び４Ａの類似物）を有しており、更に速度性能を低下す る。第３の欠点は、必要な負の電圧（米国特許第４３９５７２３号の表１）を導 くことが困難なことにある。シリコン−オン−インシュレータが無いと、負の電 圧を搬送する素子を絶縁する３重ウェル（井戸）技術を使用することになり、よ り複雑な回路設計を結果し、より大きなチップサイズ、より低い性能、及びより 高いコストを結果する。結果として、蓄積ノード接合が大きいために、α粒子誘 起一時的誤動作が問題となる。 本発明において、蓄積領域は、基板上に形成されなく、出発材料自体である。 本発明は、シリコン−オン−インシュレータ基板によってこれらの問題の全てを 解決する。シリコン−オン−インシュレータ基板上で、負の電圧を搬送する素子 が、特別の予防策無しに、正の電圧を搬送する素子から（酸化物により、ｐｎ接 合によるのでは無く）分離することが出来る。α粒子誘起一時的誤動作への耐性 が改良される。これは、接合面積が減少し、α粒子によって発生された電荷の蓄 積ノードへの経路が遮断されるためである。更に、低い抵抗率のソース及びドレ ーンを有する通常の横方向型トランジスタが読み出し及び書き込みのために使用 される。読出電流の強度は減少されない。また、読出ビットラインの容量は、よ り小さい。これは、それが、低濃度ドープされた基板上の（ＲＢＬとフローティ ングボディとの間の）接合容量に接続されているためである。大きい読出電流及 び小さいビットライン容量が、ＤＲＡＭの性能を決定する上での重要な因子であ る。 第１の実施の形態において、メモリ素子は表１に従って作動する。 記憶状態“０”及び“１”は、ＷＢＬから蓄積ノードに注入された多数キャリ アの量によって識別される（アキュムレーションモード動作）。これは、米国特 許第４３９５７２３号で報告された素子とは基本的に異なっている。米国特許第 ４３９５７２３号では、“０”及び“１”の記憶状態が、蓄積ノードから出る多 数キャリアの減少によって識別される（デプリーションモード動作）。この実施 の形態において、キャパシタ無しＤＲＡＭ素子が読み出し及び書き込みを達成し ない時、即ち、ホールド状態にある場合、バイアス電圧は、ＷＬI.8Ｖ、ＲＢＬ 及びＷＢＬ0.6Ｖ及びＢＷＬ０Ｖである。正のＷＬ電圧はフローティングボディ での累積に役に立つ方向にある。電子の供給が無くして累積層が形成されるので 、電位ウェル（井戸）がフローティングボディ内に形成される（図２）。ＷＬ電 圧は、３Ｖまで上昇する。ＷＢＬが“１”を書き込むために0.6Ｖにバイアスさ れ、“０”を書き込みために1.8Ｖ（1.2Ｖよりも大きければ十分）にバイアスさ れる。“１”を書き込むためにＷＬ電圧が３Ｖ及びＷＢＬ電圧が0.6Ｖとなると 、書込ＮＭＯＳＦＥＴが切り換わり、電子がＷＢＬから蓄積ノードへ注入し、電 位 ウェルが「充電され」、即ち、ＷＢＬ及びフローティングボディのフロント表面 のフェルミレベルが一致するまで、フローティングボディのフロント表面の累積 層に供給される。書込時間は、数ナノ秒以下である。“０”書き込むために、Ｗ ＢＬは1.8Ｖにバイアスされる。電子がバリア（障壁）によってブロックされ、 電位ウェルが空に留まる（図３）。キャパシタ無しＤＲＡＭ素子を書き込んだ後 、ＷＬはホールディング電圧1.8Ｖ（図２及び４）に戻る。 キャパシタ無しＤＲＡＭ素子の書込機構は、実施例に記述される様にＭＯＳＦ ＥＴ動作に限定されない。書込動作としてパンチスルー及びトンネリングが同様 に使用することの出来る可能な機構である。或る幾つかのキャパシタ無しＤＲＡ Ｍ素子アレイレイアウトに対して、ＢＷＬが全てのアレイに対して共通では無い が、ＷＬ方向に沿って並べられている場合、ＢＷＬ電位を書込動作に対して使用 することが出来る。実際、ＷＬ及びＢＷＬの両方を書込動作に対して使用するこ とは利点がある。これは、もしＢＷＬが書き込み中に0.6Ｖにまでバイアスされ る場合、2.5Ｖの様なより低いＷＬ電圧が必要とされるからである。 読出動作のために、ＷＬは0.6Ｖにバイアスされる。蓄積ノードの電位がＷＬ 電圧に容量結合されると、ホールバリアが減少される。キャパシタ無しＤＲＡＭ 素子が、蓄積ノードのフロント表面蓄積層内に電子を有して、“１”の状態にあ る。読出トラジスタが0.6Ｖの時ターンオンし、大きなホール電流がＲＢＬから ＢＷＬへ流れ、ＲＢＬで検出されるべき信号を発生する。キャパシタ無しＤＲＡ Ｍが“０”の状態にあり、フローティングボディのフロントチャンネル内に電子 が存在しない場合、読出トランジスタは、ＷＬで0.6Ｖの時にターンオンし、Ｒ ＢＬからＢＷＬへ流れる電流は無い（図５）。読出トランジスタの動作は、デバ イスの設計に依存して、ＭＯＳＦＥＴ又はＢＪＴの何れかの様に機能させること ができる。例えば、ＷＬが読出電圧にバイアスされる時、ＷＬからフローティン グボディに結合する電圧が、膜が完全に欠損されフローティングボディのバンド 湾曲が大きい場合の様に、強いと、読出トランジスタは、より一層ＭＯＳＦＥＴ の様に振る舞い、読出動作は非破壊的である。これは、バック表面のホールバリ アが低くても、フロント表面の層内に存在する電子の電位バリアが高く維持され るからである。ＷＬからフローティングボディへの電位の結合が、シリコン膜の バンド湾曲が小さく膜が完全に空乏していない場合の様に弱い場合、フローティ ングボディの一部分が疑似中性であり、読出トランジスタがＢＪＴとして振る舞 う。この読取動作が、破壊的であるのは、ホールバリアが低い時フロント表面累 積層内の電子バリアが低からである。この場合、シリコン−オン−インシュレー タ膜のバック表面を通してＲＢＬからＢＷＬへホールが流れる必要がない。 この実施の形態において、再び書き込みが行なわれる前に、キャパシタ無しＤ ＲＡＭ素子は、状態“０”にされる必要がある。これを達成する一つの方法は、 破壊読出を採用し、キャパシタ無しＤＲＡＭ素子が、読出しの後に書込みが可能 とされる。読出操作が非破壊的である場合、光学的パージ動作を採用することが 出来る。パージは、０又は負の電圧をＷＬに加えることにより、電位ウェルから 電子を吐き出すことにより、達成することが出来る。ＢＬ電圧を増大することに より、セルのパージ効率を助けることが出来、読出トランジスタの強度のターン オンを避けることが出来る。第１の実施の態様における、キャパシタ無しＤＲＡ Ｍ素子のメモリ動作が、数値シミュレーションによって、図７及び８で、説明さ れている。 第２の実施の態様において、キャパシタ無しＤＲＡＭセルは、表２に従って、 デプリーションモードで作動することが出来る。 この実施の形態に対する動作モードは、米国特許第４３９５７２３号の従来技 術に類似しているが、蓄積ノードが異なっている。ホールディング状態において 、ＷＬは、０Ｖにバイアスされる。“０”書き込みにおいて、ＷＢＬは２Ｖにバ イアスされ、ＷＬは３Ｖにバイアスされ、書込ＮＭＯＳＦＥＴをターンオンし、 フ ローティングボディが２Ｖまで増加され、読出ＰＭＯＳＦＥＴの閾値電圧を増加 する。“１”書き込み状態において、ＷＢＬは０Ｖにバイアスされ、ＷＬが３Ｖ にバイアスされ、フローティングボディが０Ｖに帯電される。読み出しのために 、ＷＬが−1.5Ｖにバイアスされる、ＲＢＬが−１Ｖにバイアスされる。“０” 及び“１”状態が従って、読出トランジスタが異なった閾値電圧を有することに より、識別される。読出動作は非破壊的である。この実施の形態は、ＷＬからＢ ＷＬへの電圧結合は、ＷＬからフローティングボディへの電圧結合よりも強いこ とを要求する。しかしながら、ＢＷＬはより高いドーピング濃度、従って、ＷＬ からより弱い電圧結合を通常有している。ＷＬからＢＷＬへの電圧結合を増加す る一つの方法は、ＷＬとＢＷＬとの間の領域内でより薄い酸化物を使用すること である。 メモリアレイアーキテクチャーの実施の形態において、上述されたキャパシタ 無しＤＲＡＭ素子は図９に示される様に二次元的なコンタクト無しのアレイとす ることが出来る。その説明図が図１０に示される。ＢＷＬが常時グランドされて いる場合、それらは、数個の行（ロー）毎にＷＬに平行な金属又はポリサイドの 相互接続を介して接続することが出来る。キャパシタ無しＤＲＡＭ素子の高速性 能を完全に探索するために、メモリアレイ列（コラム）毎に２つのメタルライン （一方がＲＢＬであり他方がＷＢＬ）を使用することが、ＲＢＬが低い容量を有 するために望ましい。しかしながら、メモリ密度を考慮すると、コラム毎に１つ のメタルラインを使用するのが望ましい。キャパシタ無しＤＲＡＭ素子の読出及 び書込動作は全く独立しており、読出動作中ＷＢＬを高インピーダンスノードと することが出来、且つ書き込み動作中ＲＢＬを高いインピーダンスノードとする ことが出来る。「別のメタル機構」の概念は、スイッチングトランジスタを伴う 一つのメタルでＲＢＬ及びＷＢＬを共有することにより、ビット当たり１つのメ タルラインを達成することが出来る。例えば、書込サイクルが開始する以前にＢ ＷＬが選択トランジスタＳ₂及びメタルラインを介して０Ｖに帯電される。次に 、Ｓ２がターンオフされ且つＳ₁がターンオンされてメタルラインがＷＢＬに接 続され、書込みが達成される。読出サイクルが同時に達成出来る。 キャパシタ無しＤＲＡＭ装置のアレイ密度を改良することに徹した別の実施の 形態は、ＲＢＬ及びＷＢＬの両方に対して一つのメタルビットラインを使用する 。この仕方では、メモリセルサイズは４（Ｆ＋ａ）²に減少することが出来る。 ここで、Ｆは最小の特徴サイズであり、ａはアライメント許容誤差である。例え ば、図１２、１３、及び１４は、アレイレイアウト、ＢＬに沿ったアレイ断面、 及びアレイの概略図。この実施の形態の動作電圧は表３にリストされている。 ２つの隣接するＷＬ（図１２及び１４のＷＬ１及びＷＬ２）は、一つのＢＷＬ で始まるので、図１２内のＷＬ１が選択される時、データ妨害をさけるためにＷ Ｌ２が1.5Ｖにバイアスされる必要がある。ＲＢＬ及びＷＢＬの両方に対して１ ビットラインを使用するために支払われる対価は、読出及び書込動作が別々に最 適化されることが出来ないことにある。ビットライン電圧のスウィングは、約0. 6Ｖに制限され、非選択列内のメモリ素子内のデータを妨害することを避けてい る。 本発明は、特定の実施の形態を参照して記述されたが、この記述は、本発明を 説明するものであり、本発明を限定する様に構成されるべきではない。種々の変 更及び応用が、添付の請求の範囲によって規定される本発明の真の精神及び範囲 から離れることなく、当業者に対して可能である。

Claims (1)

1. 【特許請求の範囲】 １．支持基板、この基板上の第１の絶縁層、及び前記第１の絶縁層上の半導体層 から成り、前記半導体層が表面を有している本体、 前記表面に接触し、前記第１の絶縁層によって前記基板から電気的に絶縁さ れており、第１の導電型の実質的なドーパント濃度を有する蓄積ノードであり、 前記表面に接触し、前記蓄積ノードから離され、前記第１の導電型の正味の ドーパント濃度を有する書込ビットライン領域、 前記表面に接触し、前記蓄積ノードと前記書込ビットラインとの間に位置し 、且つこれらと接触しており、第２の導電型の実質的なドーパント濃度を有する 埋込ワードライン領域、 前記表面に接触し且つ前記蓄積ノードに前記埋込ワードライン領域とは反対 の側から接触し、前記第２の導電型の実質的なドーパント濃度を有している読出 ビットライン領域、 前記表面上の第２の絶縁層、及び 前記蓄積ノード及び前記埋込ワードライン領域の上方の前記絶縁層上に位置 し、前記書込ビットライン領域、前記埋込ワードライン領域、及び前記蓄積ノー ドと共に書込トランジスタとして機能し、前記埋込ワードライン領域、前記蓄積 ノード、及び読出ビットライン領域と共に読出トランジスタとして機能とする、 前記第２の絶縁層上のゲート電極、から成るキャパシタ無しダイナミックメモリ セル。 ２．前記第１の導電型がｎ型であり前記第２の導電型がｐ型である請求項１記載 のメモリセル。 ３．前記セルへの書き込みの際に、前記埋込ワードライン領域からの電子が前記 蓄積ノードへ流れ、前記読出トランジスタのコンダクタンスを増大する請求項２ 記載のメモリセル。 ４．前記セルへの書き込みの際に、前記蓄積ノードは、前記書込ビットライン領 域からの正の電圧で帯電され、前記読み出しトランジスタの閾値電圧を増大する 請求項２記載のメモリセル。 ５．前記本体は、シリコン酸化物から成る前記第１の絶縁層と、シリコンから成 る前記半導体層とを有するシリコン基板から成る請求項４記載のメモリセル。 ６．前記本体は、シリコン酸化物から成る前記第１の絶縁層とシリコンから成る 前記半導体層とを有するシリコン基板から成る請求項１記載のメモリセル。 ７．行及び列で構成されたメモリセルアレイから成るダイナミックランダムアク セスメモリであり、各メモリセルが、 支持基板、この基板上の第１の絶縁層、及び前記第１の絶縁層上の半導体層 を含み、前記半導体層が表面を有する本体、 前記半導体層内にあって前記表面に接触し、前記第１の絶縁層によって前記 基板から電気的に絶縁されており、第１の導電型の実質的なドーパント濃度を有 する、蓄積ノード、 前記表面に接触し、前記蓄積ノードから離され、前記第１の導電型の正味の ドーパント濃度を有する書込ビットライン領域、 前記表面に接触し、前記蓄積ノードと前記書き込みビットラインとの間に位 置し、且つこれらと接触しており、第２の導電型の実質的なドーパント濃度を有 する埋込ワードライン領域、 前記表面に接触し且つ前記蓄積ノードに前記埋め込みワードライン領域とは 反対の側から接触し、前記第２の導電型の実質的なドーパント濃度を有する読出 ビットライン領域、 前記表面上の第２の絶縁層、及び 前記蓄積ノード及び前記埋込ワードライン領域の上方の前記絶縁層上に位置 し、前記書込ビットライン領域、前記埋込ワードライン領域、及び前記蓄積ノー ドと共に書込トランジスタとして機能し、前記埋込ワードライン領域、前記蓄積 ノード、及び前記読出ビットライン領域と共に読出トランジスタとして機能する 、前記第２の絶縁層上のゲート電極、から成り、 各メモリセルの前記本体が共通基板の一部から成ることを特徴とするダイナ ミックランダムアクセスメモリ。 ８．行に沿ったセルの全てのゲート電極を相互接続する導電性ワードライン、及 び列に沿ってセルを相互接続する少なくとも一つの導電性ビットラインを含む請 求項７記載のダイナミックランダムアクセスメモリ。 ９．前記少なくとも一つの導電性ビットラインを前記列内の全てのビットライン 領域に及び前記列内の全ての読出ビットライン領域に選択的に接続するためのス イッチ手段を含む請求項８記載のダイナミックランダムアクセスメモリ。 10．前記列内の全ての書込ビットライン領域に接続された書込ビットライン、及 び前記列内の全ての読出ビットライン領域に接続された読出ビットラインを含む 請求項８記載のダイナミックランダムアクセスメモリ。 11．支持基板、この支持基板上の第１の絶縁層、この第１の絶縁層上の半導体層 を含み、前記半導体層が表面を有する本体、 前記表面に接触し、前記第１の絶縁層によって前記基板から電気的に絶縁さ れた前記半導体層内の第１の導電型の第１の領域、 前記表面に接触し、前記第１の領域から離されており、前記半導体層内の前 記第１の導電型の第２の領域、 前記表面に接触し、前記第１の領域と前記第２の領域との間に位置し、これ らと接触している前記半導体層内の第２の導電型を有する第３の領域、 前記表面に接触し、且つ前記第３の領域とは反対の側から前記第１の領域に 接触する、前記半導体層内の前記第２の導電型の第４の領域、 前記表面上の第２の絶縁層、及び 前記第１の領域及び前記第３の領域の上方の前記第２の絶縁層上に位置する ゲート電極であり、前記第１の領域、前記第２の領域、及び第３の領域と共に、 前記第１の領域内に電荷を書き込む書込トランジタとして機能して、前記第１の 領域、前記第３の領域、及び前記第４の領域と共に、読出トランジスタとして機 能するゲート電極、から成り、 前記読出トランジスタのコンダクタンスが前記第１の領域内に記憶される電 荷に依存するメモリセル。 12．前記第１の導電型がｎ型であり、前記第２の導電型がｐ型である請求項１１ 記載のメモリセル。 13．前記セルへの書き込みの際に、前記第１の領域が前記第２の領域からの正の 電圧で帯電され、前記読出トランジスタの閾値電圧が増大する請求項１２記載の メモリセル。 14．前記セルへの書き込みの際に、前記第３の領域からの電子が前記第１の領域 に流れて、前記読出トランジスタのコンダクタンスが増大する請求項１２記載の メモリセル。 15．前記本体は、シリコン酸化物からなる前記第１の絶縁層とシリコンから成る 前記半導体層とから成る請求項１１記載のメモリセル。