JPH0951074A - キャパシタを有する半導体装置 - Google Patents
キャパシタを有する半導体装置Info
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- JPH0951074A JPH0951074A JP7202397A JP20239795A JPH0951074A JP H0951074 A JPH0951074 A JP H0951074A JP 7202397 A JP7202397 A JP 7202397A JP 20239795 A JP20239795 A JP 20239795A JP H0951074 A JPH0951074 A JP H0951074A
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Abstract
(57)【要約】
【課題】 いわゆるベロブスカイト系の高誘電体または
強誘電体（たとえば（Ｂａx Ｓｒ1-x ）ＴｉＯ3 ））な
ど、成膜時に耐リーク特性が低下する誘電体膜材を用い
た場合でも、実用上問題とならない程度の耐リーク特性
を維持しながら高容量を実現可能な構造のキャシパタを
有する半導体装置を提供する。 【解決手段】 いわゆるＭＩＭ型またはＭＩＳ型のキャ
パシタ構造の誘電体層を、耐リーク特性のよい第１の誘
電体膜と、この第１の誘電体膜上に成膜され、より誘電
率が高い第２の誘電体膜との２層膜構造にする。好まし
くは、第１の誘電体膜は、１０〜２０ｎｍの膜厚で、酸
化チタン又は酸化タンタルから構成する。
強誘電体（たとえば（Ｂａx Ｓｒ1-x ）ＴｉＯ3 ））な
ど、成膜時に耐リーク特性が低下する誘電体膜材を用い
た場合でも、実用上問題とならない程度の耐リーク特性
を維持しながら高容量を実現可能な構造のキャシパタを
有する半導体装置を提供する。 【解決手段】 いわゆるＭＩＭ型またはＭＩＳ型のキャ
パシタ構造の誘電体層を、耐リーク特性のよい第１の誘
電体膜と、この第１の誘電体膜上に成膜され、より誘電
率が高い第２の誘電体膜との２層膜構造にする。好まし
くは、第１の誘電体膜は、１０〜２０ｎｍの膜厚で、酸
化チタン又は酸化タンタルから構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、キャパシタを有す
る半導体装置に係り、とくに、ＢＳＴ（（ＢａxＳｒ
1-x ）ＴｉＯ3 ）などの高誘電体膜または強誘電体膜を
用いたキャパシタの耐リーク特性の改善に関する。
る半導体装置に係り、とくに、ＢＳＴ（（ＢａxＳｒ
1-x ）ＴｉＯ3 ）などの高誘電体膜または強誘電体膜を
用いたキャパシタの耐リーク特性の改善に関する。
【０００２】
【従来の技術】従来から、ＤＲＡＭなどのキャパシタを
セル構成素子に含む半導体装置の高集積化にともなっ
て、小さなセル面積で所望の蓄積容量を確保するため
に、キャパシタの誘電体膜として、より高い誘電率の材
料開発が進められてきた。
セル構成素子に含む半導体装置の高集積化にともなっ
て、小さなセル面積で所望の蓄積容量を確保するため
に、キャパシタの誘電体膜として、より高い誘電率の材
料開発が進められてきた。
【０００３】すなわち、この誘電体膜について、従来の
ＮＯ膜から酸化チタン（ＴｉＯ2 ）や酸化タンタル（Ｔ
ａ 2Ｏ 5）へと膜材料の検討が進められ、現在では、さ
らに高い誘電率を有したベロブスカイト系の高誘電体ま
た強誘電体（たとえばＢＳＴ（（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3 ），ＳｒＴｉＯ3 ，ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ
3），ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 ）
など）がキャパシタ膜材として注目されている。
ＮＯ膜から酸化チタン（ＴｉＯ2 ）や酸化タンタル（Ｔ
ａ 2Ｏ 5）へと膜材料の検討が進められ、現在では、さ
らに高い誘電率を有したベロブスカイト系の高誘電体ま
た強誘電体（たとえばＢＳＴ（（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3 ），ＳｒＴｉＯ3 ，ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ
3），ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 ）
など）がキャパシタ膜材として注目されている。
【０００４】
【発明が解決しようとする課題】しかし、このベロブス
カイト系の高誘電体または強誘電体を半導体装置のキャ
パシタに用いる場合、その成膜時に絶縁性が低下し、リ
ーク電流が増大するといった課題を有していた。この成
膜時に耐リーク特性が低下する現象は、膜材料本来の物
性的な面だけでなく、薄膜化すると界面近傍でとくに酸
素の未結合手（Dangling Bond)による空孔欠陥が多く発
生し、これにより混入不純物の影響が顕著になるためと
考えられる。
カイト系の高誘電体または強誘電体を半導体装置のキャ
パシタに用いる場合、その成膜時に絶縁性が低下し、リ
ーク電流が増大するといった課題を有していた。この成
膜時に耐リーク特性が低下する現象は、膜材料本来の物
性的な面だけでなく、薄膜化すると界面近傍でとくに酸
素の未結合手（Dangling Bond)による空孔欠陥が多く発
生し、これにより混入不純物の影響が顕著になるためと
考えられる。
【０００５】本発明は、このような高い誘電率を有して
いるが成膜時に耐リーク特性が低下する誘電体膜材を用
いた場合でも、実用上問題とならない程度の耐リーク特
性を維持しながら高容量化できる構造のキャパシタを有
する半導体装置を提供することを目的とする。
いるが成膜時に耐リーク特性が低下する誘電体膜材を用
いた場合でも、実用上問題とならない程度の耐リーク特
性を維持しながら高容量化できる構造のキャパシタを有
する半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
キャパシタを有する半導体装置は、いわゆるＭＩＭ（Me
tal Insulator Metal)構造のキャパシタにおける誘電体
層を、半導体基板側に成膜され耐リーク特性のよい第１
の誘電体膜と、第１の誘電体膜上に成膜され該第１の誘
電体膜より誘電率が高い第２の誘電体膜との２層膜構造
により構成することを特徴とする。第１の誘電体膜でリ
ーク電流を低減し、第２の誘電体膜によりキャパシタ全
体の容量を高くして、これにより全体として低リーク・
高容量のキャパシタを実現できる。
点を解決し、上述した目的を達成するために、本発明の
キャパシタを有する半導体装置は、いわゆるＭＩＭ（Me
tal Insulator Metal)構造のキャパシタにおける誘電体
層を、半導体基板側に成膜され耐リーク特性のよい第１
の誘電体膜と、第１の誘電体膜上に成膜され該第１の誘
電体膜より誘電率が高い第２の誘電体膜との２層膜構造
により構成することを特徴とする。第１の誘電体膜でリ
ーク電流を低減し、第２の誘電体膜によりキャパシタ全
体の容量を高くして、これにより全体として低リーク・
高容量のキャパシタを実現できる。
【０００７】この２層膜構造は、いわゆるＭＩＳ（Meta
l Insulator Semicondactor)構造のキャパシタに適用す
ることもできる。この場合、前記第１の誘電体膜は、半
導体基板上に成膜される。第１の誘電体膜の膜厚は、１
０〜２０ｎｍとすることが好ましい。第１の誘電体膜が
あまり薄いとリーク電流が増える一方、第１の誘電体膜
を必要以上に厚くするより誘電率が高い第２の誘電体の
膜厚比を高めたほうが、キャパシタの高容量化に有利だ
からである。
l Insulator Semicondactor)構造のキャパシタに適用す
ることもできる。この場合、前記第１の誘電体膜は、半
導体基板上に成膜される。第１の誘電体膜の膜厚は、１
０〜２０ｎｍとすることが好ましい。第１の誘電体膜が
あまり薄いとリーク電流が増える一方、第１の誘電体膜
を必要以上に厚くするより誘電率が高い第２の誘電体の
膜厚比を高めたほうが、キャパシタの高容量化に有利だ
からである。
【０００８】また、第１の誘電体膜の膜材料は、酸化チ
タン又は酸化タンタルであることが好ましい。これらの
膜材は、耐リーク特性を改善する方法が確立しており、
しかも比較的に高い誘電率を有しているからである。
タン又は酸化タンタルであることが好ましい。これらの
膜材は、耐リーク特性を改善する方法が確立しており、
しかも比較的に高い誘電率を有しているからである。
【０００９】
【本発明の実施の形態】以下、本発明に係る半導体装置
についてのキャパシタ構造を、図面にもとづいて詳細に
説明する。図１（Ａ）は、本発明に係る第１の実施形態
として、ＭＩＭ型のキャパシタ構造を示す断面図であ
る。このＭＩＭ型のキャパシタ構造は、たとえばＤＲＡ
ＭなどのセルやＧａＡｓＭＭＩＣ（Microwave Monolith
icＩＣ）に用いられる。本実施形態のキャパシタ構造２
は、同図に示すように、半導体基板４上に形成された上
下の金属電極６，８の間に、２層膜構造の誘電体層１０
を挟むように積層させ構成される。
についてのキャパシタ構造を、図面にもとづいて詳細に
説明する。図１（Ａ）は、本発明に係る第１の実施形態
として、ＭＩＭ型のキャパシタ構造を示す断面図であ
る。このＭＩＭ型のキャパシタ構造は、たとえばＤＲＡ
ＭなどのセルやＧａＡｓＭＭＩＣ（Microwave Monolith
icＩＣ）に用いられる。本実施形態のキャパシタ構造２
は、同図に示すように、半導体基板４上に形成された上
下の金属電極６，８の間に、２層膜構造の誘電体層１０
を挟むように積層させ構成される。
【００１０】半導体基板４としては、とくに限定はな
く、たとえばシリコン系半導体，あるいはＧａＡｓ系半
導体などで構成される。シリコン系の場合、Bare- 単結
晶Ｓｉ，Amorphous-Ｓｉなどにより、ＧａＡｓ系の場
合、Bare- ＧａＡｓ，Al-Ga-As，In-Ga-Asなどにより半
導体基板４が構成される。また、これらを他の材料から
なる基板上にエピタキシャル成長させることにより半導
体基板４を形成してもよい。これら基板４やエピ層（符
号なし）は、不純物導入により導電化されていると否と
を問わない。
く、たとえばシリコン系半導体，あるいはＧａＡｓ系半
導体などで構成される。シリコン系の場合、Bare- 単結
晶Ｓｉ，Amorphous-Ｓｉなどにより、ＧａＡｓ系の場
合、Bare- ＧａＡｓ，Al-Ga-As，In-Ga-Asなどにより半
導体基板４が構成される。また、これらを他の材料から
なる基板上にエピタキシャル成長させることにより半導
体基板４を形成してもよい。これら基板４やエピ層（符
号なし）は、不純物導入により導電化されていると否と
を問わない。
【００１１】この半導体基板４上に形成された本キャパ
シタ構造２は、同図に示すように、半導体基板４側から
順に、下部電極６，第１の誘電体膜１０ａ，第２の誘電
体膜１０ｂ，上部電極８を積層させ構成されている。こ
のキャパシタ構造２は、図では半導体基板４に直接に形
成されているが、たとえばＳｉＯ2 ，Ｓｉ3 Ｎ4 などの
中間絶縁層上に形成してもよい。
シタ構造２は、同図に示すように、半導体基板４側から
順に、下部電極６，第１の誘電体膜１０ａ，第２の誘電
体膜１０ｂ，上部電極８を積層させ構成されている。こ
のキャパシタ構造２は、図では半導体基板４に直接に形
成されているが、たとえばＳｉＯ2 ，Ｓｉ3 Ｎ4 などの
中間絶縁層上に形成してもよい。
【００１２】下部電極６の膜材もとくに限定はなく、加
工性や半導体基板４とのオーミックコンタクト性などを
考慮すると、一般には、窒化チタン（ＴｉＮ），窒化ジ
ルコニウム（ＺｒＮ）等のナイトライド系、アルミニウ
ム（Ａｌ），チタン（Ｔｉ），タングステン（Ｗ）等の
金属系、ＤＯＰＯＳ（Doped Poly Ｓｉ) 、タングステ
ンシリサイド（ＷＳｉ），モリブテンシリサイド（Ｍｏ
Ｓｉ），チタンシリサイド（ＴｉＳｉ），タンタルシリ
サイド（ＴａＳｉ）等のシリサイド系、あるいはポリサ
イド系（シリサイド系膜とポリシリコン膜との積層膜）
の材料が用いられる。また、加工性が悪くともＧａＡｓ
基板に対しては、Ａｕ系の金属、あるいはAu-Ge-Ni等の
アロイ合金を用い得る。さらに、これらのうち複数の膜
材を積層させることもできる。例えば、ＤＯＰＯＳを用
いる場合、後の熱履歴で第１の誘電体膜１０ａ側から酸
素を取り込んでＤＯＰＯＳ界面が酸化され、キャパシタ
絶縁膜が厚くなって容量が減少することがあり、その界
面側にＷなどを介在させて酸化を防止する。
工性や半導体基板４とのオーミックコンタクト性などを
考慮すると、一般には、窒化チタン（ＴｉＮ），窒化ジ
ルコニウム（ＺｒＮ）等のナイトライド系、アルミニウ
ム（Ａｌ），チタン（Ｔｉ），タングステン（Ｗ）等の
金属系、ＤＯＰＯＳ（Doped Poly Ｓｉ) 、タングステ
ンシリサイド（ＷＳｉ），モリブテンシリサイド（Ｍｏ
Ｓｉ），チタンシリサイド（ＴｉＳｉ），タンタルシリ
サイド（ＴａＳｉ）等のシリサイド系、あるいはポリサ
イド系（シリサイド系膜とポリシリコン膜との積層膜）
の材料が用いられる。また、加工性が悪くともＧａＡｓ
基板に対しては、Ａｕ系の金属、あるいはAu-Ge-Ni等の
アロイ合金を用い得る。さらに、これらのうち複数の膜
材を積層させることもできる。例えば、ＤＯＰＯＳを用
いる場合、後の熱履歴で第１の誘電体膜１０ａ側から酸
素を取り込んでＤＯＰＯＳ界面が酸化され、キャパシタ
絶縁膜が厚くなって容量が減少することがあり、その界
面側にＷなどを介在させて酸化を防止する。
【００１３】また、上部電極８についても、下部電極６
の膜材として列記した種々の材料を用いることができ
る。第１の誘電体膜１０ａは、膜本来の電気的絶縁性が
よく、比較的に高い誘電率の材料で構成される。この第
１の誘電体膜１０ａを設けることにより、誘電体層１０
全体で良好な絶縁特性を確保することができる。また、
その誘電率が高ければ、それだけキャパシタ構造２の単
位面積あたりの高容量化に寄与できる。
の膜材として列記した種々の材料を用いることができ
る。第１の誘電体膜１０ａは、膜本来の電気的絶縁性が
よく、比較的に高い誘電率の材料で構成される。この第
１の誘電体膜１０ａを設けることにより、誘電体層１０
全体で良好な絶縁特性を確保することができる。また、
その誘電率が高ければ、それだけキャパシタ構造２の単
位面積あたりの高容量化に寄与できる。
【００１４】たとえば、この膜材として、酸化タンタル
（Ｔａ2 Ｏ5 ）や酸化チタン（ＴｉＯ2 ）などが好まし
い。これらの膜材は、誘電率が２６〜１７０と比較的に
高いうえ、成膜時の酸素（Ｏ）の空孔欠陥の問題に対
し、成膜後にＯ2 プラズマ処理を施すことによりＯを補
給してリーク電流を抑える技術が確立しているからであ
る。この第１の誘電体膜１０ａの膜厚は、実用上リーク
電流が問題とならない範囲で出来るだけ薄くする必要が
ある。より誘電率の高い第２の誘電体膜１０ｂの膜厚比
を高めたほうが、キャパシタ構造２の高容量化に有利だ
からである。この理由により、第１の誘電体膜１０ａの
膜厚は、たとえば１０〜２０ｎｍ程度が好ましい。
（Ｔａ2 Ｏ5 ）や酸化チタン（ＴｉＯ2 ）などが好まし
い。これらの膜材は、誘電率が２６〜１７０と比較的に
高いうえ、成膜時の酸素（Ｏ）の空孔欠陥の問題に対
し、成膜後にＯ2 プラズマ処理を施すことによりＯを補
給してリーク電流を抑える技術が確立しているからであ
る。この第１の誘電体膜１０ａの膜厚は、実用上リーク
電流が問題とならない範囲で出来るだけ薄くする必要が
ある。より誘電率の高い第２の誘電体膜１０ｂの膜厚比
を高めたほうが、キャパシタ構造２の高容量化に有利だ
からである。この理由により、第１の誘電体膜１０ａの
膜厚は、たとえば１０〜２０ｎｍ程度が好ましい。
【００１５】この第１の誘電体膜１０ａの存在により、
誘電率ε＝１００以上の高誘電体または強誘電体の膜材
料で成膜技術や材料検討が不十分な場合であっても、第
２の誘電体膜１０ｂとしての採用が可能となる。これに
より、例えば、薄膜化時のリーク特性改善が未だ不十分
なベロブスカイト系の高誘電体または強誘電体（たとえ
ばＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 ），ＳｒＴｉＯ3 ，
ＰＺＴ（（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ），ＰＬＺＴ（（Ｐ
ｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 ）など）であっても、そ
の高い誘電特性を生かすことができる。したがって、こ
の第２の誘電体膜１０ｂについては、均一性が問題とな
らない範囲で出来るだけ薄くして容量値を高めることが
望ましい。
誘電率ε＝１００以上の高誘電体または強誘電体の膜材
料で成膜技術や材料検討が不十分な場合であっても、第
２の誘電体膜１０ｂとしての採用が可能となる。これに
より、例えば、薄膜化時のリーク特性改善が未だ不十分
なベロブスカイト系の高誘電体または強誘電体（たとえ
ばＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 ），ＳｒＴｉＯ3 ，
ＰＺＴ（（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ），ＰＬＺＴ（（Ｐ
ｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 ）など）であっても、そ
の高い誘電特性を生かすことができる。したがって、こ
の第２の誘電体膜１０ｂについては、均一性が問題とな
らない範囲で出来るだけ薄くして容量値を高めることが
望ましい。
【００１６】図１（Ｂ）は、本発明に係る第２の実施形
態として、ＭＩＳ型のキャパシタ構造を示す断面図であ
る。本実施形態が先に説明した第１の実施形態と異なる
点は、前記下部電極６が省略され、その代わりに半導体
基板４に導電型の不純物を比較的高濃度に導入している
ことにある。もちろん、前記第１の実施形態の場合と同
様に、半導体基板４表面側の酸化防止の意味からＷなど
の金属層を介在させもよい。その他の上部電極８，第１
の誘電体膜１０ａ，第２の誘電体膜１０ｂについては、
第１の実施形態の場合と同様であり、ここでの説明を省
略する。
態として、ＭＩＳ型のキャパシタ構造を示す断面図であ
る。本実施形態が先に説明した第１の実施形態と異なる
点は、前記下部電極６が省略され、その代わりに半導体
基板４に導電型の不純物を比較的高濃度に導入している
ことにある。もちろん、前記第１の実施形態の場合と同
様に、半導体基板４表面側の酸化防止の意味からＷなど
の金属層を介在させもよい。その他の上部電極８，第１
の誘電体膜１０ａ，第２の誘電体膜１０ｂについては、
第１の実施形態の場合と同様であり、ここでの説明を省
略する。
【００１７】
【実施例】以下、さらに具体的に、本発明の実施例につ
いて説明する。第１実施例 本実施例は、前記第１の実施形態に係り、本発明をＤＲ
ＡＭのメモリセルに適用した例である。
いて説明する。第１実施例 本実施例は、前記第１の実施形態に係り、本発明をＤＲ
ＡＭのメモリセルに適用した例である。
【００１８】図２に示すように、本実施例に係るＤＲＡ
Ｍのメモリセル２０は、半導体基板２２表面を部分的に
酸化することにより、選択酸化領域（ＬＯＣＯＳ２４）
と、それ以外の領域で、素子が作り込まれるアクティブ
領域２６とに区分されている。
Ｍのメモリセル２０は、半導体基板２２表面を部分的に
酸化することにより、選択酸化領域（ＬＯＣＯＳ２４）
と、それ以外の領域で、素子が作り込まれるアクティブ
領域２６とに区分されている。
【００１９】ＬＯＣＯＳ２４とアクティブ領域２６とに
は、たとえばポリシリコンからなるワード線２８が、そ
れぞれ薄い酸化膜３０を介して形成されている。とくに
アティブ領域２６のワード線２８は、ＭＯＳＦＥＴ３２
のゲート電極３４を構成している。ゲート電極３４の両
側は、それぞれ絶縁膜からなるサイドウォール３６が形
成されており、また半導体基板２２側には、ＬＤＤ(Lig
hly Doped Drain)と呼ばれるＦＥＴ構造に特有なプロフ
ァイルの活性領域３８（ソース領域およびドレイン領
域）が形成されている。この活性領域３８は、サイドウ
ォール３６形成前後でイオン注入を２段階に分けて行う
ことにより形成される。そして、ゲ−ト電極３４および
ワード線２８を、たとえば酸化シリコン膜やリン含有膜
（ＰＳＧ）などからなる中間絶縁膜４０と、たとえば窒
化シリコン膜からなるエッチストッパ膜４２とで覆って
いる。
は、たとえばポリシリコンからなるワード線２８が、そ
れぞれ薄い酸化膜３０を介して形成されている。とくに
アティブ領域２６のワード線２８は、ＭＯＳＦＥＴ３２
のゲート電極３４を構成している。ゲート電極３４の両
側は、それぞれ絶縁膜からなるサイドウォール３６が形
成されており、また半導体基板２２側には、ＬＤＤ(Lig
hly Doped Drain)と呼ばれるＦＥＴ構造に特有なプロフ
ァイルの活性領域３８（ソース領域およびドレイン領
域）が形成されている。この活性領域３８は、サイドウ
ォール３６形成前後でイオン注入を２段階に分けて行う
ことにより形成される。そして、ゲ−ト電極３４および
ワード線２８を、たとえば酸化シリコン膜やリン含有膜
（ＰＳＧ）などからなる中間絶縁膜４０と、たとえば窒
化シリコン膜からなるエッチストッパ膜４２とで覆って
いる。
【００２０】中間絶縁膜４０とエッチストッパ膜４２と
には、ＬＯＣＯＳ２４側の活性領域３８に達するコンタ
クトホール４４が形成され、このコンタクトホール４４
を介して、メモリ・キャパシタ５２の下部電極４６が立
設している。具体的に、下部電極４６は、コンタクトホ
ール４４から上方に延びた柱周囲にフィン状部を所定間
隔をおいて２枚重ねで具備している。このように下部電
極４６をフィン状に形成するのは、構造面からの高容量
化を図るためである。すなわち、下部電極４６の表面積
を増やすことにより有効なキャパシタ面積を増大させ、
これにより集積度の向上にともなう厳しいセル面積制限
下でも十分な蓄積容量を確保することができる。
には、ＬＯＣＯＳ２４側の活性領域３８に達するコンタ
クトホール４４が形成され、このコンタクトホール４４
を介して、メモリ・キャパシタ５２の下部電極４６が立
設している。具体的に、下部電極４６は、コンタクトホ
ール４４から上方に延びた柱周囲にフィン状部を所定間
隔をおいて２枚重ねで具備している。このように下部電
極４６をフィン状に形成するのは、構造面からの高容量
化を図るためである。すなわち、下部電極４６の表面積
を増やすことにより有効なキャパシタ面積を増大させ、
これにより集積度の向上にともなう厳しいセル面積制限
下でも十分な蓄積容量を確保することができる。
【００２１】下部電極４６の表面側には、第１の誘電体
膜４８ａと第２の誘電体膜４８ｂとがこの順に被膜され
ている。第１の誘電体膜４８ａは、本実施例では、次の
［表１］の条件にしたがって、約１０ｎｍのＴａ2 Ｏ5
膜材をＣＶＤ法により被膜し、その後にＯ2 プラズマ処
理を施すことにより形成した。
膜４８ａと第２の誘電体膜４８ｂとがこの順に被膜され
ている。第１の誘電体膜４８ａは、本実施例では、次の
［表１］の条件にしたがって、約１０ｎｍのＴａ2 Ｏ5
膜材をＣＶＤ法により被膜し、その後にＯ2 プラズマ処
理を施すことにより形成した。
【００２２】
【表１】 ・ＣＶＤ Ｔａ-Liq. ソース ：（Ta(OC2H5)5) ; ０．０４ｇ／ｍｉｎ ガス流量 ： Ｏ2 ; ２００ SCCM Ｈｅ ; ８００ SCCM 圧力 ： ２００ｍＴｏｒｒ 時間 ： １００ｓｅｃ ・プラズマ処理 ガス流量 ： Ｏ2 ; ３００ SCCM 圧力 ： ２００ｍＴｏｒｒ 時間 ： ９００ｓｅｃ また、第２の誘電体膜４８ｂは、次の［表２］の条件に
したがって、約５０ｎｍの（Ｂａ，Ｓｒ）ＴｉＯ3 膜材
をＣＶＤ法により被膜することにより形成した。
したがって、約５０ｎｍの（Ｂａ，Ｓｒ）ＴｉＯ3 膜材
をＣＶＤ法により被膜することにより形成した。
【００２３】
【表２】 ・ＣＶＤ ソース ：（Ba(thd)2-tetraglyme) ; ０．０８ｍｌ／ｍｉｎ （Sr(thd)2-tetraglyme) ; ０．０８ｍｌ／ｍｉｎ （Ti(i-OPr)2(thd)2) ; ０．１２ｍｌ／ｍｉｎ ガス流量： Ｏ2 ; ５００ SCCM Ｈｅ ; ２５０ SCCM 圧力 ： ４００ｍＴｏｒｒ 時間 ： ３００ｓｅｃ この第２の誘電体膜４８ｂ上には、上部電極５０が形成
され、これによりメモリ・キャパシタ５２が構成されて
いる。このように誘電体層を２層膜構造にしたのは、材
料面から高容量化を図るためである。すなわち、第１の
誘電体膜４８ａでリーク電流を低減し、第２の誘電体膜
４８ｂによりキャパシタ全体の容量を高くしている。約
１．６μｍ2 の同一ＴＥＧパターンを用いて従来のＴａ
2 Ｏ5 の単層膜構造のキャパシタと容量値を比較した結
果、単位面積あたり約５４０％の容量値の増大を確認し
た。
され、これによりメモリ・キャパシタ５２が構成されて
いる。このように誘電体層を２層膜構造にしたのは、材
料面から高容量化を図るためである。すなわち、第１の
誘電体膜４８ａでリーク電流を低減し、第２の誘電体膜
４８ｂによりキャパシタ全体の容量を高くしている。約
１．６μｍ2 の同一ＴＥＧパターンを用いて従来のＴａ
2 Ｏ5 の単層膜構造のキャパシタと容量値を比較した結
果、単位面積あたり約５４０％の容量値の増大を確認し
た。
【００２４】なお、図では省略しているが、この上に
は、層間絶縁膜等を介してビット線や電極引き出し線な
どが配線され、各セル間を互いに接続している。第２実施例 本実施例は、前記第２の実施形態に係り、本発明をバイ
ポーラ型半導体装置に適用した例である。
は、層間絶縁膜等を介してビット線や電極引き出し線な
どが配線され、各セル間を互いに接続している。第２実施例 本実施例は、前記第２の実施形態に係り、本発明をバイ
ポーラ型半導体装置に適用した例である。
【００２５】図３は、バイアス回路等における増幅用ト
ランジスタと、そのゲートに接続された段間の結合キャ
パシタとを拡大して示す要部拡大断面図である。同図に
示すように、本実施例に係るバイポーラ型半導体装置６
０は、半導体基板６２上にエピタキシャル層６４を有
し、このエピタキシャル層６４を素子分離用の不純物拡
散領域６６で分離することで、図の右側のバイポーラ・
トランジスタ６８と左側のＭＩＳキャパシタ７０とに区
分されている。
ランジスタと、そのゲートに接続された段間の結合キャ
パシタとを拡大して示す要部拡大断面図である。同図に
示すように、本実施例に係るバイポーラ型半導体装置６
０は、半導体基板６２上にエピタキシャル層６４を有
し、このエピタキシャル層６４を素子分離用の不純物拡
散領域６６で分離することで、図の右側のバイポーラ・
トランジスタ６８と左側のＭＩＳキャパシタ７０とに区
分されている。
【００２６】このエピタキシャル層６４と半導体基板６
２との界面付近には、それぞれコレクタ埋込み層７２お
よびキャパシタ下部埋込み層７４を有している。このコ
レクタ埋込み層７２およびキャパシタ下部埋込み層７４
の導電型は、ｎｐｎバイポーラ・トランジスタを形成す
る場合にはｎ型であり、比較的高濃度のｎ型の不純物が
ドープしてある。ｐｎｐバイポーラ・トランジスタを形
成する場合には、その逆導電型となるｐ型の不純物がド
ープされる。以下の実施例の説明では、ｎｐｎバイポー
ラ・トランジスタを形成する場合を例として説明する
が、本発明は、ｐｎｐバイポーラ・トランジスタを形成
する場合にも、導電型を全て逆にすることで同様に適用
することができる。
２との界面付近には、それぞれコレクタ埋込み層７２お
よびキャパシタ下部埋込み層７４を有している。このコ
レクタ埋込み層７２およびキャパシタ下部埋込み層７４
の導電型は、ｎｐｎバイポーラ・トランジスタを形成す
る場合にはｎ型であり、比較的高濃度のｎ型の不純物が
ドープしてある。ｐｎｐバイポーラ・トランジスタを形
成する場合には、その逆導電型となるｐ型の不純物がド
ープされる。以下の実施例の説明では、ｎｐｎバイポー
ラ・トランジスタを形成する場合を例として説明する
が、本発明は、ｐｎｐバイポーラ・トランジスタを形成
する場合にも、導電型を全て逆にすることで同様に適用
することができる。
【００２７】ここでのエピタキシャル層６４の導電型
は、ｎ型であり、このバイポーラ・トランジスタ６８側
のエピタキシャル層６４部分が、トランジスタのコレク
タ領域７６となる。コレクタ領域７６の表面には、図の
右側からコレクタ取出し領域７８と、エミッタ領域８０
とが並んで形成してある。コレクタ取出し領域７８およ
びエミッタ領域８０の導電型は、ｎ型であり、比較的に
高濃度のｎ型不純物がドープしてある。また、エミッタ
領域８０の周囲には、ベース領域８２が形成してある。
ベース領域８２の導電型はｐ型であり、ｐ型不純物がド
ープしてある。
は、ｎ型であり、このバイポーラ・トランジスタ６８側
のエピタキシャル層６４部分が、トランジスタのコレク
タ領域７６となる。コレクタ領域７６の表面には、図の
右側からコレクタ取出し領域７８と、エミッタ領域８０
とが並んで形成してある。コレクタ取出し領域７８およ
びエミッタ領域８０の導電型は、ｎ型であり、比較的に
高濃度のｎ型不純物がドープしてある。また、エミッタ
領域８０の周囲には、ベース領域８２が形成してある。
ベース領域８２の導電型はｐ型であり、ｐ型不純物がド
ープしてある。
【００２８】これらコレクタ取出し領域７８，エミッタ
領域８０，ベース領域８２からは、このコレクタ領域７
６表面の層間絶縁膜８４に形成した各コンタクトホール
を介して、それぞれコレクタ電極８６，エミッタ電極８
８，ベース電極９０が引き出してある。
領域８０，ベース領域８２からは、このコレクタ領域７
６表面の層間絶縁膜８４に形成した各コンタクトホール
を介して、それぞれコレクタ電極８６，エミッタ電極８
８，ベース電極９０が引き出してある。
【００２９】一方、ＭＩＳキャパシタ７０側のエピタキ
シャル層６４部分の表面には、下部電極領域９２が形成
してあり、前記ベース電極９０に接続されている。この
下部電極領域９２の導電型は、ｎ型であり、比較的に高
濃度のｎ型不純物がドープしてある。
シャル層６４部分の表面には、下部電極領域９２が形成
してあり、前記ベース電極９０に接続されている。この
下部電極領域９２の導電型は、ｎ型であり、比較的に高
濃度のｎ型不純物がドープしてある。
【００３０】この下部電極領域９２の表面を覆うよう
に、第１の誘電体膜９４ａと第２の誘電体膜９４ｂとが
この順に被膜され、第２の誘電体膜９４ｂ上の上部電極
９６とともに、ＭＩＳキャパシタ７０を構成している。
なお、この第１の誘電体膜９４ａおよび第２の誘電体膜
９４ｂの膜材や成膜法については、先に説明した第１実
施例の場合と同様であり、ここでの説明を省略する。こ
れにより、低リーク・高容量のＭＩＳ構造のキャパシタ
を実現することができた。
に、第１の誘電体膜９４ａと第２の誘電体膜９４ｂとが
この順に被膜され、第２の誘電体膜９４ｂ上の上部電極
９６とともに、ＭＩＳキャパシタ７０を構成している。
なお、この第１の誘電体膜９４ａおよび第２の誘電体膜
９４ｂの膜材や成膜法については、先に説明した第１実
施例の場合と同様であり、ここでの説明を省略する。こ
れにより、低リーク・高容量のＭＩＳ構造のキャパシタ
を実現することができた。
【００３１】
【発明の効果】以上説明してきたように、本発明に係る
半導体装置のキャパシタ構造によれば、たとえばベロブ
スカイト系の高誘電体または強誘電体など、高い誘電率
を有しているが成膜時に耐リーク特性が低下する誘電体
膜材を用いた場合でも、実用上問題とならない程度の耐
リーク特性を維持しながら高容量化が可能な構造のキャ
パシタを有する半導体装置を提供することができる。
半導体装置のキャパシタ構造によれば、たとえばベロブ
スカイト系の高誘電体または強誘電体など、高い誘電率
を有しているが成膜時に耐リーク特性が低下する誘電体
膜材を用いた場合でも、実用上問題とならない程度の耐
リーク特性を維持しながら高容量化が可能な構造のキャ
パシタを有する半導体装置を提供することができる。
【図１】本発明に係る半導体装置についてのキャパシタ
構造の実施形態を示す断面図である。とくに（Ａ）は第
１の実施形態のＭＩＭ型、（Ｂ）は第２の実施形態のＭ
ＩＳ型のキャパシタ構造を示している。
構造の実施形態を示す断面図である。とくに（Ａ）は第
１の実施形態のＭＩＭ型、（Ｂ）は第２の実施形態のＭ
ＩＳ型のキャパシタ構造を示している。
【図２】本発明の第１実施例に係るＤＲＡＭのメモリセ
ルの概略断面図である。これは、図１（Ａ）の第１の実
施形態に対応する。
ルの概略断面図である。これは、図１（Ａ）の第１の実
施形態に対応する。
【図３】本発明の第２実施例に係るバイポーラ型半導体
装置の要部を示す概略断面図である。これは、バイアス
回路等における増幅用トランジスタと、そのゲートに接
続された段間の結合キャパシタとを拡大して示してお
り、図１（Ｂ）の第２の実施形態に対応する。
装置の要部を示す概略断面図である。これは、バイアス
回路等における増幅用トランジスタと、そのゲートに接
続された段間の結合キャパシタとを拡大して示してお
り、図１（Ｂ）の第２の実施形態に対応する。
２ …キャパシタ構造 ４，２２，６２…半導体基板 ６，４６…下部電極 ８，５０，９６…上部電極 １０ａ，４８ａ，９４ａ…第１の誘電体膜 １０ｂ，４８ｂ，９４ｂ…第２の誘電体膜 ２０ …メモリセル ２４ …ＬＯＣＯＳ ２６ …アクティブ領域 ２８ …ワード線 ３０ …酸化膜 ３２ …ＭＯＳＦＥＴ ３４，９０…ゲート電極 ３６ …サイドウォール ３８ …活性領域 ４０，８４…層間絶縁膜 ４２ …エッチストッパ膜 ４４ …コンタクトホール ５２ …メモリ・キャパシタ ６０ …バイポーラ型半導体装置 ６４ …エピタキシャル層 ６６ …不純物拡散領域 ６８ …バイポーラ・トランジスタ ７０ …ＭＩＳキャパシタ ７２ …コレクタ埋込み層 ７４ …キャパシタ下部埋込み層 ７６ …コレクタ領域 ７８ …コレクタ取出し領域 ８０ …エミッタ領域 ８２ …ベース領域 ８６ …コレクタ電極 ８８ …エミッタ電極 ９２ …下部電極領域
Claims (5)
- 【請求項１】 半導体基板側から表面側に向けて下部電
極層，誘電体層，上部電極層をこの順に積層させてなる
キャパシタを有する半導体装置において、 前記誘電体層は、前記下部電極上に成膜され、耐リーク
特性のよい第１の誘電体膜と、前記第１の誘電体膜上に
成膜され、該第１の誘電体膜より誘電率が高い第２の誘
電体膜との２層膜からなるキャパシタを有する半導体装
置。 - 【請求項２】 半導体基板上に、誘電体層と電極層とを
この順に積層させてなるキャパシタを有する半導体装置
において、 前記誘電体層は、半導体基板上に成膜され、耐リーク特
性のよい第１の誘電体膜と、前記第１の誘電体膜上に成
膜され、第１の誘電体膜より誘電率が高い第２の誘電体
膜との２層膜からなるキャパシタを有する半導体装置。 - 【請求項３】 前記第１の誘電体膜の膜厚が、１０〜２
０ｎｍである請求項１または２に記載のキャパシタを有
する半導体装置。 - 【請求項４】 前記第１の誘電体膜は、酸化チタンから
なる請求項１〜３のいずれか１項に記載のキャパシタを
有する半導体装置。 - 【請求項５】 前記第１の誘電体膜は、酸化タンタルか
らなる請求項１〜３のいずれか１項に記載のキャパシタ
を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7202397A JPH0951074A (ja) | 1995-08-08 | 1995-08-08 | キャパシタを有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7202397A JPH0951074A (ja) | 1995-08-08 | 1995-08-08 | キャパシタを有する半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0951074A true JPH0951074A (ja) | 1997-02-18 |
Family
ID=16456826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7202397A Pending JPH0951074A (ja) | 1995-08-08 | 1995-08-08 | キャパシタを有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0951074A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001024265A1 (fr) * | 1999-09-30 | 2001-04-05 | Rohm, Co., Ltd. | Memoire non volatile |
| JP2001230386A (ja) * | 1999-12-22 | 2001-08-24 | Hynix Semiconductor Inc | 高誘電キャパシタ誘電体を含む半導体デバイス及びその製造方法 |
| US8105930B2 (en) | 2007-08-07 | 2012-01-31 | Samsung Electronics Co., Ltd. | Method of forming dielectric including dysprosium and scandium by atomic layer deposition and integrated circuit device including the dielectric layer |
| CN117133756A (zh) * | 2022-05-17 | 2023-11-28 | 长鑫存储技术有限公司 | 一种电容结构、电容结构的形成方法及存储器 |
-
1995
- 1995-08-08 JP JP7202397A patent/JPH0951074A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001024265A1 (fr) * | 1999-09-30 | 2001-04-05 | Rohm, Co., Ltd. | Memoire non volatile |
| US6674109B1 (en) | 1999-09-30 | 2004-01-06 | Rohm Co., Ltd. | Nonvolatile memory |
| JP2001230386A (ja) * | 1999-12-22 | 2001-08-24 | Hynix Semiconductor Inc | 高誘電キャパシタ誘電体を含む半導体デバイス及びその製造方法 |
| US8105930B2 (en) | 2007-08-07 | 2012-01-31 | Samsung Electronics Co., Ltd. | Method of forming dielectric including dysprosium and scandium by atomic layer deposition and integrated circuit device including the dielectric layer |
| CN117133756A (zh) * | 2022-05-17 | 2023-11-28 | 长鑫存储技术有限公司 | 一种电容结构、电容结构的形成方法及存储器 |
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