JPH1093043A

JPH1093043A - キャパシタを有する半導体装置

Info

Publication number: JPH1093043A
Application number: JP8243745A
Authority: JP
Inventors: Yasushi Fujita; 靖藤田; Keiichirou Kashiwabara; 慶一朗柏原; Yasushi Sho; 靖史庄; Makoto Matsushita; 誠松下; Takashige Utatsu; 貴繁歌津; Kiyoshi Hanabusa; 潔花房
Original assignee: Renesas Semiconductor Engineering Corp; Mitsubishi Electric Corp
Current assignee: Renesas Semiconductor Engineering Corp; Mitsubishi Electric Corp
Priority date: 1996-09-13
Filing date: 1996-09-13
Publication date: 1998-04-10

Abstract

(57)【要約】【課題】高温度に加熱されても白金とシリコン、白金
とチタンの相互拡散を起こさせないバリア層を備えたキ
ャパシタを有する半導体装置を提供する。【解決手段】この発明のキャパシタ３０は、プラグ１
１と、バリア層１４ａ、１４ｂと、下部電極層１５とを
備える。プラグ１１は、不純物領域８の上に形成され、
シリコンを含む。バリア層１４ａは、プラグ１１の上に
形成され、窒化チタンを含む。バリア層１４ｂは、バリ
ア層１４ａの上に形成され、二酸化チタン（ＴｉＯ₂）
を含む。下部電極層１５は、バリア層１３ｂの上に形成
され、白金を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、特に、高誘電率材料を誘電体膜として用いるキャパ
シタを有する半導体装置に関するものである。

【０００２】

【従来の技術】近年、コンピュータなどの情報機器の目
ざましい普及によって、半導体記憶装置の需要が急速に
拡大している。また、機能的には、大規模な記憶容量を
有し、かつ高速動作が可能なものが求められている。こ
れに伴って、半導体記憶装置の高集積化および高応答性
あるいは高信頼性に関する技術開発が進められている。

【０００３】半導体記憶装置の中で、記憶情報のランダ
ムな入出力が可能なものとして、ＤＲＡＭ（Dynamic Ra
ndom Access Memory）が一般的に知られている。このＤ
ＲＡＭの高集積化を押し進めた場合、メモリセルの縮小
が余儀なくされる。このメモリセルの縮小に伴って、キ
ャパシタの平面的な占有面積も同時に縮小される。その
ため、キャパシタに蓄えられる電荷量（１ビットのメモ
リセルに蓄えられる電荷量）が低下することになる。こ
の１ビットのメモリセルに蓄えられる電荷量が一定値よ
り低下した場合、記憶領域としてのＤＲＡＭの動作が不
安定なものとなり、信頼性が低下する。

【０００４】かかるＤＲＡＭの動作の不安定化を防止す
るため、限られた平面占有面積内において、キャパシタ
の容量を増加させる必要がある。キャパシタの容量を増
加させる手段として、これまでに、キャパシタ誘電体
膜の薄膜化、キャパシタ誘電体膜の誘電率の増加、な
どが検討されてきた。

【０００５】に示したキャパシタ誘電体膜の薄膜化
は、通常キャパシタ誘電体膜として用いられるシリコン
酸化膜を使用するかぎり限界に達している。このため、
シリコン酸化膜よりなるキャパシタ誘電体膜を用いてキ
ャパシタ容量を増加させるためには、キャパシタ形状を
筒型、フィン型などの複雑形状にする必要がある。しか
しながら、このような複雑形状を有するキャパシタを製
造する場合、その製造方法が極めて煩雑になるという問
題がある。

【０００６】そこで、最近では、特にに示したキャパ
シタ誘電率の増加に関する技術が盛んに進められてい
る。キャパシタ誘電体膜の誘電率を増加させるために
は、高い誘電率を有する材料、いわゆる高誘電率材料と
呼ばれる材料をキャパシタ誘電体膜に採用する方法があ
る。この高誘電率材料は、一般にシリコン酸化膜の数倍
から数百倍の誘電率を有する。このため、この高誘電率
材料をキャパシタ誘電体膜に用いることにより、キャパ
シタの形状を単純形状に維持したまま、容量の増加を図
ることが可能となる。

【０００７】なお、この高誘電率材料と呼ばれる材料の
一種としては、酸化タンタル（Ｔａ₂Ｏ₅）、チタン酸
ジルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタン
酸鉛（ＰＬＺＴ）、チタン酸ストロンチウム（ＳＴ
Ｏ）、チタン酸バリウム（ＢＴＯ）などが挙げられる。
このような高誘電率材料は結晶性であるため、高誘電率
材料と接する部分は高誘電率材料と格子定数が近い白金
族元素が用いられる。そのため、従来のＤＲＡＭのキャ
パシタは、白金族元素とシリコン基板が電気的に接続さ
れたものとなる。

【０００８】ところが、これらの白金族元素は、シリコ
ンなどの元素と反応性が高く、両者が接触した構造では
温度４００℃の熱処理で容易に固相反応を起こし、たと
えば白金とシリコンの間では白金シリサイドが形成され
る。その結果、白金の結晶構造が変化し、白金の表面に
高誘電率材料がエピタキシャル成長しなくなる。また、
高誘電率材料を形成する際には、酸化性雰囲気にする必
要があり、この雰囲気中では、白金シリサイドが酸化さ
れ、白金シリサイドの表面にシリコン酸化膜が形成され
る。このシリコン酸化膜は、高誘電率材料に比べて誘電
率が低いため、誘電体膜の誘電率を減少させる原因とな
る。

【０００９】そのため、高誘電率材料をキャパシタの誘
電体膜として用いる際には、白金からなる下部電極層
と、ポリシリコンからなる導電層の間に何らかの拡散防
止層が必要である。一般的には、拡散防止層として、ア
ルミニウム配線層用バリアメタルに広く使用されている
窒化チタンを流用することが多い。この場合、温度５０
０℃程度まで拡散防止層として機能することが知られて
いる。

【００１０】ここで、窒化チタン層を拡散防止層として
用いた従来のＤＲＡＭについて、図面を参照して説明す
る。

【００１１】図９は、従来のＤＲＡＭの構造を示す断面
図である。図９を参照して、シリコン基板１０１の表面
に分離酸化膜１０２が形成されている。分離酸化膜１０
２により電気的に分離されるシリコン基板１０１の表面
には複数個のトランスファゲートトランジスタ１０３が
形成されている。また、メモリセル領域１０４にはメモ
リセル用のトランスファゲートトランジスタ１０３が形
成されている。周辺回路領域１０５には、周辺回路用の
トランスファゲートトランジスタ１０３が形成されてい
る。

【００１２】トランスファゲートトランジスタ１０３
は、ゲート酸化膜１０６と、ゲート電極１０７と、不純
物領域１０８とを有している。不純物領域１０８に挟ま
れる領域上にゲート酸化膜１０６を介在してドープドポ
リシリコンからなるゲート電極１０７が形成されてい
る。

【００１３】不純物領域１０８に接するようにドープド
ポリシリコンからなるビット線１０９が形成されてい
る。ビット線１０９およびトランスファゲートトランジ
スタ１０３を被覆するようにシリコン酸化膜１１２が形
成されている。

【００１４】シリコン酸化膜１１２に、不純物領域１０
８に達するコンタクトホール１１０が形成されている。
コンタクトホール１１０を充填するようにかつ不純物領
域１０８と接するようにドープドポリシリコンからなる
プラグ１１１が形成されている。プラグ１１１を通じて
不純物領域１０８と電気的に接続するようにキャパシタ
１３０が形成されている。

【００１５】キャパシタ１３０は、白金からなる下部電
極層１１５と、ＰＺＴからなるキャパシタ誘電体膜１１
７と、白金からなる上部電極層１１８とを有している。

【００１６】下部電極層１１５は、窒化チタンからなる
バリア層１１４とチタンシリサイドからなる密着層１１
３とを介してプラグ１１１に接するように形成されてい
る。キャパシタ１３０の間に二酸化ケイ素からなる枠付
酸化膜１１６が形成されている。キャパシタ１３０は、
メモリセル領域１０４にのみ形成されている。上部電極
層１１８とキャパシタ誘電体膜１１７と枠付酸化膜１１
６とシリコン酸化膜１１２とを覆うようにシリコン酸化
膜１２０が形成されている。

【００１７】

【発明が解決しようとする課題】ここで、上述した従来
のＤＲＡＭにおいて生じる問題について説明する。

【００１８】図９を参照して、一般に、メモリセルが形
成されるメモリセル領域１０４は、周辺回路領域１０５
に比べて高くなっている。そのため、メモリセル領域１
０４と周辺回路領域１０５とをシリコン酸化膜１２０が
覆った場合には、メモリセル領域１０４と周辺回路領域
１０５との境界付近でシリコン酸化膜１２０に段差が生
じる。

【００１９】このような段差は写真製版工程で問題を発
生させるため、好ましくない。したがって、このような
段差を減らすため、シリコン酸化膜１２０を加熱して平
坦化する層間リフローが一般的に行なわれている。層間
リフローにより、シリコン酸化膜１２０が平坦化され、
段差が緩和される。

【００２０】ここで、層間リフローを行なうためには、
シリコン酸化膜１２０を温度７００〜８００℃まで加熱
する必要がある。このような高温度に加熱されると、一
般に、バリア層１１４中に含まれる窒化チタンは、拡散
バリアとして機能しなくなる。そのため、高温度に加熱
されると、プラグ１１１中のシリコンと下部電極層１１
５中の白金とが相互拡散を起こし、白金とシリコンとが
反応して下部電極層１１５の表面に白金シリサイドが析
出する。また、この白金シリサイド中のシリコンが酸化
され、シリコン酸化膜が形成される。このシリコン酸化
膜は、ＰＺＴなどの高誘電率材料に比べて著しく誘電率
が低いため、シリコン酸化膜が生成すれば、キャパシタ
の容量が一気に低下するという問題がある。

【００２１】また、高温度に加熱されると、下部電極層
１１５中の白金とバリア層１１４中のチタンが反応し、
下部電極層１１５とキャパシタ誘電体膜１１７との間に
チタンが析出する。この析出したチタンが酸化され、酸
化チタンを形成することにより、キャパシタ誘電体膜１
１７の誘電率を低下させるという問題もある。

【００２２】また、下部電極層１１５中の白金の触媒作
用により、バリア層１１４中の窒化チタンが酸化され、
酸化チタンを形成する。酸化チタンを形成する際には、
窒化チタンの結晶構造が変化するため、バリア層１１４
と下部電極層１１５との密着性が悪くなり、リーク電流
が発生するという問題もある。

【００２３】さらに、バリア層１１４としてルテニウム
酸化物、密着層１１３としてルテニウムを用いた場合、
バリア層１１４中の酸素が密着層１１３中のルテニウム
を酸化し、その際の体積膨張により密着層１１３の形状
が変化する。この形状の変化により、密着層１１３とバ
リア層１１４の密着性が低下し、リーク電流が発生する
という問題がある。

【００２４】また、ルテニウム酸化物からなるバリア層
１１４中の酸素が密着層１１３の下のプラグ１１１まで
酸化し、キャパシタ特性を劣化させるという問題もあ
る。

【００２５】そこで、この発明は上述のような問題を解
決するためになされたものであり、高温度に加熱されて
も、白金とシリコンの相互拡散を起こさず、さらに白金
と反応しないバリア層を用いたキャパシタを有する半導
体装置を提供することを目的とする。

【００２６】

【課題を解決するための手段】この発明の１つの局面に
従ったキャパシタを有する半導体装置は、不純物領域
と、第１の導電層と、第２の導電層と、第３の導電層
と、下部電極層と、誘電体層と、上部電極層とを備えて
いる。

【００２７】不純物領域は、半導体基板の主表面に形成
されている。第１の導電層は、シリコンを含み、不純物
領域上に形成されている。第２の導電層は、窒化物を含
み、第１の導電層の上に形成されている。第３の導電層
は、金属酸化物を含み、第２の導電層の上に形成されて
いる。下部電極層は、白金族元素を含み、第３の導電層
の上に形成されている。誘電体層は、下部電極層の上に
形成されている。上部電極層は、白金族元素を含み、誘
電体層の上に形成されている。ここで、白金族元素と
は、白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム
（Ｉｒ）、レニウム（Ｒｅ）、ロジウム（Ｒｈ）、オス
ミウム（Ｏｓ）、パラジウム（Ｐｄ）を言う。

【００２８】このように構成されたこの発明のキャパシ
タを有する半導体装置においては、シリコンを含む第１
の導電層と白金族元素を含む下部電極層との間に金属酸
化物を含む第３の導電層が形成される。そのため、この
第３の導電層が高温度に加熱されても白金族元素とシリ
コンとの相互拡散を防ぐことができる。したがって、下
部電極層の表面にシリコンや二酸化ケイ素が析出せず、
誘電体膜の誘電率を低下させることがない。その結果、
キャパシタの容量を低下させることがない。さらに、第
３の導電層中の金属酸化物は、化学的に安定であるた
め、高温度に加熱されても下部電極層中の白金と反応し
ない。そのため、第３の導電層が膨張せず、第３の導電
層と下部電極層との密着性が低下しない。したがって、
リーク電流が発生しない。また、金属酸化物を含む第３
の導電層とシリコンを含む第１の導電層との間に窒化物
を含む第２の導電層が形成される。そのため、この第２
の導電層が高温度に加熱されても金属酸化物中の酸素の
拡散を防ぐことができ、シリコンと酸素とが反応するこ
とがない。したがって、第１の導電層が膨張せず、第１
と第２の導電層の密着性が低下しない。その結果、リー
ク電流が発生しない。

【００２９】また、第１の導電層と第２の導電層との間
にチタンシリサイド層が形成されていることが好まし
い。この場合、第１の導電層中のシリコンと第２の導電
層中の窒化物の双方にチタンシリサイドは密着性がよ
い。そのため、第１の導電層と第２の導電層とを確実に
接続することができる。

【００３０】また、金属酸化物には金属酸化物の導電率
を向上させるための不純物が添加されていることが好ま
しい。この場合、電気抵抗が低減し、キャパシタの電気
特性を向上させることができる。

【００３１】この発明の別の局面に従ったキャパシタを
有する半導体装置は、不純物領域と、第１の導電層と、
第２の導電層と、第３の導電層と、下部電極層と、誘電
体層と、上部電極層とを備えている。不純物領域は、半
導体基板の主表面に形成されている。第１の導電層は、
シリコンを含み、不純物領域上に形成されている。第２
の導電層は、酸素拡散防止材を含み、第１の導電層の上
に形成されている。第３の導電層は、金属酸化物を含
み、第２の導電層の上に形成されている。下部電極層
は、白金族元素を含み、第３の導電層の上に形成されて
いる。誘電体層は、下部電極層の上に形成されている。
上部電極層は、白金族元素を含み、誘電体層の上に形成
されている。

【００３２】このように構成されたこの発明のキャパシ
タを有する半導体装置においては、シリコンを含む第１
の導電層と白金族元素を含む下部電極層との間に金属酸
化物を含む第３の導電層を形成する。そのため、この第
３の導電層が、高温度に加熱されても白金族元素とシリ
コンとの相互拡散を防ぐことができる。そのため、下部
電極層の表面にシリコンや二酸化ケイ素が析出すること
がない。したがって、誘電体層の誘電率を低下させるこ
とがない。その結果、キャパシタの容量を低下させるこ
とがない。さらに、第３の導電層中の金属酸化物は、化
学的に安定であるため、高温度に加熱されても下部電極
層中の白金と反応しない。そのため、第３の導電層が膨
張せず、第３の導電層と下部電極層との密着性が低下し
ない。したがって、リーク電流が発生しない。また、金
属酸化物を含む第３の導電層とシリコンを含む第１の導
電層との間に酸素拡散防止材を含む第２の導電層が形成
される。この第２の導電層が金属酸化物中の酸素の拡散
を防止する。そのため、シリコンと酸素とが反応するこ
とがない。したがって、第１の導電層が膨張せず、第１
と第２の導電層の密着性が低下しない。その結果、リー
ク電流が発生しない。

【００３３】

【発明の実施の形態】

（実施の形態１）図１は、この発明の実施の形態１のキ
ャパシタを有する半導体装置を示す断面図である。図１
を参照して、シリコン基板１の表面には厚さ２００〜５
００ｎｍの分離酸化膜２が形成されている。分離酸化膜
２により電気的に分離されるシリコン基板１の表面には
複数個のトランスファゲートトランジスタ３が形成され
ている。また、メモリセル領域４には、メモリセル用の
トランスファゲートトランジスタ３が形成されている。
周辺回路領域５には、周辺回路用のトランスファゲート
トランジスタ３が形成されている。

【００３４】トランスファゲートトランジスタ３は、ゲ
ート酸化膜６と、ゲート電極７と、不純物領域８とを有
している。不純物領域８に囲まれる領域上にゲート酸化
膜６を介在してドープドポリシリコンからなるゲート電
極７が形成されている。

【００３５】不純物領域８に接するようにドープドポリ
シリコンからなるビット線９が形成されている。ビット
線９およびトランスファゲートトランジスタ３を被覆す
るようにＢＰＳＧ（Poro Phospho Silicate Glass ）か
らなる厚さ５００〜８００ｎｍのシリコン酸化膜１２が
形成されている。

【００３６】シリコン酸化膜１２に、不純物領域８に達
するコンタクトホール１０が形成されている。コンタク
トホール１０を充填するようにかつ不純物領域８と接す
るようにドープドポリシリコンからなるプラグ１１が形
成されている。プラグ１１を通じて不純物領域８と電気
的に接続するようにキャパシタ３０が形成されている。

【００３７】キャパシタ３０は、白金からなる下部電極
層１５と、ＰＺＴからなるキャパシタ誘電体膜１７と、
白金からなる上部電極層１８とを備えている。下部電極
層１５の厚さは、３０〜１００ｎｍである。キャパシタ
誘電体膜１７の厚さは、３０〜８０ｎｍである。上部電
極層１８の厚さは、３０〜１００ｎｍである。

【００３８】下部電極層１５は、金属酸化物層としての
バリア層１４ｂと、酸素拡散抑制層としての窒化物層か
らなるバリア層１４ａと、チタンシリサイドからなる密
着層１３とを介してプラグ１１に接するように形成され
ている。バリア層１４ａの厚さは３０〜７０ｎｍであ
る。バリア層１４ｂの厚さは３０〜７０ｎｍである。密
着層１３の厚さは約１０ｎｍである。バリア層１４ａは
ＴｉＮからなる。バリア層１４ｂはＴａ₂Ｏ₅が添加さ
れたＴｉＯ₂からなる。キャパシタ３０の間に二酸化ケ
イ素からなる枠付酸化膜１６が形成されている。キャパ
シタ３０は、メモリセル領域４にのみ形成される。上部
電極層１８とキャパシタ誘電体膜１７と枠付酸化膜１６
とシリコン酸化膜１２とを覆うようにＢＰＳＧからなる
シリコン酸化膜２０が形成されている。

【００３９】次に、図１で示すキャパシタを有する半導
体装置の製造方法について説明する。

【００４０】図２〜図９は、図１で示すキャパシタを有
する半導体装置の製造方法を示す断面図である。

【００４１】図２を参照して、シリコン基板１の分離酸
化膜２により分離される領域にゲート酸化膜６とゲート
電極７と不純物領域８とを有するトランスファゲートト
ランジスタ３が形成される。また、不純物領域８と接す
るようにビット線９が形成される。ビット線９とトラン
スファゲートトランジスタ３とを覆うようにシリコン基
板１の表面全体に減圧ＣＶＤ法を用いてシリコン酸化膜
１２が形成される。

【００４２】図３を参照して、シリコン酸化膜１２の表
面全体にホールパターンを有するフォトレジスト（図示
せず）が形成される。このフォトレジストをマスクとし
てシリコン酸化膜１２を異方性エッチングすることによ
り、コンタクトホール１０が形成される。コンタクトホ
ール１０を充填し、かつシリコン酸化膜１２の表面全体
を覆うようにＣＶＤ法によりドープドポリシリコンを堆
積する。このドープドポリシリコンの厚さは、コンタク
トホール１０の内径の１．５倍以上が必要である。ドー
プドポリシリコンを全面エッチバックして、プラグ１１
を形成する。

【００４３】図４を参照して、シリコン酸化膜１２およ
びプラグ１１の上に、チタンシリサイド層３１をアルゴ
ン雰囲気中でスパッタリング法により形成する。チタン
シリサイド層３１の厚さは約１０ｎｍである。次に、チ
タンからなるターゲットを用い、温度２００〜５００
℃、全圧１Ｐａ、アルゴンと窒素の混合ガスの雰囲気中
で反応性スパッタ法によりＴｉＮからなるバリア層３２
ａを形成する。バリア層３２ａの厚さは３０〜７０ｎｍ
である。また、混合ガス中のアルゴンと窒素の体積比
（Ａｒ／Ｎ₂）は１である。次に、ＴｉＯ₂に、Ｔａ₂
Ｏ₅を１ｍｏｌ％添加して焼結したターゲットを用い、
温度２００〜５００℃、全圧１Ｐａ、アルゴンと酸素の
混合ガスの雰囲気中で、ＲＦマグネトロンスパッタ法に
よりバリア層３２ｂを形成する。バリア層３２ｂの厚さ
は５０ｎｍである。混合ガス中のアルゴンと酸素の体積
比（Ａｒ／Ｏ₂）は４である。バリア層３２ｂは、不純
物としてのＴａ₂Ｏ₅が添加されたＴｉＯ₂からなる。
次に、白金をターゲットとして、アルゴン雰囲気中、全
圧０．２〜１．２Ｐａで、スパッタ法により白金層３３
を形成する。白金層３３の厚さは３０〜１００ｎｍであ
る。

【００４４】図５を参照して、アルゴン雰囲気中、全圧
１〜３Ｐａで、チタンシリサイド層３１、バリア層３２
ａ、３２ｂ、白金層３３をスパッタエッチすることによ
り、密着層１３、バリア層１４ａ、１４ｂおよび下部電
極層１５を形成する。シリコン酸化膜１２を覆うシリコ
ン酸化膜を２００〜８００ｎｍの厚さで堆積し、エッチ
バックすることにより枠付酸化膜１６を形成する。この
とき、周辺回路領域５では、シリコン酸化膜はすべてエ
ッチングされる。

【００４５】図６を参照して、温度３００〜７００℃、
アルゴンと酸素の混合ガス雰囲気中、全圧０．５〜２Ｐ
ａでスパッタ法によりＰＺＴからなる高誘電率層３６を
形成する。高誘電率層３６の厚さは３０〜８０ｎｍであ
る。次に、白金をターゲットとして、温度４００〜６０
０℃、アルゴン雰囲気中、圧力０．５〜２Ｐａで、スパ
ッタ法により白金層３７を形成する。白金層３７の厚さ
は３０〜１００ｎｍである。

【００４６】図７を参照して、所定のパターンを施した
フォトレジスト（図示せず）を白金層３７の上に形成
し、このフォトレジストに従って白金層３７、高誘電率
層３６をエッチングする。これにより、上部電極層１８
とキャパシタ誘電体膜１７が形成される。このようにし
て、キャパシタ３０が形成される。

【００４７】図８を参照して、ＣＶＤ法により、キャパ
シタ３０とシリコン酸化膜１２とを覆うようにＢＰＳＧ
からなるシリコン酸化膜２６を形成する。次にシリコン
酸化膜２６を温度７００〜８００℃に保ち、シリコン酸
化膜２６を平坦化する。このように、シリコン酸化膜を
加熱により平坦化することを層間リフローという。これ
により、シリコン酸化膜２０を形成する。

【００４８】以上のようにして、この発明のキャパシタ
を有する半導体装置が完成する。このように構成された
この発明のキャパシタを有する半導体装置においては、
図１で示すように、ドープドポリシリコンからなるプラ
グ１１と、白金からなる下部電極層１５との間にＴｉＯ
₂からなるバリア層１４ｂが形成されている。そのた
め、このバリア層１４ｂが高温度に加熱されてもＴｉＯ
₂により、シリコンと白金との相互拡散を防ぐことがで
きる。そのため、下部電極層１５とキャパシタ誘電体膜
１７とが接する部分にシリコンまたは二酸化ケイ素が析
出しない。したがって、ＰＺＴからなるキャパシタ誘電
体膜１７の誘電率が低下しない。その結果、キャパシタ
の容量を低下させることがない。

【００４９】また、下部電極層１５と接するバリア層１
４ｂは、ＴｉＯ₂から構成される。このＴｉＯ₂は、高
温度に加熱されても、下部電極層１５を構成する白金と
反応しない。したがって、高温度に加熱されてもバリア
層１４ｂの結晶構造は変化しない。その結果、バリア層
１４ｂと下部電極層１５との密着性は低下せず、リーク
電流が発生しない。

【００５０】さらに、ＴｉＯ₂からなるバリア層１４ｂ
とドープドポリシリコンからなるプラグ１１との間にＴ
ｉＮからなるバリア層１４ａが形成されている。このバ
リア層１４ａが、バリア層１４ｂ中の酸素の拡散を防ぐ
ことができる。そのため、プラグ１１が酸化されない。
したがって、プラグ１１の体積膨張を防ぐことができ、
リーク電流の発生を防止することができる。

【００５１】また、プラグ１１とバリア層１４ａとの間
にチタンシリサイドからなる密着層１３が形成されてい
る。この密着層１３は、バリア層１４ａとプラグ１１の
双方に密着性がよいので、プラグ１１とバリア層１４ａ
を確実に接続することができる。

【００５２】また、バリア層１４ｂを構成するＴｉＯ₂
中に不純物としてＴａ₂Ｏ₅が添加されているため、バ
リア層１４ｂの導電率が向上する。そのため、キャパシ
タ全体の電気特性を向上させることができる。

【００５３】さらに、バリア層１４ｂを構成する材料と
して、金属酸化物としてのＴｉＯ₂に、不純物としての
Ｔａ₂Ｏ₅を添加したものを用いたが、ここで、金属酸
化物および不純物は、表１に示すものとしてもよい。

【００５４】

【表１】

【００５５】また、バリア層１４ｂを構成する金属酸化
物としては、「金属電導性酸化物」津田、那須、藤森、
白鳥著、裳華房１９８３、２６〜３３頁、２−２表に記
載されたものを用いてもよい。

【００５６】（実施の形態２）実施の形態２に従ったキ
ャパシタを有する半導体装置は、実施の形態１の図１で
示すキャパシタ誘電体膜１７にチタン酸バリウムストロ
ンチウム（Ｂａ−Ｓｒ）ＴｉＯ₃を用い、さらに、バリ
ア層１４ｂは、金属酸化物としてのチタン酸バリウムス
トロンチウムに不純物としてランタン（Ｌａ）を０．１
ｍｏｌ％添加したものである。また、キャパシタ誘電体
膜１７をチタン酸ランタン（ＬａＴｉＯ₃）とし、バリ
ア層１４ｂを、金属酸化物としてのチタン酸ランタンに
不純物としてランタン（Ｌａ）を添加したものを用いて
もよい。

【００５７】次に、実施の形態２に従ったキャパシタを
有する半導体装置の製造方法について説明する。図２〜
図４を参照して、分離酸化膜２、トランスファゲートト
ランジスタ３、メモリセル領域４、周辺回路領域５、ゲ
ート酸化膜６、ゲート電極７、不純物領域８、ビット線
９、シリコン酸化膜１２、コンタクトホール１０、プラ
グ１１、チタンシリサイド層３１、バリア層３２ａを形
成する。次に、（Ｂａ−Ｓｒ）ＴｉＯ₃ターゲットを用
い、ＲＦマグネトロンスパッタ法によりアルゴンと酸素
の混合ガス雰囲気中、全圧１Ｐａで、厚さ３０〜７０ｎ
ｍのバリア層３２ｂを形成する。混合ガス中のアルゴン
と酸素との体積比（Ａｒ／Ｏ₂）は４である。バリア層
３２ｂをチタン酸ランタンとするときは、ターゲットと
してＬａＴｉＯ₃を用いればよい。プラズマドーピング
法により、不純物としてのランタン（Ｌａ）をバリア層
３２ｂに０．１ｍｏｌ％添加する。

【００５８】図５および６を参照して、実施の形態１と
同様に、バリア層１４ａ、１４ｂ、下部電極層１５、枠
付酸化膜１６を形成する。次に、ターゲットとして（Ｂ
ａ−Ｓｒ）ＴｉＯ₃を用い、ＲＦマグネトロンスパッタ
法により全圧１Ｐａでアルゴンと酸素の混合ガス雰囲気
中で厚さ５０ｎｍの高誘電体層３６を形成する。混合ガ
ス中のアルゴンと酸素との体積比（Ａｒ／Ｏ₂）は４で
ある。高誘電体層３６は、チタン酸バリウムストロンチ
ウム（Ｂａ−Ｓｒ）ＴｉＯ₃からなる。高誘電率層３６
上に実施の形態１と同様に白金層３７を形成する。

【００５９】図７および図８を参照して、実施の形態１
と同様に、キャパシタ誘電体膜１７、上部電極層１８を
形成し、キャパシタ３０を形成する。シリコン酸化膜２
０を形成する。

【００６０】このように構成されたこの発明の実施の形
態２に従ったキャパシタを有する半導体装置においては
実施の形態１と同様の効果がある。また、図４および図
６で示す工程において、バリア層３２ｂおよび高誘電率
層３６を同一装置内で作ることができる。そのため、製
造工程を簡略化することができる。

【００６１】また、バリア層１４ｂをチタン酸ランタン
で構成すれば、このチタン酸ランタンは白金と近い格子
定数を持ち、格子構造が白金と類似するため、下部電極
層１５とバリア層１４ｂとの密着性が向上し、リーク電
流の発生をより少なくすることできる。

【００６２】（実施の形態３）実施の形態３に従ったキ
ャパシタを有する半導体装置は、実施の形態１の図１で
示すバリア層１４ａが厚さ２ｎｍの窒化シリコン（Ｓｉ
₃Ｎ₄）からなるものである。

【００６３】次に、この発明の実施の形態３に従ったキ
ャパシタを有する半導体装置の製造方法について説明す
る。図１〜図４を参照して、実施の形態１と同様に、分
離酸化膜２、トランスファゲートトランジスタ３、メモ
リセル領域４、周辺回路領域５、ゲート酸化膜６、ゲー
ト電極７、不純物領域８、ビット線９、シリコン酸化膜
１２、コンタクトホール１０、プラグ１１、密着層３１
を形成する。次に、ソースガスとしてジクロロシランと
アンモニアの混合ガス（体積比：ジクロロシラン／アン
モニア＝３／４）を用い、全圧１００Ｐａ、温度７００
℃で熱ＣＶＤ法により窒化シリコンからなるバリア層３
２ａを形成する。バリア層３２ａの厚さは２ｎｍであ
る。実施の形態１と同様にバリア層３２ｂ、白金層３３
を形成する。

【００６４】図５〜図８を参照して、バリア層１４ａ、
１４ｂ、下部電極層１５、枠付酸化膜１６、高誘電率層
３６、白金層３７、キャパシタ誘電体膜１７、上部電極
層１８、シリコン酸化膜２０を実施の形態１と同様に形
成する。

【００６５】このように構成されたこの発明の実施の形
態３に従ったキャパシタを有する半導体装置において
は、導電性の低い窒化シリコンを薄くしてバリア層１４
ａとして用いることにより、バリア層１４ａの導電率を
低下させることがない。また、窒化シリコンはバリア層
１４ｂ中の酸素の拡散を一層防ぐことができ、より高温
度に加熱されてもプラグ１１が酸素と反応しなくなる。

【００６６】以上、この発明の実施の形態について述べ
たが、ここで示した実施の形態はほんの一例であって、
さまざまに変形可能である。たとえば、図１中の密着層
１３は、実施の形態１〜３では、チタンシリサイドとし
たが、他の金属シリサイドを用いてもよい。金属シリサ
イドの例としては、タングステンシリサイド、タンタル
シリサイド、コバルトシリサイド、プラチナシリサイド
などが挙げられる。

【００６７】さらに、バリア層１４ａを構成する材料と
しては、窒化チタンだけでなく、窒化タンタル、窒化タ
ングステン、窒化モリブデンなどの他の窒化物を用いる
ことができる。

【００６８】さらに、バリア層１４ａとして、金属珪化
窒化物を用いることができる。ここで、金属珪化窒化物
としては、チタン珪化窒化物（ＴｉＳｉＮ）、タンタル
珪化窒化物（ＴａＳｉＮ）、タングステン珪化窒化物
（ＷＳｉＮ）、モリブデン珪化窒化物（ＭｏＳｉＮ）を
用いることができる。また、上部電極層１８および下部
電極層１５として、白金だけでなく、ルテニウム、イリ
ジウム、レニウム、ロジウム、オスミウム、パラジウム
およびこれらの合金を用いることができる。

【００６９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなく特許請求の
範囲によって示され、特許請求の範囲と均等の意味およ
び範囲内でのすべての変更が含まれることが意図され
る。

【００７０】

【発明の効果】この発明の１つの局面に従ったキャパシ
タを有する半導体装置においては、シリコンを含む第１
の導電層と白金族元素を含む下部電極層との間に金属酸
化物を含む第３の導電層が形成される。そのため、この
第３の導電層が高温度に加熱されても白金族元素とシリ
コンとの相互拡散を防ぐことができる。そのため、白金
族元素の表面にシリコンや二酸化ケイ素が析出しない。
したがって、誘電体層の誘電率を低下させることがな
く、キャパシタの容量が低下しない。

【００７１】また、第１の導電層と第２の導電層との間
にチタンシリサイドを含む密着層が形成されていれば、
第１の導電層と第２の導電層とを確実に接続することが
できる。

【００７２】さらに、金属酸化物に不純物が添加されて
いれば、金属酸化物の導電率を向上させることができ
る。

【図面の簡単な説明】

【図１】この発明の実施の形態１に従ったキャパシタ
を有する半導体装置を示す断面図である。

【図２】図１で示すキャパシタを有する半導体装置の
製造方法の第１工程を示す断面図である。

【図３】図１で示すキャパシタを有する半導体装置の
製造方法の第２工程を示す断面図である。

【図４】図１で示すキャパシタを有する半導体装置の
製造方法の第３工程を示す断面図である。

【図５】図１で示すキャパシタを有する半導体装置の
製造方法の第４工程を示す断面図である。

【図６】図１で示すキャパシタを有する半導体装置の
製造方法の第５工程を示す断面図である。

【図７】図１で示すキャパシタを有する半導体装置の
製造方法の第６工程を示す断面図である。

【図８】図１で示すキャパシタを有する半導体装置の
製造方法の第７工程を示す断面図である。

【図９】従来のＤＲＡＭの構造を示す断面図である。

【符号の説明】

１シリコン基板、８不純物領域、１１プラグ、１
３密着層、１４ａ，１４ｂバリア層、１５下部電
極層、１７キャパシタ誘電体膜、１８上部電極層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者柏原慶一朗東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者庄靖史兵庫県伊丹市瑞原四丁目１番地菱電セミコンダクタシステムエンジニアリング株式会社内 (72)発明者松下誠兵庫県伊丹市瑞原四丁目１番地菱電セミコンダクタシステムエンジニアリング株式会社内 (72)発明者歌津貴繁兵庫県伊丹市瑞原四丁目１番地菱電セミコンダクタシステムエンジニアリング株式会社内 (72)発明者花房潔東京都千代田区丸の内二丁目２番３号三菱電機株式会社内

Claims

【特許請求の範囲】

【請求項１】半導体基板の主表面に形成された不純物
領域と、その不純物領域の上に形成された、シリコンを含む第１
の導電層と、その第１の導電層の上に形成された、窒化物を含む第２
の導電層と、その第２の導電層の上に形成された、金属酸化物を含む
第３の導電層と、その第３の導電層の上に形成された、白金族元素を含む
下部電極層と、その下部電極層の上に形成された誘電体層と、その誘電体層の上に形成された、白金族元素を含む上部
電極層とを備えた、キャパシタを有する半導体装置。
【請求項２】前記第１の導電層と前記第２の導電層と
の間にチタンシリサイド層が形成されている、請求項１
に記載のキャパシタを有する半導体装置。
【請求項３】前記金属酸化物には、前記金属酸化物の
導電率を向上させるための不純物が添加されている、請
求項１または２に記載のキャパシタを有する半導体装
置。
【請求項４】半導体基板の主表面に形成された不純物
領域と、その不純物領域の上に形成された、シリコンを含む第１
の導電層と、その第１の導電層の上に形成された、酸素拡散防止材を
含む第２の導電層と、その第２の導電層の上に形成された、金属酸化物を含む
第３の導電層と、その第３の導電層の上に形成された、白金族元素を含む
下部電極層と、その下部電極層の上に形成された誘電体層と、その誘電体層の上に形成された、白金族元素を含む上部
電極層とを備えた、キャパシタを有する半導体装置。