JPH095406A - パターン発生器 - Google Patents
パターン発生器Info
- Publication number
- JPH095406A JPH095406A JP7175534A JP17553495A JPH095406A JP H095406 A JPH095406 A JP H095406A JP 7175534 A JP7175534 A JP 7175534A JP 17553495 A JP17553495 A JP 17553495A JP H095406 A JPH095406 A JP H095406A
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- JP
- Japan
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- memory
- pattern
- data
- generator
- sequencer
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- Withdrawn
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- 101150071746 Pbsn gene Proteins 0.000 claims abstract description 16
- 230000002194 synthesizing effect Effects 0.000 claims abstract description 3
- 238000012360 testing method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 必要とするメモリの容量を小さくし、安価
で、高速で、容易にパターン変更が可能なパターン発生
器を実現する。 【構成】 パターン入力回路２３により書き込まれたデ
ータに従い、データ出力周期毎にメモリ２固定パターン
部２１からのデータを出力するかＰＲＢＳ発生器２２か
らのデータを出力するかを制御するメモリ１シーケンサ
部２０を設け、パターン入力回路２３により書き込まれ
たパターンデータを記憶し、メモリ１シーケンサ部２０
の制御に従いデータパターンを時分割回路２５に転送す
るメモリ２固定パターン部２１を設け、ランダムパター
ンを発生し、メモリ１シーケンサ部２０の制御に従い時
分割回路２５にデータ転送するＰＲＢＳ発生器２２を設
け、メモリ２固定パターン部２１及びＰＲＢＳ発生器２
２からのデータパターンを、メモリ１シーケンサ部２０
からの制御により合成して時分割出力する時分割回路２
５を設けて構成している。
で、高速で、容易にパターン変更が可能なパターン発生
器を実現する。 【構成】 パターン入力回路２３により書き込まれたデ
ータに従い、データ出力周期毎にメモリ２固定パターン
部２１からのデータを出力するかＰＲＢＳ発生器２２か
らのデータを出力するかを制御するメモリ１シーケンサ
部２０を設け、パターン入力回路２３により書き込まれ
たパターンデータを記憶し、メモリ１シーケンサ部２０
の制御に従いデータパターンを時分割回路２５に転送す
るメモリ２固定パターン部２１を設け、ランダムパター
ンを発生し、メモリ１シーケンサ部２０の制御に従い時
分割回路２５にデータ転送するＰＲＢＳ発生器２２を設
け、メモリ２固定パターン部２１及びＰＲＢＳ発生器２
２からのデータパターンを、メモリ１シーケンサ部２０
からの制御により合成して時分割出力する時分割回路２
５を設けて構成している。
Description
【０００１】
【産業上の利用分野】本発明は、各種通信機器を試験す
るために使用する、テストパターンを発生するパターン
発生器に関するものである。
るために使用する、テストパターンを発生するパターン
発生器に関するものである。
【０００２】
【従来の技術】近年、各種通信用に使用する通信パター
ンは、複雑かつ長いデータの繰り返しになっている。こ
のため、通信機器のテストでは、複雑かつ長いテストパ
ターンを発生するパターン発生器を必要としている。そ
こで従来のパターン発生器においては、複雑なパターン
を発生する場合、メモリにそのパターンを全て入力して
おき、随時メモリから出力してパターンを発生してい
る。
ンは、複雑かつ長いデータの繰り返しになっている。こ
のため、通信機器のテストでは、複雑かつ長いテストパ
ターンを発生するパターン発生器を必要としている。そ
こで従来のパターン発生器においては、複雑なパターン
を発生する場合、メモリにそのパターンを全て入力して
おき、随時メモリから出力してパターンを発生してい
る。
【０００３】図２に従来のパターン発生器の概略ブロッ
クを示す。この回路を使用して、例えばＰＤＣ（Person
al Digital Cellular)の電話機を試験するためのテスト
パターンを発生する場合を考えてみる。このテストパタ
ーンは、ビットレートが４２Ｋｂｐｓで７２０ｍｓの繰
り返しパターンで、その一部に５１１ビットのＰＲＢＳ
（Pseudo Random Bit Stream）９ランダムパターンを混
在させている。ランダムパターンの連続性を保ちながら
パターンデータを途切れなく出力するためには、メモリ
１０に４２Ｋｂｐｓ×７２０ｍｓ×５１１サイクル＝１
５．４５２Ｍｂｉｔ以上の容量のメモリ１０を必要とす
る。
クを示す。この回路を使用して、例えばＰＤＣ（Person
al Digital Cellular)の電話機を試験するためのテスト
パターンを発生する場合を考えてみる。このテストパタ
ーンは、ビットレートが４２Ｋｂｐｓで７２０ｍｓの繰
り返しパターンで、その一部に５１１ビットのＰＲＢＳ
（Pseudo Random Bit Stream）９ランダムパターンを混
在させている。ランダムパターンの連続性を保ちながら
パターンデータを途切れなく出力するためには、メモリ
１０に４２Ｋｂｐｓ×７２０ｍｓ×５１１サイクル＝１
５．４５２Ｍｂｉｔ以上の容量のメモリ１０を必要とす
る。
【０００４】
【発明が解決しようとする課題】以上のような従来の構
成では、必要とするメモリの容量が大きくなり、高価に
なる。また、パターンデータをメモリに入力するための
時間がかかるといった問題があった。本発明は、必要と
するメモリの容量を小さくし、安価で、高速で、容易に
パターン変更が可能なパターン発生器を実現することを
目的としている。
成では、必要とするメモリの容量が大きくなり、高価に
なる。また、パターンデータをメモリに入力するための
時間がかかるといった問題があった。本発明は、必要と
するメモリの容量を小さくし、安価で、高速で、容易に
パターン変更が可能なパターン発生器を実現することを
目的としている。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明のパターン発生器は、次のように構成してい
る。つまり、クロック発生器、メモリ及びパターン入力
回路で構成されるパターン発生器において、パターン入
力回路２３により書き込まれたデータに従い、データ出
力周期毎にメモリ２固定パターン部２１からのデータを
出力するかＰＲＢＳ発生器２２からのデータを出力する
かを制御するメモリ１シーケンサ部２０を設け、パター
ン入力回路２３により書き込まれたパターンデータを記
憶し、メモリ１シーケンサ部２０の制御に従いデータパ
ターンを時分割回路２５に転送するメモリ２固定パター
ン部２１を設け、ランダムパターンを発生し、メモリ１
シーケンサ部２０の制御に従い時分割回路２５にデータ
転送するＰＲＢＳ発生器２２を設け、メモリ２固定パタ
ーン部２１及びＰＲＢＳ発生器２２からのデータパター
ンを、メモリ１シーケンサ部２０からの制御により合成
して時分割出力する時分割回路２５を設けて構成してい
る。
に、本発明のパターン発生器は、次のように構成してい
る。つまり、クロック発生器、メモリ及びパターン入力
回路で構成されるパターン発生器において、パターン入
力回路２３により書き込まれたデータに従い、データ出
力周期毎にメモリ２固定パターン部２１からのデータを
出力するかＰＲＢＳ発生器２２からのデータを出力する
かを制御するメモリ１シーケンサ部２０を設け、パター
ン入力回路２３により書き込まれたパターンデータを記
憶し、メモリ１シーケンサ部２０の制御に従いデータパ
ターンを時分割回路２５に転送するメモリ２固定パター
ン部２１を設け、ランダムパターンを発生し、メモリ１
シーケンサ部２０の制御に従い時分割回路２５にデータ
転送するＰＲＢＳ発生器２２を設け、メモリ２固定パタ
ーン部２１及びＰＲＢＳ発生器２２からのデータパター
ンを、メモリ１シーケンサ部２０からの制御により合成
して時分割出力する時分割回路２５を設けて構成してい
る。
【０００６】
【作用】上記のように構成されたパターン発生器におい
ては、必要とするメモリの容量を小さくでき、安価で、
高速で、容易にパターン変更が可能な回路構成を実現し
ている。
ては、必要とするメモリの容量を小さくでき、安価で、
高速で、容易にパターン変更が可能な回路構成を実現し
ている。
【０００７】
【実施例】図１は、本発明の実施例である。この回路
は、パターン入力回路２３により書き込まれたデータに
従い、データ出力周期毎にメモリ２固定パターン部２１
からのデータを出力するかＰＲＢＳ発生器２２からのデ
ータを出力するかを制御するメモリ１シーケンサ部２０
と、パターン入力回路２３により書き込まれたパターン
データを記憶し、メモリ１シーケンサ部２０の制御に従
いデータパターンを時分割回路２５に転送するメモリ２
固定パターン部２１と、ランダムパターンを発生し、メ
モリ１シーケンサ部２０の制御に従い時分割回路２５に
データ転送するＰＲＢＳ発生器２２と、メモリ２固定パ
ターン部２１及びＰＲＢＳ発生器２２からのデータパタ
ーンを、メモリ１シーケンサ部２０からの制御により合
成して時分割出力する時分割回路２５とで構成される。
は、パターン入力回路２３により書き込まれたデータに
従い、データ出力周期毎にメモリ２固定パターン部２１
からのデータを出力するかＰＲＢＳ発生器２２からのデ
ータを出力するかを制御するメモリ１シーケンサ部２０
と、パターン入力回路２３により書き込まれたパターン
データを記憶し、メモリ１シーケンサ部２０の制御に従
いデータパターンを時分割回路２５に転送するメモリ２
固定パターン部２１と、ランダムパターンを発生し、メ
モリ１シーケンサ部２０の制御に従い時分割回路２５に
データ転送するＰＲＢＳ発生器２２と、メモリ２固定パ
ターン部２１及びＰＲＢＳ発生器２２からのデータパタ
ーンを、メモリ１シーケンサ部２０からの制御により合
成して時分割出力する時分割回路２５とで構成される。
【０００８】この回路の動作は次のように行われる。 パターン入力回路２３よりシーケンスデータをメモリ
１シーケンサ部２０へ、パターンデータをメモリ２固定
パターン部２１へ書き込む。 メモリ１シーケンサ部２０は、データ出力の順序を制
御するため、メモリ２固定パターン部２１から出力する
パターンデータのアドレスを指定して時分割回路２５に
読み出し、ＰＲＢＳ発生器２２から読み出したパターン
データと組み合わせてデータ出力列を合成する制御をし
ている。 パターン入力回路２３は、クロック発生器２４から、
メモリ１シーケンサ部２０がどの部分を制御しているか
の情報を得て、メモリ１シーケンサ部２０及びメモリ２
固定パターン部２１のデータをダイナミックに書き換
え、複雑なパターンデータを発生する。
１シーケンサ部２０へ、パターンデータをメモリ２固定
パターン部２１へ書き込む。 メモリ１シーケンサ部２０は、データ出力の順序を制
御するため、メモリ２固定パターン部２１から出力する
パターンデータのアドレスを指定して時分割回路２５に
読み出し、ＰＲＢＳ発生器２２から読み出したパターン
データと組み合わせてデータ出力列を合成する制御をし
ている。 パターン入力回路２３は、クロック発生器２４から、
メモリ１シーケンサ部２０がどの部分を制御しているか
の情報を得て、メモリ１シーケンサ部２０及びメモリ２
固定パターン部２１のデータをダイナミックに書き換
え、複雑なパターンデータを発生する。
【０００９】例えば、ＰＤＣの電話機を試験するために
ＰＲＢＳとしてＰＲＢＳ９を使用し、テストパターンを
発生する場合を考える。この場合、メモリ１シーケンサ
部２０は、４２Ｋｂｐｓで１周期７２０ｍｓであるた
め、１周期の合計が３０，２４０ステップのパターン指
定データを記憶する。ここでは、メモリ２固定パターン
部２１又はＰＲＢＳ９発生器のアドレス選択、時分割回
路２５の制御のために、各ステップを１６ビットで構成
しており、合計４８３，８４０ビットの容量を使用して
いる。メモリ２固定パターン部２１は、経験的に、約
４，０００ビットで十分であるとわかっている。結局、
メモリ１シーケンサ部２０を５１２Ｋビットのメモリ
で、メモリ２固定パターン部２１を４Ｋビットのメモリ
で構成可能であり、従来必要としていたメモリ量１５，
４５２Ｍビットに比べ約１／３０のメモリ量で目的を達
成できる。
ＰＲＢＳとしてＰＲＢＳ９を使用し、テストパターンを
発生する場合を考える。この場合、メモリ１シーケンサ
部２０は、４２Ｋｂｐｓで１周期７２０ｍｓであるた
め、１周期の合計が３０，２４０ステップのパターン指
定データを記憶する。ここでは、メモリ２固定パターン
部２１又はＰＲＢＳ９発生器のアドレス選択、時分割回
路２５の制御のために、各ステップを１６ビットで構成
しており、合計４８３，８４０ビットの容量を使用して
いる。メモリ２固定パターン部２１は、経験的に、約
４，０００ビットで十分であるとわかっている。結局、
メモリ１シーケンサ部２０を５１２Ｋビットのメモリ
で、メモリ２固定パターン部２１を４Ｋビットのメモリ
で構成可能であり、従来必要としていたメモリ量１５，
４５２Ｍビットに比べ約１／３０のメモリ量で目的を達
成できる。
【００１０】また、メモリ容量が少ないため、メモリへ
のデータ入力時間も約１／３０となり、パターンデータ
の変更が短時間で実行できる。更に、クロック発生器２
４から、メモリ１シーケンサ部２０がどの部分を制御し
ているかの情報を得て、メモリ１シーケンサ部２０及び
メモリ２固定パターン部２１のデータをダイナミックに
書き換え、更に複雑なパターンデータを発生することが
できる。また、メモリ容量が小さいため高速のメモリを
選択して使用でき、データ出力の転送速度の高速化が容
易になる。
のデータ入力時間も約１／３０となり、パターンデータ
の変更が短時間で実行できる。更に、クロック発生器２
４から、メモリ１シーケンサ部２０がどの部分を制御し
ているかの情報を得て、メモリ１シーケンサ部２０及び
メモリ２固定パターン部２１のデータをダイナミックに
書き換え、更に複雑なパターンデータを発生することが
できる。また、メモリ容量が小さいため高速のメモリを
選択して使用でき、データ出力の転送速度の高速化が容
易になる。
【００１１】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。つ
まり、必要とするメモリの容量を小さくでき、安価で、
高速で、容易にパターン変更が可能な構成のパターン発
生器を実現できる効果がある。
ているので、以下に記載されるような効果を奏する。つ
まり、必要とするメモリの容量を小さくでき、安価で、
高速で、容易にパターン変更が可能な構成のパターン発
生器を実現できる効果がある。
【図１】本発明のパターン発生器のブロック図である。
【図２】従来のパターン発生器のブロック図である。
１０ メモリ １１、２３ パターン入力回路 １２、２４ クロック発生器 ２０ メモリ１シーケンサ部 ２１ メモリ２固定パターン部 ２２ ＰＲＢＳ発生器 ２５ 時分割回路
Claims (1)
- 【請求項１】 クロック発生器、メモリ及びパターン入
力回路で構成されるパターン発生器において、 パターン入力回路（２３）により書き込まれたデータに
従い、データ出力周期毎にメモリ２固定パターン部（２
１）からのデータを出力するかＰＲＢＳ発生器（２２）
からのデータを出力するかを制御するメモリ１シーケン
サ部（２０）を設け、 パターン入力回路（２３）により書き込まれたパターン
データを記憶し、メモリ１シーケンサ部（２０）の制御
に従いデータパターンを時分割回路（２５）に転送する
メモリ２固定パターン部（２１）を設け、 ランダムパターンを発生し、メモリ１シーケンサ部（２
０）の制御に従い時分割回路（２５）にデータ転送する
ＰＲＢＳ発生器（２２）を設け、 メモリ２固定パターン部（２１）及びＰＲＢＳ発生器
（２２）からのデータパターンを、メモリ１シーケンサ
部（２０）からの制御により合成して時分割出力する時
分割回路（２５）を設けた、 ことを特徴とするパターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7175534A JPH095406A (ja) | 1995-06-19 | 1995-06-19 | パターン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7175534A JPH095406A (ja) | 1995-06-19 | 1995-06-19 | パターン発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH095406A true JPH095406A (ja) | 1997-01-10 |
Family
ID=15997760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7175534A Withdrawn JPH095406A (ja) | 1995-06-19 | 1995-06-19 | パターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH095406A (ja) |
-
1995
- 1995-06-19 JP JP7175534A patent/JPH095406A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |