JPH0962620A - データ転送方法 - Google Patents
データ転送方法Info
- Publication number
- JPH0962620A JPH0962620A JP21690295A JP21690295A JPH0962620A JP H0962620 A JPH0962620 A JP H0962620A JP 21690295 A JP21690295 A JP 21690295A JP 21690295 A JP21690295 A JP 21690295A JP H0962620 A JPH0962620 A JP H0962620A
- Authority
- JP
- Japan
- Prior art keywords
- data
- flip
- flop
- strobe
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【課題】 高速かつ安定な同期転送を実現する。
【解決手段】 Ｄフリップフロップ２０及び２４により
ストローブ信号STROBEをラッチし、両者のＱ−出力のＮ
ＡＮＤを転送先ブロックでのデータフェッチ信号DATA F
ETCHとして使用する。Ｄフリップフロップ２２は反転ク
ロックに同期してＤフリップフロップ２０のＱ出力をラ
ッチし、そのＱ−出力にてＤフリップフロップ２０を、
Ｑ出力にてＤフリップフロップ２４を、それぞれリセッ
トする。
ストローブ信号STROBEをラッチし、両者のＱ−出力のＮ
ＡＮＤを転送先ブロックでのデータフェッチ信号DATA F
ETCHとして使用する。Ｄフリップフロップ２２は反転ク
ロックに同期してＤフリップフロップ２０のＱ出力をラ
ッチし、そのＱ−出力にてＤフリップフロップ２０を、
Ｑ出力にてＤフリップフロップ２４を、それぞれリセッ
トする。
Description
【０００１】
【発明の属する技術分野】本発明は、転送元ブロックか
ら転送先ブロックへとデータを同期転送するデータ転送
方法に関し、特に、画像データの転送等の際に使用さ
れ、大量のデータを高速転送するのに適する方法に関す
る。
ら転送先ブロックへとデータを同期転送するデータ転送
方法に関し、特に、画像データの転送等の際に使用さ
れ、大量のデータを高速転送するのに適する方法に関す
る。
【０００２】
【従来の技術及び発明が解決しようとする課題】図４に
示されるブロックＡからブロックＢへとデータDATAを同
期転送する際には、通常、ブロックＡ及びＢに共通のク
ロックCLOCK を供給すると共に、転送されるデータDATA
が有効であることを示すストローブ信号STROBEをブロッ
クＡからブロックＢに供給する。同期転送を実行する場
合のデータDATA、クロックCLOCK及びストローブ信号STR
OBEのタイミングは、図５に示される関係としてもよい
し、図６に示される関係としてもよい。図５において
は、ストローブ信号STROBEのタイミングと有効なデータ
DATAのタイミングとが一致している。また、図６におい
ては、ストローブ信号STROBEがデータDATAに対しクロッ
クCLOCK １周期分先行している。なお、これらの図は、
ストローブ信号STROBEの反転値STROBE−を用いて表して
いる。
示されるブロックＡからブロックＢへとデータDATAを同
期転送する際には、通常、ブロックＡ及びＢに共通のク
ロックCLOCK を供給すると共に、転送されるデータDATA
が有効であることを示すストローブ信号STROBEをブロッ
クＡからブロックＢに供給する。同期転送を実行する場
合のデータDATA、クロックCLOCK及びストローブ信号STR
OBEのタイミングは、図５に示される関係としてもよい
し、図６に示される関係としてもよい。図５において
は、ストローブ信号STROBEのタイミングと有効なデータ
DATAのタイミングとが一致している。また、図６におい
ては、ストローブ信号STROBEがデータDATAに対しクロッ
クCLOCK １周期分先行している。なお、これらの図は、
ストローブ信号STROBEの反転値STROBE−を用いて表して
いる。
【０００３】ブロックＢにてデータDATAをフェッチする
には、データフェッチ信号DATA FETCHに応じデータDATA
をフェッチする手段（例えばフリップフロップ）や、ク
ロックCLOCK 及びストローブ信号STROBEに基づきデータ
フェッチ信号DATA FETCHを生成する手段を、ブロックＢ
に設けなければならない。データフェッチ信号DATA FET
CHを生成する処理には、少なくともクロックCLOCK １周
期分の時間が必要である。従って、図５のようにストロ
ーブ信号STROBEのタイミングと有効なデータDATAのタイ
ミングとが一致している場合には、図７に示されるよう
に、データフェッチ信号DATA FETCHに応じデータDATAを
フェッチするフリップフロッップ１０やクロックCLOCK
及びストローブ信号STROBEに基づきデータフェッチ信号
DATA FETCHを生成する制御部１２の他、ストローブ信号
STROBEの値如何によらずデータDATAを一旦ラッチするフ
リップフロップ１４が必要になる。これは、回路構成の
複雑化大型化を招く。
には、データフェッチ信号DATA FETCHに応じデータDATA
をフェッチする手段（例えばフリップフロップ）や、ク
ロックCLOCK 及びストローブ信号STROBEに基づきデータ
フェッチ信号DATA FETCHを生成する手段を、ブロックＢ
に設けなければならない。データフェッチ信号DATA FET
CHを生成する処理には、少なくともクロックCLOCK １周
期分の時間が必要である。従って、図５のようにストロ
ーブ信号STROBEのタイミングと有効なデータDATAのタイ
ミングとが一致している場合には、図７に示されるよう
に、データフェッチ信号DATA FETCHに応じデータDATAを
フェッチするフリップフロッップ１０やクロックCLOCK
及びストローブ信号STROBEに基づきデータフェッチ信号
DATA FETCHを生成する制御部１２の他、ストローブ信号
STROBEの値如何によらずデータDATAを一旦ラッチするフ
リップフロップ１４が必要になる。これは、回路構成の
複雑化大型化を招く。
【０００４】この問題を避けるためには、図６に示され
るタイミングにてデータDATA、クロックCLOCK 及びスト
ローブ信号STROBEを発生させればよい。図６においては
ストローブ信号STROBEがデータDATAに対しクロックCLOC
K １周期分先行しているから、ストローブ信号STROBEが
到来してからデータDATAが到来するまでの間に、ブロッ
クＢがデータフェッチ信号DATA FETCHを生成する処理を
実行できる。例えば、図８に示されるように、Ｄフリッ
プフロップ１６によりストローブ信号STROBEをクロック
CLOCK に同期してラッチし、ＯＲゲート１８にＤフリッ
プフロップ１６のＱ−出力及びクロックCLOCK を供給す
ることにより、データDATAと一致したタイミングを有す
るデータフェッチ信号DATA FETCHを生成できる。このよ
うにすると、図９に示されるように、フリップフロッッ
プ１４が不要になる。反面、この構成を実現するために
は、図６に示されるようにストローブ信号STROBEをデー
タDATAに対しクロックCLOCK １周期分先行させなければ
ならず、面倒である。
るタイミングにてデータDATA、クロックCLOCK 及びスト
ローブ信号STROBEを発生させればよい。図６においては
ストローブ信号STROBEがデータDATAに対しクロックCLOC
K １周期分先行しているから、ストローブ信号STROBEが
到来してからデータDATAが到来するまでの間に、ブロッ
クＢがデータフェッチ信号DATA FETCHを生成する処理を
実行できる。例えば、図８に示されるように、Ｄフリッ
プフロップ１６によりストローブ信号STROBEをクロック
CLOCK に同期してラッチし、ＯＲゲート１８にＤフリッ
プフロップ１６のＱ−出力及びクロックCLOCK を供給す
ることにより、データDATAと一致したタイミングを有す
るデータフェッチ信号DATA FETCHを生成できる。このよ
うにすると、図９に示されるように、フリップフロッッ
プ１４が不要になる。反面、この構成を実現するために
は、図６に示されるようにストローブ信号STROBEをデー
タDATAに対しクロックCLOCK １周期分先行させなければ
ならず、面倒である。
【０００５】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、データフェッチ信
号DATA FETCHを生成する方法の改善により、データフェ
ッチ信号DATA FETCHの生成までの間データDATAを一旦ラ
ッチする部材を設けることなく、かつ、ストローブ信号
STROBEとデータDATAのタイミングをずらすことなく、デ
ータの安定で高速な同期転送を実現することを目的とす
る。
とを課題としてなされたものであり、データフェッチ信
号DATA FETCHを生成する方法の改善により、データフェ
ッチ信号DATA FETCHの生成までの間データDATAを一旦ラ
ッチする部材を設けることなく、かつ、ストローブ信号
STROBEとデータDATAのタイミングをずらすことなく、デ
ータの安定で高速な同期転送を実現することを目的とす
る。
【０００６】
【課題を解決するための手段及び発明の効果】このよう
な目的を達成するために、本発明は、同時に転送される
データDATAが有効であることを示すストローブ信号STRO
BEと共に、転送元ブロックＡから転送先ブロックＢへ
と、共通クロックCLOCK １周期以上の期間に亘り連続し
てデータDATAを同期転送するデータ転送方法において、
共通クロックCLOCK に同期し、転送先ブロックＢがフリ
ップフロップにてストローブ信号STROBEをラッチするス
テップと、上記フリップフロップの出力の立上りと同時
に、転送先ブロックＢがデータDATAをフェッチするステ
ップと、を有することを特徴とする。
な目的を達成するために、本発明は、同時に転送される
データDATAが有効であることを示すストローブ信号STRO
BEと共に、転送元ブロックＡから転送先ブロックＢへ
と、共通クロックCLOCK １周期以上の期間に亘り連続し
てデータDATAを同期転送するデータ転送方法において、
共通クロックCLOCK に同期し、転送先ブロックＢがフリ
ップフロップにてストローブ信号STROBEをラッチするス
テップと、上記フリップフロップの出力の立上りと同時
に、転送先ブロックＢがデータDATAをフェッチするステ
ップと、を有することを特徴とする。
【０００７】本発明においては、ストローブ信号STROBE
をラッチするフリップフロップの出力（データフェッチ
信号DATA FETCHに相当）の立上りと同時に転送先ブロッ
クＢがデータDATAをフェッチする。従って、このフリッ
プフロップにおいてクロックCLOCK １周期分の遅延が発
生するにもかかわらず、“データフェッチ信号DATA FET
CHの生成までの間データDATAを一旦ラッチする部材”、
例えばフリップフロップ１４を設ける必要がなくなる。
ストローブ信号STROBEとデータDATAのタイミングは同一
タイミングでよい。さらに、転送先ブロックＢでの処理
タイミングが図５及び図７の例に比べクロックCLOCK １
周期分早くなる。
をラッチするフリップフロップの出力（データフェッチ
信号DATA FETCHに相当）の立上りと同時に転送先ブロッ
クＢがデータDATAをフェッチする。従って、このフリッ
プフロップにおいてクロックCLOCK １周期分の遅延が発
生するにもかかわらず、“データフェッチ信号DATA FET
CHの生成までの間データDATAを一旦ラッチする部材”、
例えばフリップフロップ１４を設ける必要がなくなる。
ストローブ信号STROBEとデータDATAのタイミングは同一
タイミングでよい。さらに、転送先ブロックＢでの処理
タイミングが図５及び図７の例に比べクロックCLOCK １
周期分早くなる。
【０００８】
【発明の実施の形態】以下、本発明の好適な実施形態に
関し図面に基づき説明する。なお、図４〜図９に示され
る従来技術と同様の又は対応する構成には同一の符号を
付し、説明を省略する。また、本発明の各実施形態は図
９に示される構成のブロックＢにて実施可能であるた
め、以下の各実施形態は図９を前提として説明する。
関し図面に基づき説明する。なお、図４〜図９に示され
る従来技術と同様の又は対応する構成には同一の符号を
付し、説明を省略する。また、本発明の各実施形態は図
９に示される構成のブロックＢにて実施可能であるた
め、以下の各実施形態は図９を前提として説明する。
【０００９】図１には、本発明の第１実施形態における
制御部１２の内部構成が示されている。この実施形態で
は、制御部１２が３個のＤフリップフロップ２０、２２
及び２４、ＮＯＴ２６、並びにＮＡＮＤゲート２８から
構成されている。これらのうちＤフリップフロップ２０
及び２４は、いずれもクロックCLOCK に同期してストロ
ーブ信号STROBEをラッチし、そのＱ−出力をＮＡＮＤゲ
ート２８に供給する。ＮＡＮＤゲート２８はデータフェ
ッチ信号DATA FETCHを発生させ、フリップフロップ１０
はデータフェッチ信号DATA FETCHが立上った時点でデー
タDATAをフェッチする。また、ＮＯＴ２６はクロックCL
OCK を反転しており、Ｄフリップフロップ２２は得られ
た反転クロックCLOCK −に同期してＤフリップフロップ
２０のＱ出力をラッチする。Ｄフリップフロップ２２の
Ｑ−出力はＤフリップフロップ２０に、Ｑ出力はＤフリ
ップフロップ２４に、それぞれリセット信号として供給
される。また、Ｄフリップフロップ２２自身は外部リセ
ット信号RESET によりリセットされる。
制御部１２の内部構成が示されている。この実施形態で
は、制御部１２が３個のＤフリップフロップ２０、２２
及び２４、ＮＯＴ２６、並びにＮＡＮＤゲート２８から
構成されている。これらのうちＤフリップフロップ２０
及び２４は、いずれもクロックCLOCK に同期してストロ
ーブ信号STROBEをラッチし、そのＱ−出力をＮＡＮＤゲ
ート２８に供給する。ＮＡＮＤゲート２８はデータフェ
ッチ信号DATA FETCHを発生させ、フリップフロップ１０
はデータフェッチ信号DATA FETCHが立上った時点でデー
タDATAをフェッチする。また、ＮＯＴ２６はクロックCL
OCK を反転しており、Ｄフリップフロップ２２は得られ
た反転クロックCLOCK −に同期してＤフリップフロップ
２０のＱ出力をラッチする。Ｄフリップフロップ２２の
Ｑ−出力はＤフリップフロップ２０に、Ｑ出力はＤフリ
ップフロップ２４に、それぞれリセット信号として供給
される。また、Ｄフリップフロップ２２自身は外部リセ
ット信号RESET によりリセットされる。
【００１０】従って、図２に示されるように、Ｄフリッ
プフロップ２０のＱ出力はストローブ信号STROBEの立上
りからクロックCLOCK １周期分遅れて立上るから、その
Ｑ−出力をＮＡＮＤゲート２８に供給することにより、
ストローブ信号STROBEの立上りからクロックCLOCK の１
周期が経過した時点で、すなわち、そのストローブ信号
STROBEと対応するデータがまだ存在している間に、フリ
ップフロップ１０によりデータDATAをフェッチすること
ができる。また、Ｄフリップフロップ２２のＱ−出力を
用いてＤフリップフロップ２０をリセットしているか
ら、立上りからクロックCLOCK の半周期が経過した時点
で、Ｄフリップフロップ２０からのデータフェッチ信号
DATA FETCHを絶つことができる。さらに、Ｄフリップフ
ロップ２０からのデータフェッチ信号DATA FETCHが絶た
れている間はＤフリップフロップ２４がＤフリップフロ
ップ２０に代えて用いられるから、クロックCLOCK の複
数周期に亘り連続してデータDATAを転送している場合に
も、フリップフロップ１０によりデータDATAをフェッチ
することができる。このような構成により、本実施形態
においては、前述の効果を実現できる。
プフロップ２０のＱ出力はストローブ信号STROBEの立上
りからクロックCLOCK １周期分遅れて立上るから、その
Ｑ−出力をＮＡＮＤゲート２８に供給することにより、
ストローブ信号STROBEの立上りからクロックCLOCK の１
周期が経過した時点で、すなわち、そのストローブ信号
STROBEと対応するデータがまだ存在している間に、フリ
ップフロップ１０によりデータDATAをフェッチすること
ができる。また、Ｄフリップフロップ２２のＱ−出力を
用いてＤフリップフロップ２０をリセットしているか
ら、立上りからクロックCLOCK の半周期が経過した時点
で、Ｄフリップフロップ２０からのデータフェッチ信号
DATA FETCHを絶つことができる。さらに、Ｄフリップフ
ロップ２０からのデータフェッチ信号DATA FETCHが絶た
れている間はＤフリップフロップ２４がＤフリップフロ
ップ２０に代えて用いられるから、クロックCLOCK の複
数周期に亘り連続してデータDATAを転送している場合に
も、フリップフロップ１０によりデータDATAをフェッチ
することができる。このような構成により、本実施形態
においては、前述の効果を実現できる。
【００１１】図３には、本発明の第２実施形態における
制御部１２の内部構成が示されている。この実施形態で
は、Ｄフリップフロップ２４が省略され、これに伴いＮ
ＡＮＤゲート２８が省略されている。データフェッチ信
号DATA FETCHは、Ｄフリップフロップ２０のＱ出力から
得られる。また、Ｄフリップフロップ２２はそのＱ−出
力にてリセットされている。この実施形態においても、
前述の効果を実現できる。加えて、この実施形態は、第
１実施形態に比べ回路構成が簡素でありまた外部リセッ
ト信号RESET が不要になるという利点を有している。反
面、Ｄフリップフロップ２２のＱ−出力のオン時間が十
分でなく動作が安定しないという短所を有している。
制御部１２の内部構成が示されている。この実施形態で
は、Ｄフリップフロップ２４が省略され、これに伴いＮ
ＡＮＤゲート２８が省略されている。データフェッチ信
号DATA FETCHは、Ｄフリップフロップ２０のＱ出力から
得られる。また、Ｄフリップフロップ２２はそのＱ−出
力にてリセットされている。この実施形態においても、
前述の効果を実現できる。加えて、この実施形態は、第
１実施形態に比べ回路構成が簡素でありまた外部リセッ
ト信号RESET が不要になるという利点を有している。反
面、Ｄフリップフロップ２２のＱ−出力のオン時間が十
分でなく動作が安定しないという短所を有している。
【図１】 本発明の第１実施形態における制御部の構成
を示す回路図である。
を示す回路図である。
【図２】 第１実施形態における転送動作を示すタイミ
ングチャートである。
ングチャートである。
【図３】 本発明の第２実施形態における制御部の構成
を示す回路図である。
を示す回路図である。
【図４】 データの転送元及び転送先並びに必要な信号
を示すブロック図である。
を示すブロック図である。
【図５】 信号タイミングの一例を示すタイミングチャ
ートである。
ートである。
【図６】 信号タイミングの他の一例を示すタイミング
チャートである。
チャートである。
【図７】 図５のタイミングを使用した場合の転送先ブ
ロックの構成の一例を示す図である。
ロックの構成の一例を示す図である。
【図８】 図７のタイミングを使用した場合の制御部の
構成を示す回路図である。
構成を示す回路図である。
【図９】 図７のタイミングを使用した場合の転送先ブ
ロックの構成の一例を示す図である。
ロックの構成の一例を示す図である。
Ａ，Ｂ ブロック、１０ フリップフロップ、１２ 制
御部、２０〜２４ Ｄフリップフロップ、２６ ＮＯ
Ｔ、２８ ＮＡＮＤゲート。
御部、２０〜２４ Ｄフリップフロップ、２６ ＮＯ
Ｔ、２８ ＮＡＮＤゲート。
Claims (1)
- 【請求項１】 同時に転送されるデータが有効であるこ
とを示すストローブ信号と共に、転送元ブロックから転
送先ブロックへと、共通クロック１周期以上の期間に亘
り連続してデータを同期転送するデータ転送方法におい
て、 共通クロックに同期し、転送先ブロックがフリップフロ
ップにてストローブ信号をラッチするステップと、 上記フリップフロップの出力の立上りと同時に、転送先
ブロックがデータをフェッチするステップと、 を有することを特徴とするデータ転送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21690295A JPH0962620A (ja) | 1995-08-25 | 1995-08-25 | データ転送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21690295A JPH0962620A (ja) | 1995-08-25 | 1995-08-25 | データ転送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0962620A true JPH0962620A (ja) | 1997-03-07 |
Family
ID=16695709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21690295A Pending JPH0962620A (ja) | 1995-08-25 | 1995-08-25 | データ転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0962620A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN120373232A (zh) * | 2025-06-26 | 2025-07-25 | 中科亿海微电子科技（苏州）有限公司 | 一种fpga综合工具触发器同步控制信号提取方法、存储介质及电子设备 |
-
1995
- 1995-08-25 JP JP21690295A patent/JPH0962620A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN120373232A (zh) * | 2025-06-26 | 2025-07-25 | 中科亿海微电子科技（苏州）有限公司 | 一种fpga综合工具触发器同步控制信号提取方法、存储介质及电子设备 |
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