JPH0514189A - 非同期データ乗せかえ回路 - Google Patents
非同期データ乗せかえ回路Info
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- JPH0514189A JPH0514189A JP3019630A JP1963091A JPH0514189A JP H0514189 A JPH0514189 A JP H0514189A JP 3019630 A JP3019630 A JP 3019630A JP 1963091 A JP1963091 A JP 1963091A JP H0514189 A JPH0514189 A JP H0514189A
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- Japan
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- data
- flip
- flop
- circuit
- asynchronous data
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- Granted
Links
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【構成】フリップフロップ３は、非同期データＤＡを同
期化クロックＣＫでラッチする。排他的論理和回路４
は、フリップフロップ３を通過したデータＤＢと非同期
データＤＡとを比較する。選択回路５は、この比較の結
果データに変化点がない時はフリップフロップ３を通過
したデータを選択し、変化点がある時はフリップフロッ
プ６の出力データを選択する。フリップフロップ６は、
選択回路の出力データを同期化クロックＣＫでラッチす
る。 【効果】簡単かつ安価な小規模回路構成が可能となる。
期化クロックＣＫでラッチする。排他的論理和回路４
は、フリップフロップ３を通過したデータＤＢと非同期
データＤＡとを比較する。選択回路５は、この比較の結
果データに変化点がない時はフリップフロップ３を通過
したデータを選択し、変化点がある時はフリップフロッ
プ６の出力データを選択する。フリップフロップ６は、
選択回路の出力データを同期化クロックＣＫでラッチす
る。 【効果】簡単かつ安価な小規模回路構成が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、非同期データ乗せかえ
回路に関し、特にデータレートの２倍以上の周波数の同
期化クロックで非同期データを乗せかえる非同期データ
乗せかえ回路に関する。
回路に関し、特にデータレートの２倍以上の周波数の同
期化クロックで非同期データを乗せかえる非同期データ
乗せかえ回路に関する。
【０００２】
【従来の技術】従来、この種の同期化されていない非同
期データの乗せかえには、フレームアライナを構成して
同期をとりデータの乗せかえる方法と、非同期系のバッ
ファメモリとして、ＦＩＦＯ（ファーストイン ファー
ストアウト）を使用し、データの乗せかえる方法があっ
た。
期データの乗せかえには、フレームアライナを構成して
同期をとりデータの乗せかえる方法と、非同期系のバッ
ファメモリとして、ＦＩＦＯ（ファーストイン ファー
ストアウト）を使用し、データの乗せかえる方法があっ
た。
【０００３】
【発明が解決しようとする課題】この従来の非同期デー
タ乗せかえ回路では、フレームアライナを用いる方法、
およびＦＩＦＯを用いる方法のいずれの方法の場合も、
回路構成が複雑であるため回路規模が大きくなると共
に、高価であるという欠点があった。
タ乗せかえ回路では、フレームアライナを用いる方法、
およびＦＩＦＯを用いる方法のいずれの方法の場合も、
回路構成が複雑であるため回路規模が大きくなると共
に、高価であるという欠点があった。
【０００４】本発明の目的は、回路構成が簡単でかつ安
価な非同期データ乗せかえ回路を提供することにある。
価な非同期データ乗せかえ回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明の非同期データ乗
せかえ回路は、非同期データをデータレートの２倍以上
の周波数の同期化クロックで同期化する非同期データ乗
せかえ回路において、 前記非同期データを前記同期化クロックでラッチする第
１のフリップフロップと、この第１のフリップフロップ
通過後のデータと前記非同期データとを比較する排他的
論理和回路と、この排他的論理和回路の出力の制御を受
け、前記比較において、データに変化点がない時には前
記第１のフリップフロップ通過後のデータを選択し、デ
ータに変化点がある場合には第２のフリップフロップの
出力データを選択する選択回路と、この選択回路の出力
を前記同期化クロックでラッチさせる前記第２のフリッ
プフロップとで構成する。
せかえ回路は、非同期データをデータレートの２倍以上
の周波数の同期化クロックで同期化する非同期データ乗
せかえ回路において、 前記非同期データを前記同期化クロックでラッチする第
１のフリップフロップと、この第１のフリップフロップ
通過後のデータと前記非同期データとを比較する排他的
論理和回路と、この排他的論理和回路の出力の制御を受
け、前記比較において、データに変化点がない時には前
記第１のフリップフロップ通過後のデータを選択し、デ
ータに変化点がある場合には第２のフリップフロップの
出力データを選択する選択回路と、この選択回路の出力
を前記同期化クロックでラッチさせる前記第２のフリッ
プフロップとで構成する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の非同期データ乗せかえ回路
の実施例を示すブロック図である。図１に示す非同期デ
ータ乗せかえ回路は、同期化クロック入力端子２から入
力する同期化クロックにより、非同期データ入力端子２
から入力するデータをラッチするためのフリップフロッ
プ３，６、排他的論理和回路４、選択回路５、データ出
力端子７から成る。
の実施例を示すブロック図である。図１に示す非同期デ
ータ乗せかえ回路は、同期化クロック入力端子２から入
力する同期化クロックにより、非同期データ入力端子２
から入力するデータをラッチするためのフリップフロッ
プ３，６、排他的論理和回路４、選択回路５、データ出
力端子７から成る。
【０００８】非同期データ入力端子１より入力されたデ
ータは、フリップフロップ３に送られ、同期化クロック
入力端子２から入力される同期化クロックにてラッチさ
れる。フリップフロップ３の出力データと非同期データ
入力端子１からの入力データが排他的論理和回路４によ
り比較される。
ータは、フリップフロップ３に送られ、同期化クロック
入力端子２から入力される同期化クロックにてラッチさ
れる。フリップフロップ３の出力データと非同期データ
入力端子１からの入力データが排他的論理和回路４によ
り比較される。
【０００９】排他的論理和回路４が出力する結果により
選択回路５を制御して、データの変化点があれば、フリ
ップフロップ６の出力を、またデータの変化点がなけれ
ばフリップフロップ３の出力データを選択し、フリップ
フロップ回路６でデータラッチする。これにより、非同
期データの乗せかえが可能となる。
選択回路５を制御して、データの変化点があれば、フリ
ップフロップ６の出力を、またデータの変化点がなけれ
ばフリップフロップ３の出力データを選択し、フリップ
フロップ回路６でデータラッチする。これにより、非同
期データの乗せかえが可能となる。
【００１０】図２は、本発明の実施例における各部のタ
イミングチャートを示し、入力データＤＡは非同期デー
タであり、同期化クロックＣＫに同期していない。フリ
ップフロップ３の出力ＤＢは同期化クロックＣＫでラッ
チされたデータを示し、排他的論理和回路４の出力ＣＰ
は選択回路５を制御するコントロールパルスであり、フ
リップフロップ６の出力ＤＯはデータ出力を示す。この
図２に示すように、非同期データＤＡと、この非同期デ
ータＤＡを同期化クロックＣＫでラッチしたデータＤＢ
とを排他的論理和回路４で比較する。比較の結果データ
の変化点がある場合、出力ＣＰは高レベルとなり、変化
点がない場合は低レベルになる。
イミングチャートを示し、入力データＤＡは非同期デー
タであり、同期化クロックＣＫに同期していない。フリ
ップフロップ３の出力ＤＢは同期化クロックＣＫでラッ
チされたデータを示し、排他的論理和回路４の出力ＣＰ
は選択回路５を制御するコントロールパルスであり、フ
リップフロップ６の出力ＤＯはデータ出力を示す。この
図２に示すように、非同期データＤＡと、この非同期デ
ータＤＡを同期化クロックＣＫでラッチしたデータＤＢ
とを排他的論理和回路４で比較する。比較の結果データ
の変化点がある場合、出力ＣＰは高レベルとなり、変化
点がない場合は低レベルになる。
【００１１】選択回路５は、データの変化点がある場合
は、排他的論理和回路４の出力ＣＰが高レベルとなって
いるため、フリップフロップ６の出力ＤＯを選択する状
態に切替っており、前の状態を保持したままとなる。変
化点がない場合は、フリップフロップ３の出力ＤＢのデ
ータが選択されるため、このデータをフリップフロップ
６にラッチする。これらの動作によりＤＯの状態を見れ
ばデータの乗せかえが行なわれていることがわかる。
は、排他的論理和回路４の出力ＣＰが高レベルとなって
いるため、フリップフロップ６の出力ＤＯを選択する状
態に切替っており、前の状態を保持したままとなる。変
化点がない場合は、フリップフロップ３の出力ＤＢのデ
ータが選択されるため、このデータをフリップフロップ
６にラッチする。これらの動作によりＤＯの状態を見れ
ばデータの乗せかえが行なわれていることがわかる。
【００１２】
【発明の効果】以上説明したように本発明は、入力する
非同期データと同期化させるクロックでラッチしたデー
タを排他的論理和回路により比較し、データの変化点が
ある場合はデータラッチを行なわず、変化点がない場合
はデータをラッチするよう選択回路を制御することによ
り、非同期データを乗せかえることができるので回路構
成も簡単で安価になるという効果がある。
非同期データと同期化させるクロックでラッチしたデー
タを排他的論理和回路により比較し、データの変化点が
ある場合はデータラッチを行なわず、変化点がない場合
はデータをラッチするよう選択回路を制御することによ
り、非同期データを乗せかえることができるので回路構
成も簡単で安価になるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の動作を説明するタイミングチャートで
ある。
ある。
１ 非同期データ入力端子 ２ 同期化クロック入力端子 ３ フリップフロップ ４ 排他的論理和回路 ５ 選択回路 ６ フリップフロップ ＣＫ 同期化クロック ＤＡ 非同期データ ＤＢ フリップフロップ３でラッチされたデータ ＣＰ 選択回路のコントロールパルス ＤＯ フリップフロップ６でラッチされたデータ
Claims (1)
- 【特許請求の範囲】 【請求項１】 非同期データをデータレートの２倍以上
の周波数の同期化クロックで同期化する非同期データ乗
せかえ回路において、前記非同期データを前記同期化ク
ロックでラッチする第１のフリップフロップと、この第
１のフリップフロップ通過後のデータと前記非同期デー
タとを比較する排他的論理和回路と、 この排他的論理和回路の出力の制御を受け、前記比較に
おいて、データに変化点がない時には前記第１のフリッ
プフロップ通過後のデータを選択し、データに変化点が
ある場合には第２のフリップフロップの出力データを選
択する選択回路と、この選択回路の出力を前記同期化ク
ロックでラッチさせる前記第２のフリップフロップとで
構成することを特徴とする非同期データ乗せかえ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03019630A JP3110057B2 (ja) | 1991-02-13 | 1991-02-13 | 非同期データ乗せかえ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03019630A JP3110057B2 (ja) | 1991-02-13 | 1991-02-13 | 非同期データ乗せかえ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0514189A true JPH0514189A (ja) | 1993-01-22 |
| JP3110057B2 JP3110057B2 (ja) | 2000-11-20 |
Family
ID=12004524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03019630A Expired - Fee Related JP3110057B2 (ja) | 1991-02-13 | 1991-02-13 | 非同期データ乗せかえ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3110057B2 (ja) |
-
1991
- 1991-02-13 JP JP03019630A patent/JP3110057B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3110057B2 (ja) | 2000-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000822 |
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