JPH0963265A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 階層ワード線構造を採るダイナミック型ＲＡ
Ｍ等のサブワード線駆動回路の所要設置数を削減し、そ
の低コスト化及び低消費電力化を図る。 【構成】 階層ワード線構造を採りメインワード線を択
一的に選択レベルとするＸアドレスデコーダＸＤとメイ
ンワード線の延長方向に配置された複数のサブメモリア
レイＳＭとを備えるダイナミック型ＲＡＭ等において、
メインワード線のＸアドレスデコーダ近端側に配置され
るサブメモリアレイＳＭＬ００〜ＳＭＬ１７ならびにＳ
ＭＲ００〜ＳＭＲ１７のビット線数を遠端側に配置され
るサブメモリアレイＳＭＬ２０〜ＳＭＬ５７ならびにＳ
ＭＲ２０〜ＳＭＲ５７に比べて２倍に多くする。これに
より、各サブメモリアレイのサブワード線選択タイミン
グマージンに合わせてビット線の設置数を多くし、サブ
メモリアレイつまりはサブワード線駆動回路ＷＤＲの所
要設置数を削減する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、階層ワード線構造を採るダイナミック型Ｒ
ＡＭ（ランダムアクセスメモリ）ならびにその低コスト
化及び低消費電力化に利用して特に有効な技術に関する
ものである。

【０００２】

【従来の技術】互いに直交して配置される複数のワード
線及びビット線ならびにこれらのワード線及びビット線
の交点に格子状に配置された多数のダイナミック型メモ
リセルを含むメモリアレイをその基本構成要素とするダ
イナミック型ＲＡＭがある。また、このようなダイナミ
ック型ＲＡＭ等において、メモリアレイをワード線の延
長方向に分割してサブワード線を中心とする複数のサブ
メモリアレイを構成し、これらのサブメモリアレイのサ
ブワード線をメインワード線に従って選択的に選択レベ
ルとするいわゆるワード線分割方式がある。さらに、こ
のようなワード線分割方式を採るダイナミック型ＲＡＭ
等において、メインワード線をサブワード線と平行にし
かもその所定数倍のピッチで配置することで、メインワ
ード線となる金属配線層の配線ピッチを緩和し、ダイナ
ミック型ＲＡＭ等の高集積化を推進しうるいわゆる階層
ワード線構造が提案されている。

【０００３】階層ワード線構造については、例えば、
『アイ・エス・エス・シー・シー（ＩＳＳＣＣ：Ｉｎｔ
ｅｒｎａｔｉｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）’９３ ダイジェ
スト オブ テクニカル ペーパーズ（Ｄｉｇｅｓｔ
Ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）セッション
（Ｓｅｓｓｉｏｎ）３』の第５０頁〜第５１頁に記載さ
れている。

【０００４】

【発明が解決しようとする課題】階層ワード線構造を採
るダイナミック型ＲＡＭは、メインワード線を択一的に
選択レベルとするＸアドレスデコーダと、各サブメモリ
アレイに対応して設けられメインワード線の選択レベル
を受けて対応するサブメモリアレイのサブワード線を択
一的に選択レベルとする複数のサブワード線駆動回路を
備える。

【０００５】一方、階層ワード線構造を採る従来のダイ
ナミック型ＲＡＭにおいて、サブメモリアレイはすべて
同数のビット線からなり、各サブメモリアレイを構成す
るサブワード線はすべて同一の配線長を有する。このと
き、サブメモリアレイを構成するビット線の数つまりサ
ブワード線の配線長は、メインワード線のＸアドレスデ
コーダの最遠端側に配置されるサブメモリアレイのサブ
ワード線選択タイミングにより律則される。このため、
近端側に配置されるサブメモリアレイから見た場合、サ
ブワード線の選択タイミングには比較的余裕があるにも
かかわらず、設置されるビット線の数がいたずらに多く
なり、これによってサブメモリアレイつまりはサブワー
ド線駆動回路の所要設置数が増大する。この結果、相応
してダイナミック型ＲＡＭのチップサイズが増大してそ
の低コスト化が阻害されるとともに、多数のサブワード
線駆動回路を駆動するために動作電流が増大し、ダイナ
ミック型ＲＡＭ等の低消費電力化が阻害される。

【０００６】この発明の目的は、特に階層ワード線構造
を採るダイナミック型ＲＡＭ等のサブワード線駆動回路
の所要設置数を削減し、ダイナミック型ＲＡＭ等の低コ
スト化及び低消費電力化を図ることにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、階層ワード線構造を採りメイ
ンワード線を択一的に選択レベルとするＸアドレスデコ
ーダとメインワード線の延長方向に配置された複数のサ
ブメモリアレイとを備えるダイナミック型ＲＡＭ等にお
いて、メインワード線のＸアドレスデコーダの近端側に
配置されるサブメモリアレイのビット線数を遠端側に配
置されるサブメモリアレイに比べて多くする。

【０００９】

【作用】上記した手段によれば、各サブメモリアレイの
サブワード線選択タイミングマージンに合わせてビット
線の設置数を多くし、サブメモリアレイつまりはサブワ
ード線駆動回路の所要設置数を削減することができる。
この結果、相応してダイナミック型ＲＡＭのチップサイ
ズを縮小してその低コスト化を図ることができるととも
に、サブワード線駆動回路の駆動に必要な動作電流を削
減してダイナミック型ＲＡＭ等の低消費電力化を図るこ
とができる。

【００１０】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭ（半導体記憶装置）の一実施例のブロック図
が示されている。同図により、まずこの実施例のダイナ
ミック型ＲＡＭの構成及び動作の概要について説明す
る。なお、図１の各ブロックを構成する回路素子は、公
知のＭＯＳＦＥＴ（金属酸化物半導体型電界効果トラン
ジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲー
ト型電界効果トランジスタの総称とする）集積回路の製
造技術により、単結晶シリコンのような１個の半導体基
板上に形成される。また、以下の記述では、メモリブロ
ックＭＢ０に関する説明をもってメモリブロックＭＢ０
〜ＭＢ３を説明する。

【００１１】図１において、この実施例のダイナミック
型ＲＡＭは、４個のメモリブロックＭＢ０〜ＭＢ３をそ
の基本構成要素とし、これらのメモリブロックは、図の
メモリブロックＭＢ０に代表して示されるように、Ｘア
ドレスデコーダＸＤを挟む一対のメモリマットＭＡＴＬ
及びＭＡＴＲと、これらのメモリマットに対応して設け
られるメインアンプＭＡＬ及びＭＡＲならびにＹアドレ
スデコーダＹＤＬ及びＹＤＲとをそれぞれ含む。このう
ち、ＸアドレスデコーダＸＤには、Ｘアドレスバッファ
ＸＢからｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが
供給され、ＹアドレスデコーダＹＤＬ及びＹＤＲには、
ＹアドレスバッファＹＢからｉ＋１ビットの内部アドレ
ス信号Ｙ０〜Ｙｉが共通に供給される。また、Ｘアドレ
スバッファＸＢ及びＹアドレスバッファＹＢには、アド
レス入力端子Ａ０〜Ａｉを介してＸアドレス信号ＡＸ０
〜ＡＸｉならびにＹアドレス信号ＡＹ０〜ＡＹｉが時分
割的に供給される。さらに、メインアンプＭＡＬ及びＭ
ＡＲは、８ビットの内部データバスＩＯＢ０〜ＩＯＢ７
を介してデータ入出力回路ＩＯの対応する単位回路の一
方の入出力端子に結合され、これらの単位回路の他方の
入出力端子は、対応するデータ入出力端子ＩＯ０〜ＩＯ
７にそれぞれ結合される。

【００１２】ここで、メモリブロックＭＢ０〜ＭＢ３を
構成するメモリマットＭＡＴＬ及びＭＡＴＲは、後述す
るように、格子状に配置された４８個のサブメモリマッ
トをそれぞれ備え、さらにこれらのサブメモリアレイに
対応して設けられるサブワード線駆動回路及びセンスア
ンプをそれぞれ備える。このうち、サブメモリアレイの
それぞれは、互いに直交して配置される所定数のサブワ
ード線及びビット線ならびにこれらのサブワード線及び
ビット線の交点に格子状に配置される多数のダイナミッ
ク型メモリセルを含む。また、サブワード線駆動回路の
それぞれは、各サブメモリアレイのサブワード線に対応
して設けられる所定数の単位サブワード線駆動回路を含
み、センスアンプのそれぞれは、各サブメモリアレイの
ビット線に対応して設けられる所定数の単位増幅回路及
び列選択スイッチを含む。格子状に配置された４８個の
サブメモリマットの上層には、ＸアドレスデコーダＸＤ
を起点とするメインワード線と、ＹアドレスデコーダＹ
ＤＬ又はＹＤＲを起点とするビット線選択信号線とが互
いに直交して配置される。メモリブロックＭＢ０〜ＭＢ
３と各メモリブロックを構成するサブメモリマットの具
体的構成及び動作ならびにその特徴等については、後で
詳細に説明する。

【００１３】ＸアドレスバッファＸＢ及びＹアドレスバ
ッファＹＢは、アドレス入力端子Ａ０〜Ａｉを介して時
分割的に入力されるＸアドレス信号ＡＸ０〜ＡＸｉ又は
Ｙアドレス信号ＡＹ０〜ＡＹｉを取り込み、保持すると
ともに、これらのＸアドレス信号又はＹアドレス信号を
もとに内部アドレス信号Ｘ０〜Ｘｉ又はＹ０〜Ｙｉを形
成し、メモリブロックＭＢ０〜ＭＢ３のＸアドレスデコ
ーダＸＤあるいはＹアドレスデコーダＹＤＬ及びＹＤＲ
に供給する。なお、最上ビットの内部アドレス信号Ｘｉ
及びＹｉは、メモリブロック選択回路ＢＳにも供給され
る。

【００１４】ＸアドレスデコーダＸＤは、Ｘアドレスバ
ッファＸＢから供給される内部アドレス信号Ｘ０〜Ｘｉ
をデコードして、対応するメインワード線を択一的に有
効レベルとする。また、ＹアドレスデコーダＹＤＬ及び
ＹＤＲは、ＹアドレスバッファＹＢから供給される内部
アドレス信号Ｙ０〜Ｙｉをデコードして、ビット線選択
信号の対応するビットを択一的に有効レベルつまり選択
レベルとする。この実施例において、メインワード線
は、後述するように、非反転及び反転信号線からなる相
補信号線とされる。また、メインワード線は、サブメモ
リマットを構成するサブワード線の８倍のピッチで配置
され、ビット線選択信号は、ビット線の４倍のピッチで
配置される。このため、各サブメモリアレイに対応して
設けられるサブワード線駆動回路のそれぞれは、対応す
る６４ビットのメインワード線を介して伝達される行選
択信号と後述する８ビットのサブワード線駆動信号線を
介して伝達されるサブワード線駆動信号とに従ってそれ
ぞれ２５６本のサブワード線を択一的に選択状態とする
ための２５６個の単位サブワード線駆動回路を含み、内
部アドレス信号Ｘ０〜Ｘｉの一部は、上記サブワード線
駆動信号を択一的に有効レベルとするために供される。
また、各センスアンプの単位回路は、対応するビット線
選択信号の有効レベルを受けて選択的にかつ４対ずつ同
時にオン状態とされ対応する４組のビット線とコモンＩ
Ｏ線との間を選択的に接続状態とするためのスイッチＭ
ＯＳＦＥＴをそれぞれ含む。

【００１５】次に、メインアンプＭＡＬ及びＭＡＲは、
ダイナミック型ＲＡＭが書き込みモードとされるとき、
データ入出力端子ＩＯ０〜ＩＯ７からデータ入出力回路
ＩＯならびに内部データバスＩＯＢ０〜ＩＯＢ７を介し
て供給される書き込みデータを、８対のコモンＩＯ線を
介してメモリマットＭＡＴＬ又はＭＡＴＲの指定された
サブメモリマットの選択された８個のメモリセルに書き
込む。また、ダイナミック型ＲＡＭが読み出しモードと
されるとき、メモリマットＭＡＴＬ又はＭＡＴＲの指定
されたサブメモリマットの選択された８個のメモリセル
から８対のコモンＩＯ線を介して出力される読み出し信
号を増幅し、内部データバスＩＯ０〜ＩＯ７を介してデ
ータ入出力回路ＩＯの対応する単位回路に伝達する。こ
れらの読み出し信号は、データ入出力回路ＩＯの各単位
回路からデータ入出力端子ＩＯ０〜ＩＯ７を介してダイ
ナミック型ＲＡＭの外部に出力される。

【００１６】メモリブロック選択回路ＢＳは、Ｘアドレ
スバッファＸＢ及びＹアドレスバッファＹＢから供給さ
れる内部アドレス信号Ｘｉ及びＹｉをデコードして、図
示されないメモリブロック選択信号ＢＳ０〜ＢＳ３を選
択的に有効レベルとする。これらのメモリブロック選択
信号は、対応するメモリブロックＭＢ０〜ＭＢ３に供給
され、各メモリブロックを選択的に活性化するために供
される。

【００１７】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ（ここで、それが有効とされるとき選択的にロ
ウレベルとされる反転信号等については、その名称の末
尾にＢを付して表す。以下同様），カラムアドレススト
ローブ信号ＣＡＳＢ及びライトイネーブル信号ＷＥＢを
もとに各種の内部制御信号を選択的に形成し、ダイナミ
ック型ＲＡＭの各部に供給する。また、内部電圧発生回
路ＶＧは、外部から動作電源として供給される電源電圧
ＶＣＣ及び接地電位ＶＳＳをもとに各種内部電圧を形成
し、ダイナミック型ＲＡＭの各部に供給する。特に制限
されないが、電源電圧ＶＣＣは＋３．３Ｖ（ボルト）の
ような正電位とされ、接地電位ＶＳＳは０Ｖとされる。

【００１８】図２には、図１のダイナミック型ＲＡＭの
一実施例の基板配置図が示されている。同図により、こ
の実施例のダイナミック型ＲＡＭのチップレイアウトの
概要について説明する。なお、レイアウトに関する以下
の説明では、対応する配置図の位置関係をもってチップ
等の各配置面における上下左右を表す。

【００１９】図２において、この実施例のダイナミック
型ＲＡＭは、Ｐ型の半導体基板ＳＵＢのその基体とす
る。また、いわゆるＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉ
ｐ）形態を採り、インナーリードと半導体基板ＳＵＢを
結合するためのボンディングパッドは、半導体基板ＳＵ
Ｂの縦の中央線に沿って直線状に配置される。ボンディ
ングパッドの近辺つまり半導体基板ＳＵＢの中央部に
は、ＸアドレスバッファＸＢ及びＹアドレスバッファＹ
Ｂならびにデータ入出力回路ＩＯ等を含む周辺回路ＰＣ
が配置される。また、半導体基板ＳＵＢの左上部及び右
上部にはメモリブロックＭＢ０及びＭＢ１がそれぞれ配
置され、その左下部及び右下部にはメモリブロックＭＢ
２及びＭＢ３がそれぞれ配置される。これらのメモリブ
ロックは、ＹアドレスデコーダＹＤＬ及びＹＤＲならび
にメインアンプＭＡＬ及びＭＡＲが半導体基板ＳＵＢの
内側となるべく配置される。これにより、メインワード
線は、各サブメモリマットを構成するサブワード線と平
行して図の垂直方向に配置され、各サブメモリマットを
構成するビット線は、メインワード線及びサブワード線
と直交して図の水平方向に配置される形となる。

【００２０】図３には、図１のダイナミック型ＲＡＭに
含まれるメモリブロックＭＢ０の一実施例のブロック図
が示されている。また、図４には、図３のメモリブロッ
クＭＢ０に含まれるＸアドレスデコーダ近端側のサブメ
モリマットＳＭＲ０１ならびにその周辺部の一実施例の
部分的な回路図が示され、図５には、Ｘアドレスデコー
ダ遠端側のサブメモリアレイＳＭＲ５１ならびにその周
辺部の一実施例の部分的な回路図が示されている。これ
らの図をもとに、この実施例のダイナミック型ＲＡＭを
構成するメモリブロック及びサブメモリマットの具体的
構成及び動作ならびにその特徴について説明する。な
お、メモリブロックに関する以下の説明はメモリブロッ
クＭＢ０を例に進めるが、その他のメモリブロックＭＢ
１〜ＭＢ３についてはこれと同一構成とされるため類推
されたい。また、サブメモリマットならびにメモリアレ
イ及び周辺部に関する以下の説明は、サブメモリマット
ＳＭＲ０１及びＳＭＲ５１を例に進めるが、その他のサ
ブメモリマットについてはこれと同一構成とされるため
類推されたい。図４及び図５において、図示されるＭＯ
ＳＦＥＴはすべてＮチャンネルＭＯＳＦＥＴである。

【００２１】図３において、メモリブロックＭＢ０は、
ＸアドレスデコーダＸＤを挟む一対のメモリマットＭＡ
ＴＬ及びＭＡＴＲを含み、これらのメモリマットＭＡＴ
Ｌ及びＭＡＴＲそれぞれは、特に制限されないが、８×
６の格子状に配置された４８個のサブメモリマットＳＭ
Ｌ００〜ＳＭＬ５７あるいはＳＭＲ００〜ＳＭＲ５７を
含む。また、これらのサブメモリアレイの垂直方向の両
端及び中間には、サブワード線駆動回路ＷＤＬ００〜Ｗ
ＤＬ６７あるいはＷＤＲ００〜ＷＤＲ６７がそれぞれ配
置され、その水平方向の両端及び中間には、センスアン
プＳＡＬ００〜ＳＡＬ５８あるいはＳＡＲ００〜ＳＡＲ
５８が配置される。

【００２２】この実施例において、メモリブロックＭＢ
０〜ＭＢ３の各メモリマットを構成するサブメモリアレ
イは、サブワード線の選択タイミングマージンに応じ
て、言い換えるならばそのＸアドレスデコーダＸＤから
の距離に応じてビット線の設置数つまりサブワード線の
配置長が異なる。すなわち、メインワード線のＸアドレ
スデコーダＸＤの近端側に配置されメインワード線によ
る行選択信号の遅延時間が小さな１６個のサブメモリア
レイＳＭＬ００〜ＳＭＬ０７，ＳＭＬ１０〜ＳＭＬ１７
ならびにＳＭＲ０１〜ＳＭＲ０７，ＳＭＲ１０〜ＳＭＲ
１７では、そのビット線の設置数が遠端側に配置されメ
インワード線による行選択信号の遅延時間が大きな３２
個のサブメモリアレイＳＭＬ２０〜ＳＭＬ２７ないしＳ
ＭＬ５０〜ＳＭＬ５７ならびにＳＭＲ２０〜ＳＭＲ２７
ないしＳＭＲ５０〜ＳＭＲ５７の２倍とされ、サブワー
ド線の配線長も２倍とされる。

【００２３】従来のダイナミック型ＲＡＭのように、各
メモリマットを構成するすべてのサブメモリアレイが同
数のビット線からなり、サブワード線の配置長がすべて
同一長とされる場合、各メモリマットにおけるサブメモ
リアレイの所要数は６４個となり、サブワード線駆動回
路の所要数は７２個となる。ところが、この実施例のよ
うに、メインワード線のＸアドレスデコーダ近端側に配
置されるサブメモリアレイのビット線設置数をＸアドレ
スデコーダ遠端側に配置されるサブメモリアレイの２倍
とした場合、サブメモリアレイの所要数は４８個で済
み、サブワード線駆動回路の所要数も５６個で済む。こ
の結果、相応してダイナミック型ＲＡＭのチップサイズ
を縮小し、その低コスト化を図ることができるととも
に、相応してサブワード線駆動回路の駆動に必要な動作
電流を削減し、ダイナミック型ＲＡＭの低消費電力化を
図ることができるものである。

【００２４】ところで、ＸアドレスデコーダＸＤの近端
側に配置されるサブメモリマットＳＭＬ００〜ＳＭＬ１
７ならびにＳＭＲ００〜ＳＭＲ１７は、図４のサブメモ
リマットＳＭＲ０１に代表して示されるように、図の垂
直方向に平行して配置される５１２本のサブワード線Ｓ
Ｗ０〜ＳＷ５１１と、水平方向に平行して配置されるｐ
＋１つまり５１２組のビット線Ｂ０＊〜Ｂ５１１＊（こ
こで、例えば非反転ビット線Ｂ０Ｔ及び反転ビット線Ｂ
０Ｂを合わせてビット線Ｂ０＊のように＊を付して表
す。また、それが有効とされるとき選択的にハイレベル
とされるいわゆる非反転信号等については、その名称の
末尾にＴを付して表す。以下同様）とを含む。これらの
サブワード線及びビット線の交点には、情報蓄積キャパ
シタ及びアドレス選択ＭＯＳＦＥＴからなる実質２６
２，１４４個のダイナミック型メモリセルが格子状に配
置される。これにより、サブメモリマットＳＭＬ００〜
ＳＭＬ１７ならびにＳＭＲ００〜ＳＭＲ１７のそれぞれ
は、いわゆる２５６キロビットの記憶容量を有するもの
となる。

【００２５】一方、ＸアドレスデコーダＸＤの遠端側に
配置されるサブメモリマットＳＭＬ２０〜ＳＭＬ５７な
らびにＳＭＲ２０〜ＳＭＲ５７は、図５のサブメモリマ
ットＳＭＲ５１に代表されるように、垂直方向に平行し
て配置される５１２本のサブワード線ＳＷ０〜ＳＷ５１
１と、水平方向に平行して配置されるｑ＋１つまり２５
６組のビット線Ｂ０＊〜Ｂ２５５＊とを含む。これらの
サブワード線及びビット線の交点には、実質１３１，０
７２個のダイナミック型メモリセルが格子状に配置され
る。これにより、サブメモリマットＳＭＬ２０〜ＳＭＬ
５７ならびにＳＭＲ２０〜ＳＭＲ５７のそれぞれは、サ
ブメモリマットＳＭＬ００〜ＳＭＬ１７ならびにＳＭＲ
００〜ＳＭＲ１７の二分の一つまり１２８キロビットの
記憶容量を有するものとなる。また、メモリブロックＭ
Ｂ０〜ＭＢ３のそれぞれは、（２５６キロ×１６＋１２
８キロ×３２）×２つまりいわゆる１６メガビットの記
憶容量を有するものとされ、ダイナミック型ＲＡＭは、
１６メガ×４つまり６４メガビットの記憶容量を有する
ものとなる。

【００２６】サブメモリアレイＳＭＲ０１を構成する偶
数番号のサブワード線ＳＷ０，ＳＷ２，ＳＷ４及びＳＷ
６等は、その下方においてサブワード線駆動回路ＷＤＲ
０１の対応する単位サブワード線駆動回路ＵＤ００，Ｕ
Ｄ０２，ＵＤ０４及びＵＤ０６等の出力端子に結合され
る。また、奇数番号のサブワード線ＳＷ１，ＳＷ３，Ｓ
Ｗ５及びＳＷ７等は、その上方においてサブワード線駆
動回路ＷＤＲ１１の対応する単位サブワード線駆動回路
ＵＤ１１，ＵＤ１３，ＵＤ１５及びＵＤ１７等の出力端
子に結合されるが、これらの出力端子には、隣接するサ
ブメモリアレイＳＭＲ１１の奇数番号のサブワード線Ｓ
Ｗ１，ＳＷ３，ＳＷ５及びＳＷ７がそれぞれ共通結合さ
れる。このように、各メモリマットを構成するサブメモ
リアレイＳＭＬ００〜ＳＭＬ５７ならびにＳＭＲ００〜
ＳＭＲ５７は、列方向に隣接する２個がそれぞれ対をな
し、サブワード線駆動回路を共有する。

【００２７】サブワード線駆動回路ＷＤＲ０１を構成す
る単位サブワード線駆動回路ＵＤ００ないしＵＤ０５１
０には、左端に配置されたＹアドレスデコーダＹＤＲか
ら対応するサブワード線駆動信号線ＤＸ００，ＤＸ０
２，ＤＸ０４及びＤＸ０６が４個おき共通に供給され
る。また、これらの単位サブワード線駆動回路は、順次
４個ずつグループ化され、対応するメインワード線ＭＷ
１０＊等を介して相補信号の行選択信号がそれぞれ供給
される。同様に、サブワード線駆動回路ＷＤＲ１１を構
成する単位サブワード線駆動回路ＵＤ１１ないしＵＤ１
５１１には、ＹアドレスデコーダＹＤＲから対応するサ
ブワード線駆動信号線ＤＸ１１，ＤＸ１３，ＤＸ１５及
びＤＸ１７が４個おき共通に供給される。また、これら
の単位サブワード線駆動回路は、順次４個ずつグループ
化され、対応するメインワード線ＭＷ１０＊等を介して
相補信号の行選択信号がそれぞれ供給される。

【００２８】サブワード線駆動部ＷＤＲ０１の単位サブ
ワード線駆動回路ＵＤ００，ＵＤ２０，ＵＤ０４及びＵ
Ｄ０６等は、対応するメインワード線ＭＷ１０＊等が有
効レベルとされかつ対応するサブワード線駆動信号ＤＸ
００，ＤＸ０２，ＤＸ０４又はＤＸ０６等が有効レベル
とされるとき、サブメモリアレイＳＭＲ０１の対応する
偶数番号のサブワード線ＳＷ０，ＳＷ２，ＳＷ４及びＳ
Ｗ６等を択一的に所定の選択レベルとする。同様に、サ
ブワード線駆動部ＷＤＲ１１の単位サブワード線駆動回
路ＵＤ１１，ＵＤ１３，ＵＤ１５及びＵＤ１７等は、対
応するメインワード線ＭＷ１０＊等が有効レベルとされ
かつ対応するサブワード線駆動信号ＤＸ１１，ＤＸ１
３，ＤＸ１５又はＤＸ１７等が有効レベルとされると
き、サブメモリアレイＳＭＲ０１及びＳＭＲ１１の対応
する奇数番号のサブワード線ＳＷ１，ＳＷ３，ＳＷ５及
びＳＷ７等を択一的に所定の選択レベルとする。

【００２９】次に、サブメモリマットＳＭＲ０１を構成
するビット線Ｂ０＊〜Ｂ５１１＊のそれぞれは、所定の
組み合わせをもってその右方又は左方のセンスアンプＳ
ＡＲ０１又はＳＡＲ０２の対応する単位回路ＵＡに結合
される。これらのビット線及び単位回路間には、そのゲ
ートにシェアド制御信号ＳＨ１Ｌ又はＳＨ２Ｒを受ける
Ｎチャンネル型のシェアドＭＯＳＦＥＴＮ１及びＮ２あ
るいはＮ３及びＮ４がそれぞれ設けられる。センスアン
プＳＡＲ０１の各単位回路ＵＡには、同様なシェアドＭ
ＯＳＦＥＴを介して隣接するサブメモリアレイＳＲＭ０
０の対応するビット線Ｂ０＊及びＢ３＊等がそれぞれ結
合され、センスアンプＳＡＲ０２の各単位回路ＵＡに
は、サブメモリアレイＳＲＭ０２の対応するビット線Ｂ
１＊及びＢ２＊等がそれぞれ結合される。センスアンプ
ＳＡＲ０１及びＳＡＲ０２の単位回路ＵＡは、順次４個
ずつグループ化され、ＹアドレスデコーダＹＤから対応
するビット線選択信号ＹＳ００等が共通に供給される。
このように、サブメモリアレイＳＭＬ００〜ＳＭＬ５７
ならびにＳＭＲ００〜ＳＭＲ５７は、行方向に隣接する
２個がそれぞれ対をなし、センスアンプを共有する。

【００３０】センスアンプＳＡＲ０１及びＳＡＲ０２の
単位回路ＵＡのそれぞれは、一対のＣＭＯＳインバータ
が交差結合されてなる単位増幅回路と、そのゲートに対
応するビット線選択信号ＹＳ００等を受ける一対のスイ
ッチＭＯＳＦＥＴとをそれぞれ含む。このうち、各単位
増幅回路は、図示されない駆動ＭＯＳＦＥＴ及びコモン
ソース線を介して選択的に動作電源が供給されることで
選択的に動作状態とされ、選択されたサブワード線に結
合されるメモリセルから対応するビット線を介して出力
される微小読み出し信号を増幅して、ハイレベル又はロ
ウレベルの２値読み出し信号とする。また、各単位回路
ＵＡのスイッチＭＯＳＦＥＴは、対応するビット線選択
信号ＹＳ００等が有効レベルとされることで選択的にオ
ン状態となり、サブメモリアレイＳＲＭ０１の対応する
４組のビット線と図示されない４組のコモンＩＯ線との
間を選択的に接続状態とする。

【００３１】以上のように、この実施例のダイナミック
型ＲＡＭでは、メモリブロックＭＢ０〜ＭＢ３の各メモ
リマットを構成するサブメモリアレイのビット線の設置
数がＸアドレスデコーダＸＤからの距離に応じて２段階
に切り換えられ、メインワード線のＸアドレスデコーダ
ＸＤの近端側に配置されサブワード線の選択タイミング
に比較的余裕のあるサブメモリアレイＳＭＲ００〜ＳＭ
Ｒ１７におけるビット線の設置数は、Ｘアドレスデコー
ダＸＤの遠端側に配置されるサブメモリアレイＳＭＲ２
０〜ＳＭＲ５７に比較して２倍とされる。この結果、相
応してサブワード線駆動回路の設置数を削減することが
でき、これによってダイナミック型ＲＡＭのチップサイ
ズを縮小し、その低コスト化を図ることができるととも
に、サブワード線駆動回路の駆動に必要な動作電流を削
減し、ダイナミック型ＲＡＭの低消費電力化を図ること
ができるものである。

【００３２】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）階層ワード線構造を採りメインワード線を択一的
に選択レベルとするＸアドレスデコーダとメインワード
線の延長方向に配置された複数のサブメモリアレイとを
備えるダイナミック型ＲＡＭ等において、メインワード
線のＸアドレスデコーダの近端側に配置されるサブメモ
リアレイのビット線数を遠端側に配置されるサブメモリ
アレイに比べて多くすることで、各サブメモリアレイの
サブワード線選択タイミングマージンに合わせてビット
線の設置数を多くし、サブワード線駆動回路の設置数を
削減できるという効果が得られる。 （２）上記（１）項により、相応してダイナミック型Ｒ
ＡＭ等のチップサイズを縮小し、その低コスト化を図る
ことができるという効果が得られる。 （３）上記（１）項により、相応してダイナミック型Ｒ
ＡＭ等のサブワード線駆動回路の駆動に必要な動作電流
を削減し、ダイナミック型ＲＡＭ等の低消費電力化を図
ることができるという効果が得られる。

【００３３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、任意数の
メモリブロックを備えることができるし、そのビット構
成も任意である。また、電源電圧ＶＣＣは、任意の電位
を採りうるし、ダイナミック型ＲＡＭのブロック構成や
起動制御信号の名称及び組み合わせならびに各メモリブ
ロックの構成等は、種々の実施形態を採りうる。

【００３４】図２において、ダイナミック型ＲＡＭの基
板配置や半導体基板の形状等は、この実施例による制約
を受けない。図３において、メモリブロックＭＢ０〜Ｍ
Ｂ３のそれぞれは、任意数のサブメモリマットを備える
ことができるし、ビット線の設置数及びその組み合わせ
も任意に設定できる。サブメモリマットの対構成の組み
合わせや各信号線の配置方向等は、この実施例による制
約を受けない。図４及び図５において、各サブメモリア
レイは、任意数のサブワード線及びビット線を備えるこ
とができる。また、サブワード線駆動部の単位サブワー
ド線駆動回路とメモリアレイのサブワード線の関係なら
びにセンスアンプの単位回路とメモリアレイのビット線
の関係は、種々の組み合わせを採りうる。メインワード
線は、例えば４本のサブワード線に対応して設けてもよ
いし、ビット線選択信号を例えば８組のビット線に対応
させてもよい。

【００３５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、シンクロナス
ＤＲＡＭ及びスタティック型ＲＡＭ等の各種メモリ集積
回路やこのようなメモリ集積回路を内蔵するマイクロコ
ンピュータ等のデジタル集積回路にも適用できる。この
発明は、少なくともワード線分割方式又は階層ワード線
構造を採る半導体記憶装置ならびにこのような半導体記
憶装置を内蔵する装置及びシステムに広く適用できる。

【００３６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、階層ワード線構造を採りメ
インワード線を択一的に選択レベルとするＸアドレスデ
コーダとメインワード線の延長方向に配置された複数の
サブメモリアレイとを備えるダイナミック型ＲＡＭ等に
おいて、メインワード線のＸアドレスデコーダの近端側
に配置されるサブメモリアレイのビット線数を遠端側に
配置されるサブメモリアレイに比べて多くすることで、
各サブメモリアレイのサブワード線選択タイミングマー
ジンに合わせてビット線の設置数を多くし、サブメモリ
アレイつまりはサブワード線駆動回路の所要設置数を削
減することができる。この結果、相応してダイナミック
型ＲＡＭのチップサイズを縮小してその低コスト化を図
ることができるとともに、サブワード線駆動回路の駆動
に必要な動作電流を削減してダイナミック型ＲＡＭ等の
低消費電力化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭの一実施例を示す
基板配置図である。

【図３】図１のダイナミック型ＲＡＭに含まれるメモリ
ブロックの一実施例を示すブロック図である。

【図４】図３のメモリブロックに含まれる近端側のサブ
メモリアレイならびにその周辺部の一実施例を示す部分
的な回路図である。

【図５】図３のメモリブロックに含まれる遠端側のサブ
メモリアレイならびにその周辺部の一実施例を示す部分
的な回路図である。

【符号の説明】

ＭＢ０〜ＭＢ３……メモリブロック、ＭＡＴＬ，ＭＡＴ
Ｒ……メモリマット、ＸＤ……Ｘアドレスデコーダ、Ｘ
Ｂ……Ｘアドレスバッファ、ＹＤＬ，ＹＤＲ……Ｙアド
レスデコーダ、ＹＢ……Ｙアドレスバッファ、ＢＳ……
メモリブロック選択回路、ＭＡＬ，ＭＡＲ……メインア
ンプ、ＩＯ……データ入出力回路、ＴＧ……タイミング
発生回路、ＶＧ……内部電圧発生回路。ＳＵＢ……半導
体基板、ＰＣ……周辺回路。ＳＭＬ００〜ＳＭＬ５７，
ＳＭＲ００〜ＳＭＲ５７……サブメモリアレイ、ＷＤＬ
００〜ＷＤＬ６７，ＷＤＲ００〜ＷＤＲ６７……サブワ
ード線駆動回路、ＳＡＬ００〜ＳＡＬ５８，ＳＡＲ００
〜ＳＡＲ５８……センスアンプ。ＭＷ１０＊……メイン
ワード線、ＳＷ０〜ＳＷ７……サブワード線、ＵＤ……
単位サブワード線駆動回路、Ｂ０＊〜Ｂｑ＊……ビット
線、ＵＡ……センスアンプ単位回路、ＹＳ００……ビッ
ト線選択信号、ＤＸ００〜ＤＸ１７……サブワード線駆
動信号、Ｎ１〜Ｎ８……ＮチャンネルＭＯＳＦＥＴ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 幸英 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 互いに平行して配置される複数のメイン
   ワード線と、これらのメインワード線を択一的に選択レ
   ベルとするＸアドレスデコーダと、互いに直交して配置
   されるサブワード線及びビット線ならびにこれらのサブ
   ワード線及びビット線の交点に格子状に配置されるメモ
   リセルを含みメインワード線の延長方向に複数個配置さ
   れるサブメモリアレイと、サブメモリアレイに対応して
   設けられメインワード線の選択レベルを受けて対応する
   サブメモリアレイのサブワード線を択一的に選択レベル
   とするサブワード線駆動回路とを具備し、メインワード
   線のＸアドレスデコーダの近端側に配置されるサブメモ
   リアレイがその遠端側に配置されるサブメモリアレイに
   比較して多数のビット線を含んでなることを特徴とする
   半導体記憶装置。
2. 【請求項２】 上記メインワード線は、所定数の上記サ
   ブワード線に対応して設けられ、上記サブワード線駆動
   回路には、上記所定数のサブワード線を択一的に指定す
   るための所定数ビットのサブワード線駆動信号が供給さ
   れるものであって、上記サブワード線駆動回路は、サブ
   メモリアレイの各サブワード線に対応して設けられメイ
   ンワード線及びサブワード線駆動信号の選択レベルを受
   けて対応するサブワード線を選択的に選択レベルとする
   複数の単位サブワード線駆動回路を含むものであること
   を特徴とする請求項１の半導体記憶装置。
3. 【請求項３】 上記半導体記憶装置は、階層ワード線構
   造を採るダイナミック型ＲＡＭであることを特徴とする
   請求項１又は請求項２の半導体記憶装置。