JPH0964848A - 巡回冗長符号誤り検査方式 - Google Patents
巡回冗長符号誤り検査方式Info
- Publication number
- JPH0964848A JPH0964848A JP7236179A JP23617995A JPH0964848A JP H0964848 A JPH0964848 A JP H0964848A JP 7236179 A JP7236179 A JP 7236179A JP 23617995 A JP23617995 A JP 23617995A JP H0964848 A JPH0964848 A JP H0964848A
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- JP
- Japan
- Prior art keywords
- divider
- cyclic redundancy
- frame
- redundancy code
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- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】フレーム同期方式の前同期状態での巡回冗長符
号誤り検査を前同期状態への遷移直後から行うことを可
能とすることによって，同期確立までの時間を短縮する
ことができる巡回冗長符号誤り検査方式を提供すること
を目的とする。 【解決手段】連続して入力される特定長のデータ単位の
同期確立の過程における前同期状態において，データ単
位に対して計算された巡回冗長符号の誤り検査を行う
際，巡回冗長符号誤りを検出するための除算器の特定の
レジスタ入力に対し，除算器と並列に接続された前記デ
ータ単位と同じ長さのシフトレジスタの最終段，即ち先
頭の出力を帰還させることにより，巡回冗長符号誤り検
査を早める。
号誤り検査を前同期状態への遷移直後から行うことを可
能とすることによって，同期確立までの時間を短縮する
ことができる巡回冗長符号誤り検査方式を提供すること
を目的とする。 【解決手段】連続して入力される特定長のデータ単位の
同期確立の過程における前同期状態において，データ単
位に対して計算された巡回冗長符号の誤り検査を行う
際，巡回冗長符号誤りを検出するための除算器の特定の
レジスタ入力に対し，除算器と並列に接続された前記デ
ータ単位と同じ長さのシフトレジスタの最終段，即ち先
頭の出力を帰還させることにより，巡回冗長符号誤り検
査を早める。
Description
【０００１】
【発明の属する技術分野】本発明は巡回冗長符号誤り検
査方式および回路に関する。
査方式および回路に関する。
【０００２】
【従来の技術】ディジタル伝送方式において，特定長の
データ単位を連続して伝送する方式がある。このとき，
送信側ではデータ単位の決まった位置に特定のビットパ
ターンや巡回冗長符号を入れることにより，受信側での
正確な再生を可能としている。以下では，日本のディジ
タル専用線サービス等に用いられる二次群速度フレーム
と呼ばれるデータ単位について示す。
データ単位を連続して伝送する方式がある。このとき，
送信側ではデータ単位の決まった位置に特定のビットパ
ターンや巡回冗長符号を入れることにより，受信側での
正確な再生を可能としている。以下では，日本のディジ
タル専用線サービス等に用いられる二次群速度フレーム
と呼ばれるデータ単位について示す。
【０００３】TTC標準JT-G703-aで定義されている二次群
速度フレームは，１フレームが７８９ビットで構成さ
れ，４つのフレームで１マルチフレームが構成される。
各フレームの最後の５ビットはＦビットと呼ばれ，第１
フレームのＦビットのうち最初の４ビットには”１１０
０”のビットパターン（５ビット目は保守用のため不
定），第２フレームのＦビットの５ビットには”１０１
００”のビットパターンがあり，これら９ビットを利用
してフレーム同期処理を行うことが規定されている。ま
た，第４フレームのＦビット５ビットには第１フレーム
から第４フレームまでの全ビットに対して生成多項式Ｘ
5＋Ｘ4＋Ｘ2＋１に基づいて計算された巡回冗長符号が
あり，前同期状態における誤り検出に用いられる。
速度フレームは，１フレームが７８９ビットで構成さ
れ，４つのフレームで１マルチフレームが構成される。
各フレームの最後の５ビットはＦビットと呼ばれ，第１
フレームのＦビットのうち最初の４ビットには”１１０
０”のビットパターン（５ビット目は保守用のため不
定），第２フレームのＦビットの５ビットには”１０１
００”のビットパターンがあり，これら９ビットを利用
してフレーム同期処理を行うことが規定されている。ま
た，第４フレームのＦビット５ビットには第１フレーム
から第４フレームまでの全ビットに対して生成多項式Ｘ
5＋Ｘ4＋Ｘ2＋１に基づいて計算された巡回冗長符号が
あり，前同期状態における誤り検出に用いられる。
【０００４】二次群速度フレーム同期処理は，全く同期
が取れていない状態（ハンティング状態）において入力
されるビット列から第１フレームと第２フレームのＦビ
ット中のビットパターンを検索し，１度そのフレームビ
ットパターンが見つかると前同期状態に入る。このと
き，フレームビットパターンと同じパターンが第１，第
２フレームのＦビット以外で偶然現われて検出される場
合があるため，前同期状態においては，次のマルチフレ
ームにおける第１フレームと第２フレームと想定される
位置に前記フレームビットパターンがあるかどうかの検
査を行い，同時に第４フレームのＦビットの巡回冗長符
号の検査を行う。フレームビットパターンが正しく存在
し，更に巡回冗長符号に誤りがなければ続けてこの検査
を行い，３回連続して正しいマルチフレームと判定され
ると同期状態に入るが，この間に１回でも誤りと判定さ
れればハンティング状態に戻る。
が取れていない状態（ハンティング状態）において入力
されるビット列から第１フレームと第２フレームのＦビ
ット中のビットパターンを検索し，１度そのフレームビ
ットパターンが見つかると前同期状態に入る。このと
き，フレームビットパターンと同じパターンが第１，第
２フレームのＦビット以外で偶然現われて検出される場
合があるため，前同期状態においては，次のマルチフレ
ームにおける第１フレームと第２フレームと想定される
位置に前記フレームビットパターンがあるかどうかの検
査を行い，同時に第４フレームのＦビットの巡回冗長符
号の検査を行う。フレームビットパターンが正しく存在
し，更に巡回冗長符号に誤りがなければ続けてこの検査
を行い，３回連続して正しいマルチフレームと判定され
ると同期状態に入るが，この間に１回でも誤りと判定さ
れればハンティング状態に戻る。
【０００５】さらに同期状態においても前記検査を継続
して実施し，７回連続してフレームビットパターンに誤
りがあるか，３２回連続して巡回冗長符号誤りがあった
場合，ハンティング状態に戻る。
して実施し，７回連続してフレームビットパターンに誤
りがあるか，３２回連続して巡回冗長符号誤りがあった
場合，ハンティング状態に戻る。
【０００６】上述した同期確立の過程を実現する回路と
して図３に示すものが知られている。
して図３に示すものが知られている。
【０００７】この図に示す巡回冗長符号誤り検査回路
は，フレームビットパターン検出のためのシフトレジス
タ１とデコーダ２（以上をビットパターン検出部５とす
る），巡回冗長符号（ＣＲＣ）誤り検査のための帰還型
シフトレジスタ（除算器）３とデコーダ４（以上をＣＲ
Ｃ検査部６とする），および，カウンタ８で構成される
回路である。この回路は，ハンティング状態の時にビッ
トパターン検出部５で第１フレームと第２フレームのフ
レームビットパターンを検出すると前同期状態に移り，
カウンタ８によって次の第１フレームの直前に除算器の
各レジスタをリセットする信号を生成する。次のマルチ
フレームからはビットパターン検出部５と並行してＣＲ
Ｃ検査部６の出力を検査する。
は，フレームビットパターン検出のためのシフトレジス
タ１とデコーダ２（以上をビットパターン検出部５とす
る），巡回冗長符号（ＣＲＣ）誤り検査のための帰還型
シフトレジスタ（除算器）３とデコーダ４（以上をＣＲ
Ｃ検査部６とする），および，カウンタ８で構成される
回路である。この回路は，ハンティング状態の時にビッ
トパターン検出部５で第１フレームと第２フレームのフ
レームビットパターンを検出すると前同期状態に移り，
カウンタ８によって次の第１フレームの直前に除算器の
各レジスタをリセットする信号を生成する。次のマルチ
フレームからはビットパターン検出部５と並行してＣＲ
Ｃ検査部６の出力を検査する。
【０００８】ここで除算器に対するリセット信号の必要
性について説明する。各レジスタがゼロにリセットされ
た除算器３に１マルチフレーム分（３１５６ビット）の
データが入力された場合，除算器３によって３１５６ビ
ット分に対する除算が行われるため，除算器３の各レジ
スタ出力をデコーダ４でデコードすることにより，正し
い誤り検査が可能となる。しかし，このまま更に１ビッ
トデータが入力されると３１５７ビット分に対する除算
が行われ，正しい誤り検査はできなくなる。このため，
次のマルチフレームの先頭のビットが入力する直前に除
算器をリセットしなければ除算処理はできないことにな
る。
性について説明する。各レジスタがゼロにリセットされ
た除算器３に１マルチフレーム分（３１５６ビット）の
データが入力された場合，除算器３によって３１５６ビ
ット分に対する除算が行われるため，除算器３の各レジ
スタ出力をデコーダ４でデコードすることにより，正し
い誤り検査が可能となる。しかし，このまま更に１ビッ
トデータが入力されると３１５７ビット分に対する除算
が行われ，正しい誤り検査はできなくなる。このため，
次のマルチフレームの先頭のビットが入力する直前に除
算器をリセットしなければ除算処理はできないことにな
る。
【０００９】
【発明が解決しようとする課題】しかしながら上述した
ような従来の同期方式では，フレームビットパターンが
検出され前同期状態に入った時点では，第２フレームの
Ｆビットが入力されたと想定されているにもかかわら
ず，その直後に入力される第４フレームのＦビットの巡
回冗長符号と想定されるデータは，第１フレームにさか
のぼって計算しなければならないため誤り検査ができ
ず，巡回冗長符号の検査は次のマルチフレームから行う
ことになる。従って，巡回冗長符号誤り検出が遅れ，同
期確立までに余計な時間が掛かるという欠点があった。
ような従来の同期方式では，フレームビットパターンが
検出され前同期状態に入った時点では，第２フレームの
Ｆビットが入力されたと想定されているにもかかわら
ず，その直後に入力される第４フレームのＦビットの巡
回冗長符号と想定されるデータは，第１フレームにさか
のぼって計算しなければならないため誤り検査ができ
ず，巡回冗長符号の検査は次のマルチフレームから行う
ことになる。従って，巡回冗長符号誤り検出が遅れ，同
期確立までに余計な時間が掛かるという欠点があった。
【００１０】本発明は上述したような従来のフレーム同
期方式の問題点を解決するためになされたものであっ
て，前同期状態での巡回冗長符号誤り検査を前同期状態
への遷移直後から行うことを可能とすることによって，
同期確立までの時間を短縮することができる巡回冗長符
号誤り検査回路及び方法を提供することを目的とする。
期方式の問題点を解決するためになされたものであっ
て，前同期状態での巡回冗長符号誤り検査を前同期状態
への遷移直後から行うことを可能とすることによって，
同期確立までの時間を短縮することができる巡回冗長符
号誤り検査回路及び方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上述の目的を達成するた
め本願第１の発明では，連続して入力される特定長のデ
ータ単位の同期確立の過程における前同期状態におい
て，データ単位に対して計算された巡回冗長符号の誤り
検査を行う際，巡回冗長符号誤りを検出するための除算
器の特定のレジスタ入力に対し，除算器と並列に接続さ
れた前記データ単位と同じ長さのシフトレジスタの最終
段，即ち先頭の出力を帰還させることにより，巡回冗長
符号誤り検査を早めることを特徴とする。
め本願第１の発明では，連続して入力される特定長のデ
ータ単位の同期確立の過程における前同期状態におい
て，データ単位に対して計算された巡回冗長符号の誤り
検査を行う際，巡回冗長符号誤りを検出するための除算
器の特定のレジスタ入力に対し，除算器と並列に接続さ
れた前記データ単位と同じ長さのシフトレジスタの最終
段，即ち先頭の出力を帰還させることにより，巡回冗長
符号誤り検査を早めることを特徴とする。
【００１２】本願第２の発明では，ｍ次の生成多項式Ｇ
（Ｘ）に基づいて巡回冗長符号が付加された長さｎビッ
トのデータ単位連続して入力される場合であって，デー
タ単位に対して計算された巡回冗長符号の誤り検査を行
う際，前記シフトレジスタの先頭の出力Ｘnの係数を，
該Ｘnを前記所定の生成多項式Ｇ（Ｘ）で除した余り
（Ｘn／Ｇ（Ｘ）の剰余）の係数が１となる項の次数に
当たる前記除算器の各レジスタ入力に加算することを特
徴とする。
（Ｘ）に基づいて巡回冗長符号が付加された長さｎビッ
トのデータ単位連続して入力される場合であって，デー
タ単位に対して計算された巡回冗長符号の誤り検査を行
う際，前記シフトレジスタの先頭の出力Ｘnの係数を，
該Ｘnを前記所定の生成多項式Ｇ（Ｘ）で除した余り
（Ｘn／Ｇ（Ｘ）の剰余）の係数が１となる項の次数に
当たる前記除算器の各レジスタ入力に加算することを特
徴とする。
【００１３】
【発明の実施の形態】以下，本発明を二次群速度フレー
ム同期方式に利用する場合を例に，図面に示した実施例
に基づいて詳細に説明する。
ム同期方式に利用する場合を例に，図面に示した実施例
に基づいて詳細に説明する。
【００１４】図１は，本発明の一実施例を示す二次群速
度フレーム同期回路の構成図である。この回路は，入力
された最新の１マルチフレーム分のデータ（７８９×４
＝３１５６ビット）を保持するシフトレジスタ１と，フ
レームビットパターン検出のためのデコーダ２（以上を
ビットパターン検出部５とする），および，巡回冗長符
号（ＣＲＣ）誤り検査のための帰還型シフトレジスタ
（除算器）３と，デコーダ４（以上をＣＲＣ検査部６と
する）で構成し，更に，前記シフトレジスタ１の最終段
の出力を，除算器３の各レジスタ入力へ挿入した排他的
論理和回路７に入力するように構成してある。
度フレーム同期回路の構成図である。この回路は，入力
された最新の１マルチフレーム分のデータ（７８９×４
＝３１５６ビット）を保持するシフトレジスタ１と，フ
レームビットパターン検出のためのデコーダ２（以上を
ビットパターン検出部５とする），および，巡回冗長符
号（ＣＲＣ）誤り検査のための帰還型シフトレジスタ
（除算器）３と，デコーダ４（以上をＣＲＣ検査部６と
する）で構成し，更に，前記シフトレジスタ１の最終段
の出力を，除算器３の各レジスタ入力へ挿入した排他的
論理和回路７に入力するように構成してある。
【００１５】即ち，この構成によれば，前記除算器３に
よって３１５６ビットのデータ列を生成多項式Ｇ（Ｘ）
＝Ｘ5＋Ｘ4＋Ｘ2＋１で除算し，更にシフトレジスタ１
の最終段出力が１の時，その除算器出力にＸ3156／Ｇ
（Ｘ）の剰余を加算（排他的論理和のため減算と同じ）
することになる。
よって３１５６ビットのデータ列を生成多項式Ｇ（Ｘ）
＝Ｘ5＋Ｘ4＋Ｘ2＋１で除算し，更にシフトレジスタ１
の最終段出力が１の時，その除算器出力にＸ3156／Ｇ
（Ｘ）の剰余を加算（排他的論理和のため減算と同じ）
することになる。
【００１６】この構成により常に３１５６ビット分のＣ
ＲＣ誤り検査が可能となることを以下に証明する。初期
状態でリセットされた除算器３に３１５６ビットのデー
タが入力されると除算器の各レジスタ出力は３１５６ビ
ットのデータを生成多項式Ｇ（Ｘ）で除算した値とな
る。次に１ビットデータが入力したときの計算対象とな
る３１５６ビットデータをＦ（Ｘ）とすると，所望の除
算器出力はＦ（Ｘ）／Ｇ（Ｘ）の剰余であるが，実際に
は３１５７ビット目ａＸ3156の影響があり（ａは０また
は１），除算器出力は｛Ｆ（Ｘ）＋ａＸ3156｝／Ｇ
（Ｘ）の剰余となっている。Ｆ（Ｘ）／Ｇ（Ｘ）の剰余
をｍｏｄ｛Ｆ（Ｘ），Ｇ（Ｘ）｝で表すとすると，実際
の除算器出力はｍｏｄ｛Ｆ（Ｘ）＋ａＸ3156，Ｇ
（Ｘ）｝となるが，この式は分配法則により以下のよう
に変形可能である。
ＲＣ誤り検査が可能となることを以下に証明する。初期
状態でリセットされた除算器３に３１５６ビットのデー
タが入力されると除算器の各レジスタ出力は３１５６ビ
ットのデータを生成多項式Ｇ（Ｘ）で除算した値とな
る。次に１ビットデータが入力したときの計算対象とな
る３１５６ビットデータをＦ（Ｘ）とすると，所望の除
算器出力はＦ（Ｘ）／Ｇ（Ｘ）の剰余であるが，実際に
は３１５７ビット目ａＸ3156の影響があり（ａは０また
は１），除算器出力は｛Ｆ（Ｘ）＋ａＸ3156｝／Ｇ
（Ｘ）の剰余となっている。Ｆ（Ｘ）／Ｇ（Ｘ）の剰余
をｍｏｄ｛Ｆ（Ｘ），Ｇ（Ｘ）｝で表すとすると，実際
の除算器出力はｍｏｄ｛Ｆ（Ｘ）＋ａＸ3156，Ｇ
（Ｘ）｝となるが，この式は分配法則により以下のよう
に変形可能である。
【００１７】
【数１】
【００１８】右辺第１項が所望の除算器出力であるか
ら，実際の除算器出力から右辺第２項を減算すれば求め
られることになる。生成多項式はＧ（Ｘ）＝Ｘ5＋Ｘ4＋
Ｘ2＋１であるから，右辺第２項は以下のように計算可
能である。
ら，実際の除算器出力から右辺第２項を減算すれば求め
られることになる。生成多項式はＧ（Ｘ）＝Ｘ5＋Ｘ4＋
Ｘ2＋１であるから，右辺第２項は以下のように計算可
能である。
【００１９】
【数２】
【００２０】上式において，Ｘ4は五段目，Ｘ3は四段
目，Ｘ2は三段目，Ｘは二段目，１は一段目の各入力を
意味することから，シフトレジスタ１の最終段出力を除
算器の一段目から五段目の各入力に排他的論理和で加算
（減算と同じ）すれば，所望の除算器出力が得られるこ
とになる。この処理を１ビット入力するごとに順次行え
ば，常に最新の３１５６ビットに対するＣＲＣ誤り検査
ができる。
目，Ｘ2は三段目，Ｘは二段目，１は一段目の各入力を
意味することから，シフトレジスタ１の最終段出力を除
算器の一段目から五段目の各入力に排他的論理和で加算
（減算と同じ）すれば，所望の除算器出力が得られるこ
とになる。この処理を１ビット入力するごとに順次行え
ば，常に最新の３１５６ビットに対するＣＲＣ誤り検査
ができる。
【００２１】したがって，図１の回路に１マルチフレー
ム分のデータが入力された後であればいつでも巡回冗長
符号誤り検査が可能となるため，フレームビットパター
ンが検出され，前同期状態になって最初に現われる第４
フレームのＦビットと想定されるデータに対して巡回冗
長符号誤り検査をすることができる。もし，この時点で
巡回冗長符号誤りが検出されれば，すぐにハンティング
状態に戻ることができ，従来のように誤りが検出できず
に１マルチフレーム以上後になってハンティング状態に
戻るという無駄な時間を省略することができる。具体的
には，巡回冗長符号は５ビットであることから，５ビッ
トが偶然に一致する確率は１／２5＝１／３２であり，
誤った位置で前同期状態になった場合，１ー１／３２＝
３１／３２の確率で２フレーム時間後にハンティング状
態に戻ることができる。このため，次のフレームビット
パターンの検索が早まり，同期確立までの時間が短縮さ
れる。
ム分のデータが入力された後であればいつでも巡回冗長
符号誤り検査が可能となるため，フレームビットパター
ンが検出され，前同期状態になって最初に現われる第４
フレームのＦビットと想定されるデータに対して巡回冗
長符号誤り検査をすることができる。もし，この時点で
巡回冗長符号誤りが検出されれば，すぐにハンティング
状態に戻ることができ，従来のように誤りが検出できず
に１マルチフレーム以上後になってハンティング状態に
戻るという無駄な時間を省略することができる。具体的
には，巡回冗長符号は５ビットであることから，５ビッ
トが偶然に一致する確率は１／２5＝１／３２であり，
誤った位置で前同期状態になった場合，１ー１／３２＝
３１／３２の確率で２フレーム時間後にハンティング状
態に戻ることができる。このため，次のフレームビット
パターンの検索が早まり，同期確立までの時間が短縮さ
れる。
【００２２】また，図１のＣＲＣ検査部６は前同期状態
のみでなく，ハンティング状態，前同期状態，同期状態
のいずれの場合にも利用できることは言うまでもない。
さらに，図１におけるＣＲＣ検査部６は後方帰還型の除
算器とデコーダで構成されているが，本発明はこれに限
定されるものではなく，図２に示したようにＣＲＣ検出
部を前方帰還型の除算器と比較器で構成したものであっ
てもよい。
のみでなく，ハンティング状態，前同期状態，同期状態
のいずれの場合にも利用できることは言うまでもない。
さらに，図１におけるＣＲＣ検査部６は後方帰還型の除
算器とデコーダで構成されているが，本発明はこれに限
定されるものではなく，図２に示したようにＣＲＣ検出
部を前方帰還型の除算器と比較器で構成したものであっ
てもよい。
【００２３】なお，以上本発明を二次群速度フレームの
同期過程を例に説明したが，本発明はこれに限られるも
のではなく，一般に，ｍ次の生成多項式Ｇ（Ｘ）に基づ
いて巡回冗長符号が付加された長さｎビットのデータ単
位が連続して入力される場合，ｎビットシフトレジスタ
の最終段の出力Ｘnの係数を，Ｘnを生成多項式Ｇ（Ｘ）
で除した余り（Ｘn／Ｇ（Ｘ）の剰余）の係数が１とな
る項の次数に当たる前記除算器の各レジスタ入力に加算
するように回路を構成すると，除算器の各レジスタ出力
が常にｎビットのデータをＧ（Ｘ）で除算した剰余とな
るため，必要なときにすぐ巡回冗長符号誤り検査が可能
となる。
同期過程を例に説明したが，本発明はこれに限られるも
のではなく，一般に，ｍ次の生成多項式Ｇ（Ｘ）に基づ
いて巡回冗長符号が付加された長さｎビットのデータ単
位が連続して入力される場合，ｎビットシフトレジスタ
の最終段の出力Ｘnの係数を，Ｘnを生成多項式Ｇ（Ｘ）
で除した余り（Ｘn／Ｇ（Ｘ）の剰余）の係数が１とな
る項の次数に当たる前記除算器の各レジスタ入力に加算
するように回路を構成すると，除算器の各レジスタ出力
が常にｎビットのデータをＧ（Ｘ）で除算した剰余とな
るため，必要なときにすぐ巡回冗長符号誤り検査が可能
となる。
【００２４】
【発明の効果】本発明は以上説明したように構成し，か
つ動作するものであるからデータ単位の同期過程におけ
るハンティング状態や前同期状態で巡回冗長符号誤りを
早期に検出する上で著しい効果を発揮する。
つ動作するものであるからデータ単位の同期過程におけ
るハンティング状態や前同期状態で巡回冗長符号誤りを
早期に検出する上で著しい効果を発揮する。
【図１】本発明の巡回冗長符号誤り検出方式を二次群速
度フレーム同期方式に適用した構成図。
度フレーム同期方式に適用した構成図。
【図２】本発明の別の実施例を示す構成図。
【図３】従来の二次群速度フレーム同期方式を説明する
ための構成図。
ための構成図。
１……シフトレジスタ ２……デコーダ ３……帰還型シフトレジスタ（除算器） ４……デコーダ ５……ビットパターン検出部 ６……ＣＲＣ検査部 ７……排他的論理和回路 ８……カウンタ
Claims (2)
- 【請求項１】連続して入力される特定長のデータ単位の
同期確立の過程におけるハンティング状態または前同期
状態において，データ単位に対して計算された巡回冗長
符号の誤り検査を行う際，巡回冗長符号誤りを検出する
ための除算器の特定のレジスタ入力に対し，除算器と並
列に接続された前記データ単位と同じ長さのシフトレジ
スタの最終段の出力を帰還させることにより，巡回冗長
符号誤り検査を早めることを特徴とする巡回冗長符号誤
り検査方式。 - 【請求項２】ｍ次の生成多項式Ｇ（Ｘ）に基づいて巡回
冗長符号が付加された長さｎビットのデータ単位が連続
して入力される場合であって，データ単位に対して計算
された巡回冗長符号の誤り検査を行う際，前記シフトレ
ジスタのｎ段目のレジスタ出力Ｘnの係数を，該Ｘnを前
記所定の生成多項式Ｇ（Ｘ）で除した余り（Ｘn／Ｇ
（Ｘ）の剰余）の係数が１となる項の次数に当たる前記
除算器の各レジスタ入力に加算することを特徴とする請
求項１記載の巡回冗長符号誤り検査方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236179A JPH0964848A (ja) | 1995-08-22 | 1995-08-22 | 巡回冗長符号誤り検査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236179A JPH0964848A (ja) | 1995-08-22 | 1995-08-22 | 巡回冗長符号誤り検査方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964848A true JPH0964848A (ja) | 1997-03-07 |
Family
ID=16996947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7236179A Pending JPH0964848A (ja) | 1995-08-22 | 1995-08-22 | 巡回冗長符号誤り検査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964848A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102006084A (zh) * | 2010-09-26 | 2011-04-06 | 东南大学 | 一种适用于ofdm-uwb系统的crc编码方法 |
-
1995
- 1995-08-22 JP JP7236179A patent/JPH0964848A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102006084A (zh) * | 2010-09-26 | 2011-04-06 | 东南大学 | 一种适用于ofdm-uwb系统的crc编码方法 |
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