JPH0965681A - モデル追従型整流回路とその制御方法 - Google Patents
モデル追従型整流回路とその制御方法Info
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- JPH0965681A JPH0965681A JP8110898A JP11089896A JPH0965681A JP H0965681 A JPH0965681 A JP H0965681A JP 8110898 A JP8110898 A JP 8110898A JP 11089896 A JP11089896 A JP 11089896A JP H0965681 A JPH0965681 A JP H0965681A
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- Power Engineering (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
Abstract
(57)【要約】
【課題】 ソフト・スイッチングが可能となるモデル追
従型整流回路を提供すること。 【解決手段】 モータのゼロ・クロスポイント検出後に
モデル追従型ディジタル角遅延回路１０よりディジタル
角を遅延させてセンタ・ポイントを検出するとともに、
ゼロ・クロスをモデル追従型ディジタル・マスキング回
路２０でマスキングし、センタ・ポイント前の特定の始
まり点から拡張点までソフト・スイッチングをモデル追
従型ソフト・スイッチング回路３０で行い、モデル追従
型ディジタル・マスキング回路２０から出力されるゼロ
・クロスの立ち上がりエッジと立ち下がりエッジで第
１、第２カウンタ・クロック制御器９０、１００で第
１、第２カウンタ７０、８０を交互にカウント動作の切
り換えを行い、スピード・ロック・アップが検出される
とモデル追従型ソフト・スイッチング回路３０でソフト
・スイッチングを行う。
従型整流回路を提供すること。 【解決手段】 モータのゼロ・クロスポイント検出後に
モデル追従型ディジタル角遅延回路１０よりディジタル
角を遅延させてセンタ・ポイントを検出するとともに、
ゼロ・クロスをモデル追従型ディジタル・マスキング回
路２０でマスキングし、センタ・ポイント前の特定の始
まり点から拡張点までソフト・スイッチングをモデル追
従型ソフト・スイッチング回路３０で行い、モデル追従
型ディジタル・マスキング回路２０から出力されるゼロ
・クロスの立ち上がりエッジと立ち下がりエッジで第
１、第２カウンタ・クロック制御器９０、１００で第
１、第２カウンタ７０、８０を交互にカウント動作の切
り換えを行い、スピード・ロック・アップが検出される
とモデル追従型ソフト・スイッチング回路３０でソフト
・スイッチングを行う。
Description
【０００１】
【発明の属する技術分野】本発明はモデル追従型整流回
路とその制御方法に係り、より詳しくは、ハードディス
クモータを駆動するための整流回路を制御する場合にお
いて、二つのアップ−カウンタを用いて一つのカウンタ
がモデル・リファレンスになり、他の一つのカウンタが
モデルを追従するように設計されることにより、モータ
のゼロ・クロスポイントを検知した後、一定の電気角を
遅延させてセンタ・ポイントを検出して整流し、位相整
流の後に雑音信号のため誤認識される誤謬のゼロ・クロ
スポイントをマスキングし、モータ駆動出力端のターン
オフ時間を制御することにより、ソフト・スイッチング
が可能であるようにしたモデル追従型整流回路とその制
御方法に関する。
路とその制御方法に係り、より詳しくは、ハードディス
クモータを駆動するための整流回路を制御する場合にお
いて、二つのアップ−カウンタを用いて一つのカウンタ
がモデル・リファレンスになり、他の一つのカウンタが
モデルを追従するように設計されることにより、モータ
のゼロ・クロスポイントを検知した後、一定の電気角を
遅延させてセンタ・ポイントを検出して整流し、位相整
流の後に雑音信号のため誤認識される誤謬のゼロ・クロ
スポイントをマスキングし、モータ駆動出力端のターン
オフ時間を制御することにより、ソフト・スイッチング
が可能であるようにしたモデル追従型整流回路とその制
御方法に関する。
【０００２】
【従来の技術】従来のセンサのないブラシレスＤＣモー
タ駆動集積回路システムにおいて、実質的な逆起電力の
ゼロ・クロスポイントは整流インターバルの５０％にな
るところ、すなわち整流のための最適のスイッチング・
ポイントから３０°程度の電気角の離れているところに
位置している。
タ駆動集積回路システムにおいて、実質的な逆起電力の
ゼロ・クロスポイントは整流インターバルの５０％にな
るところ、すなわち整流のための最適のスイッチング・
ポイントから３０°程度の電気角の離れているところに
位置している。
【０００３】したがって、モータの効果的な駆動のた
め、前述した整流をするための最適のスイッチング・ポ
イントを探すための進歩された方法が必要になった。
め、前述した整流をするための最適のスイッチング・ポ
イントを探すための進歩された方法が必要になった。
【０００４】さらに、多位相ＤＣモータは通常のモータ
の電気的な常数であるＬ／Ｒで表現できる誘導負荷特性
を有しており、一般的に前記モータの時定数は電界効果
トランジスタ（ＦＥＴ）のオン／オフ時間のような電子
装置スイッチング時間より長いため、かかる時間の差異
はいわゆるスパイクと言われるスイッチング・ノイズを
誘発でき、電源供給装置側への電流の再循環現象を誘発
するという課題がある。
の電気的な常数であるＬ／Ｒで表現できる誘導負荷特性
を有しており、一般的に前記モータの時定数は電界効果
トランジスタ（ＦＥＴ）のオン／オフ時間のような電子
装置スイッチング時間より長いため、かかる時間の差異
はいわゆるスパイクと言われるスイッチング・ノイズを
誘発でき、電源供給装置側への電流の再循環現象を誘発
するという課題がある。
【０００５】さらには、前述のスパイクは回路内の比較
器に影響を及んで誤ったゼロ・クロス情報を発生するこ
ともある。このような不安定にする要素を除去するた
め、「マスキング」という作業が重要な要素であり、か
つ必要になった。
器に影響を及んで誤ったゼロ・クロス情報を発生するこ
ともある。このような不安定にする要素を除去するた
め、「マスキング」という作業が重要な要素であり、か
つ必要になった。
【０００６】このマスキンに関しては、電圧が所定以下
になると、モータの制御系をリセットする機能を備えた
電圧制御装置に関して、実開平２−１１０９９３号公報
に「モータの起動時に電源電圧の分圧回路の電圧が所定
以下になると、電圧検出回路がそれを検出して、モータ
駆動回路を制御する制御系をリセットする場合におい
て、モータ起動時には、マスク手段で分周回路の出力電
圧が電圧検出手段に印加されないようにする。」ことが
開示されている。
になると、モータの制御系をリセットする機能を備えた
電圧制御装置に関して、実開平２−１１０９９３号公報
に「モータの起動時に電源電圧の分圧回路の電圧が所定
以下になると、電圧検出回路がそれを検出して、モータ
駆動回路を制御する制御系をリセットする場合におい
て、モータ起動時には、マスク手段で分周回路の出力電
圧が電圧検出手段に印加されないようにする。」ことが
開示されている。
【０００７】また、前記マスキング作業に加えて、前記
不安定な要素を除去するため、トランジスタのターンオ
フ時間を制御しなければならないが、モータの効果的な
駆動を行うために、例えば、特開昭５６−４４３９６号
公報には、電流形インバータの点流形インバータの転流
能力を下げずに電流パターン制御を行う技術が開示され
ている。
不安定な要素を除去するため、トランジスタのターンオ
フ時間を制御しなければならないが、モータの効果的な
駆動を行うために、例えば、特開昭５６−４４３９６号
公報には、電流形インバータの点流形インバータの転流
能力を下げずに電流パターン制御を行う技術が開示され
ている。
【０００８】すなわち、交流機を制御駆動する電流制御
形インバータにおいて、インバータの直流電流基準の仮
想転流タイミングからインバータに流れる実電流を最少
値まで減少させるのに必要な時間だけ遅らせた実転流タ
イミングで転流指令信号を与えて転流させるようにした
ものである。
形インバータにおいて、インバータの直流電流基準の仮
想転流タイミングからインバータに流れる実電流を最少
値まで減少させるのに必要な時間だけ遅らせた実転流タ
イミングで転流指令信号を与えて転流させるようにした
ものである。
【０００９】また、前記のターンオフ時間を制御すると
いうことは、図２４に示すように、センタ・リファレン
ス軸と考えられるセンタ・ポイント前（左側）のある時
点（始まり点）から整流し始めてセンタ・ポイント後
（右側）のある時点（拡張点）まで継続的に対称的に、
あるいは図２５に示すように、非対称的に整流を行なう
ことを意味し、このような作業を通じてソフト・スイッ
チングが可能になる。
いうことは、図２４に示すように、センタ・リファレン
ス軸と考えられるセンタ・ポイント前（左側）のある時
点（始まり点）から整流し始めてセンタ・ポイント後
（右側）のある時点（拡張点）まで継続的に対称的に、
あるいは図２５に示すように、非対称的に整流を行なう
ことを意味し、このような作業を通じてソフト・スイッ
チングが可能になる。
【００１０】したがって、整流のための最適のスイッチ
ング・ポイントを探し、位相整流の後に雑音信号のため
誤認識される誤謬のゼロ・クロス・ポイントをマスキン
グするため、これと関連された技術が現在登録されてい
る各種特許を通じて提示されたことがある。
ング・ポイントを探し、位相整流の後に雑音信号のため
誤認識される誤謬のゼロ・クロス・ポイントをマスキン
グするため、これと関連された技術が現在登録されてい
る各種特許を通じて提示されたことがある。
【００１１】例えば、特開平２−１９３５７８号公報に
は、電源電圧の位相がゼロ・クロス近傍のときに、ブレ
ーキ信号が印加された場合に、ブレーキ電流通電位相制
御手段により、電源電圧が所定の位相に達するまで、ブ
レーキ電流の通電を行わないようにして、ブレーキ電流
の通電時に発生するサージ電圧、サージ電流値が最大と
なる位相で通電を禁止し、実際に発生するサージ電圧、
サージ電流値を小さくするコンデンサ誘導電動機のブレ
ーキ回路が開示されている。
は、電源電圧の位相がゼロ・クロス近傍のときに、ブレ
ーキ信号が印加された場合に、ブレーキ電流通電位相制
御手段により、電源電圧が所定の位相に達するまで、ブ
レーキ電流の通電を行わないようにして、ブレーキ電流
の通電時に発生するサージ電圧、サージ電流値が最大と
なる位相で通電を禁止し、実際に発生するサージ電圧、
サージ電流値を小さくするコンデンサ誘導電動機のブレ
ーキ回路が開示されている。
【００１２】また、上記最適のスイッチングポイントを
探しマスキングするため、三つのカウンタを用いる技術
が、米国特許第５，２２１，８８１号の「多位相ＤＣモ
ータを運転するための装置および方法」と、米国特許第
５，３１７，２４３号の「多位相ＤＣモータで回転する
回転子の速度分布を検出するための装置および方法」と
に開示されている。
探しマスキングするため、三つのカウンタを用いる技術
が、米国特許第５，２２１，８８１号の「多位相ＤＣモ
ータを運転するための装置および方法」と、米国特許第
５，３１７，２４３号の「多位相ＤＣモータで回転する
回転子の速度分布を検出するための装置および方法」と
に開示されている。
【００１３】このような技術において用いられる三つの
カウンタのうち、一つはゼロ・クロス・ポイントをカウ
ントするアップ・カウンタであり、他の二つはダウン・
カウンタであって、一番目のダウン・カウンタは整流遅
延信号を発生させるため０までダウン・カウントし、ニ
番目のダウン・カウンタはマスキング・タイムを発生さ
せるため前記一番目のダウン・カウンタがカウンティン
グを完了した後にダウン・カウンティングを始める。
カウンタのうち、一つはゼロ・クロス・ポイントをカウ
ントするアップ・カウンタであり、他の二つはダウン・
カウンタであって、一番目のダウン・カウンタは整流遅
延信号を発生させるため０までダウン・カウントし、ニ
番目のダウン・カウンタはマスキング・タイムを発生さ
せるため前記一番目のダウン・カウンタがカウンティン
グを完了した後にダウン・カウンティングを始める。
【００１４】前記アップ・カウンタによりゼロ・クロス
ポイントが検出されたとき、アップ・カウンタのカウン
ティング結果は前記二つのダウン・カウンタにロードさ
れ、アップ・カウンタは新しい整流地点を求めるまで作
業をしないで止まることになる。
ポイントが検出されたとき、アップ・カウンタのカウン
ティング結果は前記二つのダウン・カウンタにロードさ
れ、アップ・カウンタは新しい整流地点を求めるまで作
業をしないで止まることになる。
【００１５】
【発明が解決しようとする課題】しかしながら、ここで
用いられるディジタル・カウンタが前記の目的を実現す
るための進歩された方法であるにもかかわらず、三つの
問題点が存在する。
用いられるディジタル・カウンタが前記の目的を実現す
るための進歩された方法であるにもかかわらず、三つの
問題点が存在する。
【００１６】一番目の問題点は、三つのカウンタを用い
ることは、この三つのカウンタを制御するための制御回
路を用いることほど複雑な方法であることである。
ることは、この三つのカウンタを制御するための制御回
路を用いることほど複雑な方法であることである。
【００１７】二番目は、前記アップ・カウンタはカウン
ティング結果をダウン・カウンタにロードしなければな
らないが、このように、カウンティング結果をローディ
ングすることは処理過程を必要にし、かかるローディン
グ過程においてローディング・エラーが生じる可能性が
あるということである。
ティング結果をダウン・カウンタにロードしなければな
らないが、このように、カウンティング結果をローディ
ングすることは処理過程を必要にし、かかるローディン
グ過程においてローディング・エラーが生じる可能性が
あるということである。
【００１８】三番目は、前記アップ・カウンタは単にゼ
ロ・クロスの半周期のみをカウントすることである。す
なわち、アップ・カウンタはゼロ・クロスの立上りエッ
ジからカウンティングし始めて立下りエッジになるとき
は、カウンティングを停止する。
ロ・クロスの半周期のみをカウントすることである。す
なわち、アップ・カウンタはゼロ・クロスの立上りエッ
ジからカウンティングし始めて立下りエッジになるとき
は、カウンティングを停止する。
【００１９】したがって、アップ・カウンタがゼロ・ク
ロスの半周期の間作業を止めているときにはオフ・ライ
ン状態で、実時間信号処理状態でないため、正確度が制
限されるという課題がある。
ロスの半周期の間作業を止めているときにはオフ・ライ
ン状態で、実時間信号処理状態でないため、正確度が制
限されるという課題がある。
【００２０】したがって、前記の目的を達成するための
同様な方法として、少なくとも一つの抵抗−キャパシタ
を含む遅延回路を用いる技術が米国特許第５，２３３，
２７５号の「アナログ・タイミング技術を用いた単純化
されたセンサのないＤＣモータの整流制御回路」に開示
されている。
同様な方法として、少なくとも一つの抵抗−キャパシタ
を含む遅延回路を用いる技術が米国特許第５，２３３，
２７５号の「アナログ・タイミング技術を用いた単純化
されたセンサのないＤＣモータの整流制御回路」に開示
されている。
【００２１】しかしながら、前記技術において一旦抵抗
とキャパシタ時定数が決まると、モータが運転される間
には、この時定数を変更する方法がないということが既
にわかっている。
とキャパシタ時定数が決まると、モータが運転される間
には、この時定数を変更する方法がないということが既
にわかっている。
【００２２】高低のモータの回転周波数のため、このよ
うに固定された時定数は活発なモータ運転のための整流
に一致させ得るほど十分な余裕もないし機能もない。す
なわち、使用者は常に用いられるモータのタイプに従い
最適の時定数を探して決定しなければならないという難
しさがある。
うに固定された時定数は活発なモータ運転のための整流
に一致させ得るほど十分な余裕もないし機能もない。す
なわち、使用者は常に用いられるモータのタイプに従い
最適の時定数を探して決定しなければならないという難
しさがある。
【００２３】それは使用者が単一化されないモータ・パ
ラメータの中で抵抗とキャパシタの値を決定しなければ
ならないという難しさを意味する。
ラメータの中で抵抗とキャパシタの値を決定しなければ
ならないという難しさを意味する。
【００２４】したがって、前記のような難しさを解決す
るため、モータの位置と駆動回路の間にフィードバック
回路を挿入して整流遅延を調節するための回路を用いる
技術が米国特許第５，２８５，１３５号の「向上された
効率のためのブラシレスＤＣモータ整流遅延の自動調
節」に開示されている。
るため、モータの位置と駆動回路の間にフィードバック
回路を挿入して整流遅延を調節するための回路を用いる
技術が米国特許第５，２８５，１３５号の「向上された
効率のためのブラシレスＤＣモータ整流遅延の自動調
節」に開示されている。
【００２５】この整流遅延を調節するための回路は、遅
延時間を調節するための修正信号をつくるため伝送機能
を行なう。しかしながら、確実なことは、この回路にお
いて位置センサなしにモータの位置を検出することは容
易な作業でないということである。また、位置センサや
他のハード３ウェア回路が用いられると、結果的にモー
タ駆動集積回路の内部または外部的に電子的な構成によ
るもう少し複雑な駆動回路を製作しなければならないと
いう不都合さがあった。
延時間を調節するための修正信号をつくるため伝送機能
を行なう。しかしながら、確実なことは、この回路にお
いて位置センサなしにモータの位置を検出することは容
易な作業でないということである。また、位置センサや
他のハード３ウェア回路が用いられると、結果的にモー
タ駆動集積回路の内部または外部的に電子的な構成によ
るもう少し複雑な駆動回路を製作しなければならないと
いう不都合さがあった。
【００２６】
【課題を解決するための手段】前記課題を解決するため
に、本発明のモデル追従型整流回路は、二つのカウンタ
を用いて、ゼロ・クロス・ポイントの検出後にモデル追
従型ディジタル角遅延回路によりディジタル角を遅延さ
せてセンタ・ポイントを検出する。センタ・ポイントの
特定の始まり点からセンタ・ポイント後の拡張点までの
連続的なソフト・スッチングをモデル追従型ソフト・ス
イッチング回路で行う。モデル追従型整流信号発生器か
ら出力される整流信号の位相を選択してモデル追従型デ
ィジタル・マスキング回路で位相整流後に誤認識された
ゼロ・クロスをマスキングさせる。モデル追従型ディジ
タル・マスキング回路から出力されるゼロ・クロスの立
ち上がりエッジ、立ち下がりエッジで第１、第２カウン
タ・クロック制御器で第１、第２カウンタを交互に動作
させる。
に、本発明のモデル追従型整流回路は、二つのカウンタ
を用いて、ゼロ・クロス・ポイントの検出後にモデル追
従型ディジタル角遅延回路によりディジタル角を遅延さ
せてセンタ・ポイントを検出する。センタ・ポイントの
特定の始まり点からセンタ・ポイント後の拡張点までの
連続的なソフト・スッチングをモデル追従型ソフト・ス
イッチング回路で行う。モデル追従型整流信号発生器か
ら出力される整流信号の位相を選択してモデル追従型デ
ィジタル・マスキング回路で位相整流後に誤認識された
ゼロ・クロスをマスキングさせる。モデル追従型ディジ
タル・マスキング回路から出力されるゼロ・クロスの立
ち上がりエッジ、立ち下がりエッジで第１、第２カウン
タ・クロック制御器で第１、第２カウンタを交互に動作
させる。
【００２７】また、本発明のモデル追従型整流回路の制
御方法は、第１、第２のカウンタのうちの一方のカウン
タの動作でセンタ・ポイントの検出後にゼロ・クロスの
マスキングを行い、マスキング・タイムの終了後に新ゼ
ロ・クロスが検出されないでオーバフローが発生すれ
ば、カウンタ・クロックを変調する。新ゼロ・クロスの
検出が行われると新ゼロ・クロスの立ち上がりエッジ、
立ち下がりエッジを検出すると第１、第２のカウンタを
交互に動作させ、スピード・ロック・アップがなされる
と再びソフト・スイッチングとマスキングの処理を行
う。
御方法は、第１、第２のカウンタのうちの一方のカウン
タの動作でセンタ・ポイントの検出後にゼロ・クロスの
マスキングを行い、マスキング・タイムの終了後に新ゼ
ロ・クロスが検出されないでオーバフローが発生すれ
ば、カウンタ・クロックを変調する。新ゼロ・クロスの
検出が行われると新ゼロ・クロスの立ち上がりエッジ、
立ち下がりエッジを検出すると第１、第２のカウンタを
交互に動作させ、スピード・ロック・アップがなされる
と再びソフト・スイッチングとマスキングの処理を行
う。
【００２８】
【発明の実施の形態】本発明のモデル追従型整流回路に
よれば、ゼロ・クロス・ポイントが検出されると、モデ
ル追従型ディジタル角遅延回路によりディジタル角を遅
延させて、センタ・ポイントを検出し、モデル追従型ソ
フト・スイッチング回路でセンタ・ポイントの始まり点
から拡張点までの連続的なソフト・スイッチングを行
い、モデル追従型ディジタル・マスキング回路によりゼ
ロ・クロスをマスキングし、ゼロ・クロスの立ち上がり
エッジ、立ち下がりエッジで第１、第２カウンタを交互
にカウント動作の切り換えを行い、再度ソフト・スイッ
チングを行う。
よれば、ゼロ・クロス・ポイントが検出されると、モデ
ル追従型ディジタル角遅延回路によりディジタル角を遅
延させて、センタ・ポイントを検出し、モデル追従型ソ
フト・スイッチング回路でセンタ・ポイントの始まり点
から拡張点までの連続的なソフト・スイッチングを行
い、モデル追従型ディジタル・マスキング回路によりゼ
ロ・クロスをマスキングし、ゼロ・クロスの立ち上がり
エッジ、立ち下がりエッジで第１、第２カウンタを交互
にカウント動作の切り換えを行い、再度ソフト・スイッ
チングを行う。
【００２９】また、本発明のモデル追従型整流回路の制
御方法によれば、第１、第２カウンタの一方でセンタ・
ポイントの検出を行うと、ゼロ・クロスのマスキングを
行い、マスキング・タイムの終了後に新ゼロ・クロスの
非検出時にオーバフローの発生の場合には、カウンタ・
クロックを変調し、かつ新ゼロ・クロスの検出時には、
新ゼロ・クロスの立ち上がりエッジ、立ち下がりエッジ
を検出して、第１、第２カウンタのカウント動作を交互
に切り換え、スピード・ロック・アップがなされると、
ソフト・スイッチングとマスキングの処理を行う。
御方法によれば、第１、第２カウンタの一方でセンタ・
ポイントの検出を行うと、ゼロ・クロスのマスキングを
行い、マスキング・タイムの終了後に新ゼロ・クロスの
非検出時にオーバフローの発生の場合には、カウンタ・
クロックを変調し、かつ新ゼロ・クロスの検出時には、
新ゼロ・クロスの立ち上がりエッジ、立ち下がりエッジ
を検出して、第１、第２カウンタのカウント動作を交互
に切り換え、スピード・ロック・アップがなされると、
ソフト・スイッチングとマスキングの処理を行う。
【００３０】次に本発明のモデル追従型整流回路とその
制御方法の実施の形態について説明するが、まず、主要
実施の形態の構成要素の概要から列挙して述べることに
する。
制御方法の実施の形態について説明するが、まず、主要
実施の形態の構成要素の概要から列挙して述べることに
する。
【００３１】本発明のモデル追従型整流回路の構成は、
二つのカウンタを用いて、ゼロ・クロス・ポイントの検
出後にディジタル角を遅延させて最適のスイッチンング
・ポイント（センタ・ポイント）を検出するモデル追従
型ディジタル角遅延回路と；前記モデル追従型ディジタ
ル角遅延回路に結合されている二つのカウンタを通じて
位相整流の後に誤認識されたゼロ・クロスをマスキング
するモデル追従型ディジタル・マスキング回路と；モー
タの駆動出力端にあるスイッチング素子のターン／オフ
時間を制御することにより、すなわちセンタ・リファレ
ンス軸と考えられるセンタ・ポイント前の特定の始まり
点からセンタ・ポイント後の拡張点まで連続的なソフト
・スイッチング作業を通じて電流の変化比を縮め、スパ
イクなどによって誘発されるパワー・ラインへの再循環
電流を防ぎ、スナバ回路の使用を減少させるモデル追従
型ソフトスイッチング回路と；６ビット・シフト・レジ
スタで構成されていて、モータの駆動出力端に供給する
６状態の整流順次信号を発生させるモデル追従型整流信
号発生器と；増幅器を通じて増幅された逆起電力をそれ
ぞれ非反転入力端に入力され、オフセット電圧制御器を
通じて出力されるオフセット電圧を共通反転に入力され
て、逆起電力の電圧レベルを１２Ｖから５Ｖの論理レベ
ルに変えて出力する比較器と；前記モデル追従型整流信
号発生器から出力される整流信号が入力され、入力され
た信号の位相を選択して前記モデル追従型ディジタル・
マスキング回路に出力する位相選択器と；前記モデル追
従型ディジタル角遅延回路、ディジタル・マスキング回
路およびディジタル・ソフト・スイッチング回路の機能
を行なうため最も重要な作業に求められるカウンティン
グを行なう８ビットの第１，第２カウンタと；前記第
１，第２カウンタが前記モデル追従型ディジタル・マス
キング回路から入力されるゼロ・クロスの立上りエッジ
と立下りエッジとでそれぞれ交互に動作できるようにカ
ウンタ・クロック信号を制御する第１，第２カウンタ・
クロック制御器と；モータの起動の際低い回転数によっ
て、整流インターバルを長くすることにより誘発できる
カウンタ・オーバフロー（飽和）現象から保護するため
の第１，第２オーバフロー保護回路と；３ビット・シフ
ト・カウンタを通じてカウンタ・クロックを１／２，１
／４，１／８倍に分周することにより、変調させて出力
するカウンタ・クロック変調器とからなる。
二つのカウンタを用いて、ゼロ・クロス・ポイントの検
出後にディジタル角を遅延させて最適のスイッチンング
・ポイント（センタ・ポイント）を検出するモデル追従
型ディジタル角遅延回路と；前記モデル追従型ディジタ
ル角遅延回路に結合されている二つのカウンタを通じて
位相整流の後に誤認識されたゼロ・クロスをマスキング
するモデル追従型ディジタル・マスキング回路と；モー
タの駆動出力端にあるスイッチング素子のターン／オフ
時間を制御することにより、すなわちセンタ・リファレ
ンス軸と考えられるセンタ・ポイント前の特定の始まり
点からセンタ・ポイント後の拡張点まで連続的なソフト
・スイッチング作業を通じて電流の変化比を縮め、スパ
イクなどによって誘発されるパワー・ラインへの再循環
電流を防ぎ、スナバ回路の使用を減少させるモデル追従
型ソフトスイッチング回路と；６ビット・シフト・レジ
スタで構成されていて、モータの駆動出力端に供給する
６状態の整流順次信号を発生させるモデル追従型整流信
号発生器と；増幅器を通じて増幅された逆起電力をそれ
ぞれ非反転入力端に入力され、オフセット電圧制御器を
通じて出力されるオフセット電圧を共通反転に入力され
て、逆起電力の電圧レベルを１２Ｖから５Ｖの論理レベ
ルに変えて出力する比較器と；前記モデル追従型整流信
号発生器から出力される整流信号が入力され、入力され
た信号の位相を選択して前記モデル追従型ディジタル・
マスキング回路に出力する位相選択器と；前記モデル追
従型ディジタル角遅延回路、ディジタル・マスキング回
路およびディジタル・ソフト・スイッチング回路の機能
を行なうため最も重要な作業に求められるカウンティン
グを行なう８ビットの第１，第２カウンタと；前記第
１，第２カウンタが前記モデル追従型ディジタル・マス
キング回路から入力されるゼロ・クロスの立上りエッジ
と立下りエッジとでそれぞれ交互に動作できるようにカ
ウンタ・クロック信号を制御する第１，第２カウンタ・
クロック制御器と；モータの起動の際低い回転数によっ
て、整流インターバルを長くすることにより誘発できる
カウンタ・オーバフロー（飽和）現象から保護するため
の第１，第２オーバフロー保護回路と；３ビット・シフ
ト・カウンタを通じてカウンタ・クロックを１／２，１
／４，１／８倍に分周することにより、変調させて出力
するカウンタ・クロック変調器とからなる。
【００３２】さらに、本発明のモデル追従型ディジタル
角遅延回路の構成は、前記第１，第２カウンタのカウン
ティング結果を通じてセンタ・ポイントを検出して出力
する第１，第２センタ・ポイント検出器と；前記第１，
第２センタ・ポイント検出器から出力される信号が入力
され、次の整流ポイントを指定するためのタイミング信
号を発生させて前記モデル追従型整流信号発生器に出力
する整流タイミング発生器とからなる。
角遅延回路の構成は、前記第１，第２カウンタのカウン
ティング結果を通じてセンタ・ポイントを検出して出力
する第１，第２センタ・ポイント検出器と；前記第１，
第２センタ・ポイント検出器から出力される信号が入力
され、次の整流ポイントを指定するためのタイミング信
号を発生させて前記モデル追従型整流信号発生器に出力
する整流タイミング発生器とからなる。
【００３３】さらに、本発明の第１センタ・ポイント検
出器の構成は、前記第１カウンタがモデル・リファレン
スである場合、第１，第２カウンタのビットＡ１とＢ
０，Ａ２とＢ１，・・・・Ａ７とＢ６をそれぞれ入力さ
れ、排他−否定論理和を行って出力する排他−否定論理
和手段と；前記各排他−否定論理和手段の出力と反転さ
れたスピード・ロック・アップ信号が入力されて論理積
を行い第１遅延信号を発生させて出力する論理積手段と
からなる。
出器の構成は、前記第１カウンタがモデル・リファレン
スである場合、第１，第２カウンタのビットＡ１とＢ
０，Ａ２とＢ１，・・・・Ａ７とＢ６をそれぞれ入力さ
れ、排他−否定論理和を行って出力する排他−否定論理
和手段と；前記各排他−否定論理和手段の出力と反転さ
れたスピード・ロック・アップ信号が入力されて論理積
を行い第１遅延信号を発生させて出力する論理積手段と
からなる。
【００３４】さらに、本発明の第２センタ・ポイント検
出器の構成は、前記第２カウンタがモデル・リファレン
スである場合、第１，第２カウンタのビットＢ１とＡ
０，Ｂ２とＡ１，・・・・Ｂ７とＡ６をそれぞれ入力さ
れ、排他−論理和を行って出力する排他−論理和手段
と；前記各排他−論理和手段の出力と反転されたスピー
ド・ロック・アップ信号が入力されて論理積を行い、第
２遅延信号を発生させて出力する否定論理和手段とから
なる。
出器の構成は、前記第２カウンタがモデル・リファレン
スである場合、第１，第２カウンタのビットＢ１とＡ
０，Ｂ２とＡ１，・・・・Ｂ７とＡ６をそれぞれ入力さ
れ、排他−論理和を行って出力する排他−論理和手段
と；前記各排他−論理和手段の出力と反転されたスピー
ド・ロック・アップ信号が入力されて論理積を行い、第
２遅延信号を発生させて出力する否定論理和手段とから
なる。
【００３５】さらに、本発明の整流タイミング発生器の
構成は、前記第１，第２センタ・ポイント検出器から出
力される信号の論理和された信号が入力され、前記第
１，第２カウンタに供給され、かつ同一の内部クロック
信号がクロック入力され、一時貯蔵および遅延させて整
流信号発生器に出力する遅延手段からなる。
構成は、前記第１，第２センタ・ポイント検出器から出
力される信号の論理和された信号が入力され、前記第
１，第２カウンタに供給され、かつ同一の内部クロック
信号がクロック入力され、一時貯蔵および遅延させて整
流信号発生器に出力する遅延手段からなる。
【００３６】さらに、本発明の第１オーバフロー保護回
路の構成は、前記第１カウンタのビットＡ７〜Ａ１をそ
れぞれ１入力にされ、論理「１」を他の一つの共通入力
端に入力されて論理積を行なう論理積手段と；前記各論
理積手段の出力が入力され、論理積を行い第１オーバフ
ロー保護信号を発生させて出力する多入力論理積手段
と；前記多入力論理積手段出力の反転された信号を発生
させて出力するインバータとからなる。
路の構成は、前記第１カウンタのビットＡ７〜Ａ１をそ
れぞれ１入力にされ、論理「１」を他の一つの共通入力
端に入力されて論理積を行なう論理積手段と；前記各論
理積手段の出力が入力され、論理積を行い第１オーバフ
ロー保護信号を発生させて出力する多入力論理積手段
と；前記多入力論理積手段出力の反転された信号を発生
させて出力するインバータとからなる。
【００３７】さらに、本発明の第２オーバフロー保護回
路の構成は、前記第２カウンタのビットＢ７〜Ｂ１をそ
れぞれ一方の入力端に入力にされ、論理「１」を他方の
入力端に共通に入力にされて論理積を行なう論理積手段
と；前記各論理積手段の出力が入力され、論理積を行い
第２オーバフロー保護信号を発生させて出力する多入力
論理積手段と；前記多入力論理積手段の出力の反転され
た信号を発生させて出力するインバータとからなる。
路の構成は、前記第２カウンタのビットＢ７〜Ｂ１をそ
れぞれ一方の入力端に入力にされ、論理「１」を他方の
入力端に共通に入力にされて論理積を行なう論理積手段
と；前記各論理積手段の出力が入力され、論理積を行い
第２オーバフロー保護信号を発生させて出力する多入力
論理積手段と；前記多入力論理積手段の出力の反転され
た信号を発生させて出力するインバータとからなる。
【００３８】さらに、本発明の第１カウンタ・クロック
制御器の構成は、前記ゼロ・クロス検出部（前記モデル
追従型ディジタル・マスキング回路、位相選択器および
比較器で構成された部分をいう）から出力されるゼロ・
クロスの立下りエッジ信号とその反転された信号をそれ
ぞれ二つの入力端に入力されてラッチ機能を行なう第１
ラッチ手段と；前記第１ラッチ手段の出力が入力され、
前記内部クロック信号がクロック入力されて遅延機能を
行なう第１遅延手段と；前記ゼロ・クロス・ポイントと
第２オーバフロー保護回路の出力が入力され、否定論理
積を行って出力する否定論理積手段と；前記第１遅延手
段の出力と前記否定論理積手段の出力が入力されて論理
積を行って出力する論理積手段と；前記論理積手段の出
力、前記内部クロック信号および前記第１オーバフロー
保護信号から出力される信号が入力され、論理積を行い
前記第１カウンタのクロック入力に入る制御信号を発生
させて出力する論理積手段とからなる。
制御器の構成は、前記ゼロ・クロス検出部（前記モデル
追従型ディジタル・マスキング回路、位相選択器および
比較器で構成された部分をいう）から出力されるゼロ・
クロスの立下りエッジ信号とその反転された信号をそれ
ぞれ二つの入力端に入力されてラッチ機能を行なう第１
ラッチ手段と；前記第１ラッチ手段の出力が入力され、
前記内部クロック信号がクロック入力されて遅延機能を
行なう第１遅延手段と；前記ゼロ・クロス・ポイントと
第２オーバフロー保護回路の出力が入力され、否定論理
積を行って出力する否定論理積手段と；前記第１遅延手
段の出力と前記否定論理積手段の出力が入力されて論理
積を行って出力する論理積手段と；前記論理積手段の出
力、前記内部クロック信号および前記第１オーバフロー
保護信号から出力される信号が入力され、論理積を行い
前記第１カウンタのクロック入力に入る制御信号を発生
させて出力する論理積手段とからなる。
【００３９】さらに、本発明の第２カウンタ・クロック
制御器の構成は、前記ゼロ・クロス検出部から出力され
るゼロ・クロスの立上りエッジ信号とその反転された信
号をそれぞれ二つの入力端に入力され、ラッチ機能を行
なう第２ラッチ手段と；前記第２ラッチ手段の出力が入
力され、前記内部クロック信号をクロック入力されて遅
延機能を行なう第２遅延手段と；前記第２遅延手段の出
力と前記第１オーバフロー保護回路から出力される信号
が入力されて論理和を行い出力する論理和手段と；前記
論理和手段の出力、前記内部クロック信号および前記第
２オーバフロー保護信号から出力される信号が入力さ
れ、論理積を行い前記第２カウンタのクロック入力端に
入る制御信号を発生させて出力する論理積手段とからな
る。
制御器の構成は、前記ゼロ・クロス検出部から出力され
るゼロ・クロスの立上りエッジ信号とその反転された信
号をそれぞれ二つの入力端に入力され、ラッチ機能を行
なう第２ラッチ手段と；前記第２ラッチ手段の出力が入
力され、前記内部クロック信号をクロック入力されて遅
延機能を行なう第２遅延手段と；前記第２遅延手段の出
力と前記第１オーバフロー保護回路から出力される信号
が入力されて論理和を行い出力する論理和手段と；前記
論理和手段の出力、前記内部クロック信号および前記第
２オーバフロー保護信号から出力される信号が入力さ
れ、論理積を行い前記第２カウンタのクロック入力端に
入る制御信号を発生させて出力する論理積手段とからな
る。
【００４０】さらに、本発明のカウンタ・クロック変調
器の構成は、前記第１，第２オーバフロー保護回路の出
力をそれぞれ二つの入力端に入力され、論理和を行い出
力する第１，第２論理和手段と；前記第１論理和手段の
出力信号とその反転された信号がそれぞれ二つの入力端
に入力され、ラッチ機能を行なうラッチ手段と；前記ラ
ッチ手段の出力が入力され、前記内部クロック信号をク
ロック入力にされて遅延機能を行い出力する遅延手段
と；前記遅延手段の出力を入力され、入力されたクロッ
ク信号を１／２，１／４および１／８に分周して出力す
る３ビットシフト・レジスタと；前記第２論理和手段の
出力をクロック入力端に入力され、前記シフト・レジス
タの各出力を選択するためのカウント機能を行なう第１
選択手段と；前記第１選択手段の出力がクロック入力端
に入力され、第１選択手段とともに前記シフト・レジス
タの各出力を選択するためのカウント機能を行なう第２
選択手段と；前記シフト・レジスタの１／２分周信号、
第１選択手段および前記第２論理和手段の出力を入力さ
れて論理積を行って出力する第１論理積手段と；前記シ
フト・レジスタの１／４分周信号、第２選択手段および
前記第２論理和手段の出力が入力されて論理積を行って
出力する第２論理積手段と；前記シフト・レジスタの１
／８分周信号、第１，第２選択手段および前記第２論理
和手段の出力が入力されて論理積を行って出力する第３
論理積手段と；前記第１，第２，第３論理積手段の出力
が入力され、論理和を行って出力する第３論理和手段と
からなる。
器の構成は、前記第１，第２オーバフロー保護回路の出
力をそれぞれ二つの入力端に入力され、論理和を行い出
力する第１，第２論理和手段と；前記第１論理和手段の
出力信号とその反転された信号がそれぞれ二つの入力端
に入力され、ラッチ機能を行なうラッチ手段と；前記ラ
ッチ手段の出力が入力され、前記内部クロック信号をク
ロック入力にされて遅延機能を行い出力する遅延手段
と；前記遅延手段の出力を入力され、入力されたクロッ
ク信号を１／２，１／４および１／８に分周して出力す
る３ビットシフト・レジスタと；前記第２論理和手段の
出力をクロック入力端に入力され、前記シフト・レジス
タの各出力を選択するためのカウント機能を行なう第１
選択手段と；前記第１選択手段の出力がクロック入力端
に入力され、第１選択手段とともに前記シフト・レジス
タの各出力を選択するためのカウント機能を行なう第２
選択手段と；前記シフト・レジスタの１／２分周信号、
第１選択手段および前記第２論理和手段の出力を入力さ
れて論理積を行って出力する第１論理積手段と；前記シ
フト・レジスタの１／４分周信号、第２選択手段および
前記第２論理和手段の出力が入力されて論理積を行って
出力する第２論理積手段と；前記シフト・レジスタの１
／８分周信号、第１，第２選択手段および前記第２論理
和手段の出力が入力されて論理積を行って出力する第３
論理積手段と；前記第１，第２，第３論理積手段の出力
が入力され、論理和を行って出力する第３論理和手段と
からなる。
【００４１】さらに、本発明の３ビットシフト・レジス
タの構成は、直ぐ前段の出力をクロック入力され、分周
機能を行い出力する分周手段からなる。
タの構成は、直ぐ前段の出力をクロック入力され、分周
機能を行い出力する分周手段からなる。
【００４２】さらに、本発明のモデル追従型整流信号発
生器の構成は、第１ラッチ手段の反転出力、第３，第
４，第５ラッチ手段の出力が入力され、論理和を行って
出力する第１論理和手段と；前記第１論理和手段の出力
が入力され、前記モデル追従型角遅延回路から出力され
る遅延信号をクロック入力され、遅延機能を行なう第１
遅延手段と；第３遅延手段の出力が入力され、前記遅延
信号をクロック入力されて遅延機能を行なう第２遅延手
段と；第６遅延手段の出力を入力され、前記遅延信号を
クロック入力されて遅延機能を行なう第３遅延手段と；
第４遅延手段の反転出力、第２，第５，第６ラッチ手段
の出力が入力され、論理和を行って出力する第２論理和
手段と；前記第２論理和手段の出力が入力され、前記遅
延信号をクロック入力されて遅延機能を行なう第４遅延
手段と；前記第２遅延手段の出力を入力され、前記遅延
信号をクロック入力されて遅延機能を行なう第５遅延手
段と；前記第１遅延手段の出力が入力され、前記遅延信
号をクロック入力されて遅延機能を行なう第６遅延手段
とからなる。
生器の構成は、第１ラッチ手段の反転出力、第３，第
４，第５ラッチ手段の出力が入力され、論理和を行って
出力する第１論理和手段と；前記第１論理和手段の出力
が入力され、前記モデル追従型角遅延回路から出力され
る遅延信号をクロック入力され、遅延機能を行なう第１
遅延手段と；第３遅延手段の出力が入力され、前記遅延
信号をクロック入力されて遅延機能を行なう第２遅延手
段と；第６遅延手段の出力を入力され、前記遅延信号を
クロック入力されて遅延機能を行なう第３遅延手段と；
第４遅延手段の反転出力、第２，第５，第６ラッチ手段
の出力が入力され、論理和を行って出力する第２論理和
手段と；前記第２論理和手段の出力が入力され、前記遅
延信号をクロック入力されて遅延機能を行なう第４遅延
手段と；前記第２遅延手段の出力を入力され、前記遅延
信号をクロック入力されて遅延機能を行なう第５遅延手
段と；前記第１遅延手段の出力が入力され、前記遅延信
号をクロック入力されて遅延機能を行なう第６遅延手段
とからなる。
【００４３】さらに、本発明のモデル追従型ディジタル
・マスキング回路の構成は、前記第１，第２カウンタ、
ビットを入力され、入力されたビット信号を組み合わせ
てディジタル・マスキング・タイムを発生させて出力す
る第１，第２ディジタル・マスキング・タイム発生器
と；前記ディジタル・マスキング・タイム発生器、位相
選択器および比較器から出力される信号が入力され、入
力されたマスキング・タイムの間マスキングしてゼロ・
クロス信号を出力するディジタル・マスキング実行回路
とからなる。
・マスキング回路の構成は、前記第１，第２カウンタ、
ビットを入力され、入力されたビット信号を組み合わせ
てディジタル・マスキング・タイムを発生させて出力す
る第１，第２ディジタル・マスキング・タイム発生器
と；前記ディジタル・マスキング・タイム発生器、位相
選択器および比較器から出力される信号が入力され、入
力されたマスキング・タイムの間マスキングしてゼロ・
クロス信号を出力するディジタル・マスキング実行回路
とからなる。
【００４４】さらに、本発明の第１ディジタル・マスキ
ング・タイム発生器の構成は、前記第１カウンタがモデ
ル・リファレンスである場合、第１，第２カウンタのビ
ットＡ５とＢ４，Ａ６とＢ５，Ａ７とＢ６，Ａ４とＢ
０，Ａ５とＢ１，Ａ６とＢ２およびＡ７とＢ３をそれぞ
れ入力されて、排他−否定論理和を行い出力する排他−
否定論理和手段と；前記各排他−否定論理和手段の出力
と割込み禁止（ｄｉｓａｂｌｅ）信号を入力されて、否
定論理積を行い第１マスキング信号を発生させて出力す
る否定論理積手段とからなる。
ング・タイム発生器の構成は、前記第１カウンタがモデ
ル・リファレンスである場合、第１，第２カウンタのビ
ットＡ５とＢ４，Ａ６とＢ５，Ａ７とＢ６，Ａ４とＢ
０，Ａ５とＢ１，Ａ６とＢ２およびＡ７とＢ３をそれぞ
れ入力されて、排他−否定論理和を行い出力する排他−
否定論理和手段と；前記各排他−否定論理和手段の出力
と割込み禁止（ｄｉｓａｂｌｅ）信号を入力されて、否
定論理積を行い第１マスキング信号を発生させて出力す
る否定論理積手段とからなる。
【００４５】さらに、本発明の第２ディジタル・マスキ
ング・タイム発生器の構成は、前記第２カウンタがモデ
ル・リファレンスである場合、第１，第２カウンタのビ
ットＢ５とＡ４，Ｂ６とＡ５，Ｂ７とＡ６，Ｂ４とＡ
０，Ｂ５とＡ１，Ｂ６とＡ２およびＢ７とＡ３をそれぞ
れ入力されて排他−否定論理和を行って出力する排他−
否定論理和手段と；前記各排他−否定論理和手段の出力
と割込み禁止信号が入力されて否定論理積を行い第２マ
スキング信号を発生させて出力する否定論理積手段とか
らなる。さらに、本発明のディジタル・マスキング実行
回路の構成は、前記位相選択器から出力される信号をそ
れぞれ一方の入力端に入力にされ、前記ディジタル・マ
スキング・タイム発生器から出力される第１，第２マス
キング信号の論理和された信号を他方の一つに共通に入
力にされて論理積を行い、出力する論理積手段と；前記
各論理積手段の出力がそれぞれイネーブル入力にされ、
前記各比較器の出力をそれぞれ入力され、入力されたイ
ネーブル入力にしたがいマスキング機能を行なうマスキ
ング手段と；前記マスキング手段の各出力が入力され、
排他論理和を行いゼロ・クロス信号を発生させて出力す
る排他−論理和手段とからなる。
ング・タイム発生器の構成は、前記第２カウンタがモデ
ル・リファレンスである場合、第１，第２カウンタのビ
ットＢ５とＡ４，Ｂ６とＡ５，Ｂ７とＡ６，Ｂ４とＡ
０，Ｂ５とＡ１，Ｂ６とＡ２およびＢ７とＡ３をそれぞ
れ入力されて排他−否定論理和を行って出力する排他−
否定論理和手段と；前記各排他−否定論理和手段の出力
と割込み禁止信号が入力されて否定論理積を行い第２マ
スキング信号を発生させて出力する否定論理積手段とか
らなる。さらに、本発明のディジタル・マスキング実行
回路の構成は、前記位相選択器から出力される信号をそ
れぞれ一方の入力端に入力にされ、前記ディジタル・マ
スキング・タイム発生器から出力される第１，第２マス
キング信号の論理和された信号を他方の一つに共通に入
力にされて論理積を行い、出力する論理積手段と；前記
各論理積手段の出力がそれぞれイネーブル入力にされ、
前記各比較器の出力をそれぞれ入力され、入力されたイ
ネーブル入力にしたがいマスキング機能を行なうマスキ
ング手段と；前記マスキング手段の各出力が入力され、
排他論理和を行いゼロ・クロス信号を発生させて出力す
る排他−論理和手段とからなる。
【００４６】さらに、本発明のモデル追従型ディジタル
・ソフト・スイッチング回路の構成は、センタ・ポイン
ト前に位置する整流の始まり点を検出する始まり点検出
部と；センタ・ポイント後に位置する整流の終り点であ
る拡張点を検出する拡張点検出部と；前記始まり点検出
部と拡張点検出部の出力が入力されて論理和を行い出力
する論理和手段と；前記論理和手段の出力とスピード・
ロック・アップ信号が入力されて論理積を行いソフト・
スイッチング信号を発生させて出力する論理積手段とか
らなる。
・ソフト・スイッチング回路の構成は、センタ・ポイン
ト前に位置する整流の始まり点を検出する始まり点検出
部と；センタ・ポイント後に位置する整流の終り点であ
る拡張点を検出する拡張点検出部と；前記始まり点検出
部と拡張点検出部の出力が入力されて論理和を行い出力
する論理和手段と；前記論理和手段の出力とスピード・
ロック・アップ信号が入力されて論理積を行いソフト・
スイッチング信号を発生させて出力する論理積手段とか
らなる。
【００４７】さらに、本発明の始まり点検出部の構成
は、前記第１カウンタがモデル・リファレンスである場
合、第１，第２カウンタのビットＡ７とＢ６，Ａ６とＢ
５およびＡ５とＢ４をそれぞれ二つの入力端に入力さ
れ、排他−否定論理和を行い出力する排他−否定論理和
手段と；前記各排他−否定論理和手段の各出力が入力さ
れ、論理積を行い整流の始まり信号を発生させて出力す
る論理積手段とからなる。
は、前記第１カウンタがモデル・リファレンスである場
合、第１，第２カウンタのビットＡ７とＢ６，Ａ６とＢ
５およびＡ５とＢ４をそれぞれ二つの入力端に入力さ
れ、排他−否定論理和を行い出力する排他−否定論理和
手段と；前記各排他−否定論理和手段の各出力が入力さ
れ、論理積を行い整流の始まり信号を発生させて出力す
る論理積手段とからなる。
【００４８】さらに、本発明の拡張点検出部の構成は、
前記第１カウンタがモデル・リファレンスである場合、
第１，第２カウンタのビットＡ７とＢ６，Ａ６とＢ５，
Ａ５とＢ４，そしてＡ７とＢ３，Ａ６とＢ２，Ａ５とＢ
１，Ａ４とＢ０をそれぞれ二つの入力端に入力され、排
他−否定論理和を行い出力する排他−否定論理和手段
と；前記各排他−否定論理和手段の各出力が入力され、
論理積を行い整流の拡張信号を発生させて出力する論理
積手段とからなる。
前記第１カウンタがモデル・リファレンスである場合、
第１，第２カウンタのビットＡ７とＢ６，Ａ６とＢ５，
Ａ５とＢ４，そしてＡ７とＢ３，Ａ６とＢ２，Ａ５とＢ
１，Ａ４とＢ０をそれぞれ二つの入力端に入力され、排
他−否定論理和を行い出力する排他−否定論理和手段
と；前記各排他−否定論理和手段の各出力が入力され、
論理積を行い整流の拡張信号を発生させて出力する論理
積手段とからなる。
【００４９】さらに、本発明のモデル追従型整流回路の
制御方法は、モデル追従型整流回路で用いられる各シフ
ト・レジスタと第２カウンタをクリアし、モデル・リフ
ァレンス・カウンタである第１カウンタのすべてのビッ
トを論理「１」にセッティングすることにより初期化す
る段階と；カウンタ・クロックをオンさせることにより
第２カウンタがカウンティングを始めるようにする工程
と；第２カウンタによってセンタ・ポイントを検出する
かどうかを判断してセンタ・ポイントが検出されないと
カウンティングを続ける工程と；第２カウンタによって
センタ・ポイントが検出されると整流とマスキングを行
なう工程と；マスキング・タイムが終了したかどうかを
検出して終了しないとマスキングを続ける工程と；マス
キング・タイムが終了すると第１または第２カウンタを
リセットする工程と；新しいゼロ・クロスが検出される
かどうかを判断する工程と；ゼロ・クロスが検出されな
いとオーバフローが発生されたかどうかを判断し、オー
バフローが発生されないとゼロ・クロスが検出されるか
どうかを判断する工程にもどる工程と；オーバフローが
発生されるとカウンタ・クロックを変調しセンタ・ポイ
ントが検出されるかどうかを判断する工程にもどる工程
と；ゼロ・クロスが検出されると立下りエッジあるいは
立上りエッジであるかどうかを判断し、立下りエッジあ
るいは立上りエッジではないとこれを続けて判断する工
程と；ゼロ・クロスの立下りエッジあるいは立上りエッ
ジであると第２または第１カウンタのカウンティングを
停止する工程と；第２カウンタがカウンティングを停止
すると第１カウンタが再びカウンティングし始め、第１
カウンタがカウンティングを停止すると第２カウンタが
再びカウンティングし始める工程と；スピード・ロック
アップされるかどうかを判断し、スピード・ロック・ア
ップされないとセンタ・ポイントが検出されるかどうか
を判断する工程にもどる工程と；スピード・ロック・ア
ップされるとソフト・スイッチングを行い整流とマスキ
ングを行なう工程にもどる工程とからなる。
制御方法は、モデル追従型整流回路で用いられる各シフ
ト・レジスタと第２カウンタをクリアし、モデル・リフ
ァレンス・カウンタである第１カウンタのすべてのビッ
トを論理「１」にセッティングすることにより初期化す
る段階と；カウンタ・クロックをオンさせることにより
第２カウンタがカウンティングを始めるようにする工程
と；第２カウンタによってセンタ・ポイントを検出する
かどうかを判断してセンタ・ポイントが検出されないと
カウンティングを続ける工程と；第２カウンタによって
センタ・ポイントが検出されると整流とマスキングを行
なう工程と；マスキング・タイムが終了したかどうかを
検出して終了しないとマスキングを続ける工程と；マス
キング・タイムが終了すると第１または第２カウンタを
リセットする工程と；新しいゼロ・クロスが検出される
かどうかを判断する工程と；ゼロ・クロスが検出されな
いとオーバフローが発生されたかどうかを判断し、オー
バフローが発生されないとゼロ・クロスが検出されるか
どうかを判断する工程にもどる工程と；オーバフローが
発生されるとカウンタ・クロックを変調しセンタ・ポイ
ントが検出されるかどうかを判断する工程にもどる工程
と；ゼロ・クロスが検出されると立下りエッジあるいは
立上りエッジであるかどうかを判断し、立下りエッジあ
るいは立上りエッジではないとこれを続けて判断する工
程と；ゼロ・クロスの立下りエッジあるいは立上りエッ
ジであると第２または第１カウンタのカウンティングを
停止する工程と；第２カウンタがカウンティングを停止
すると第１カウンタが再びカウンティングし始め、第１
カウンタがカウンティングを停止すると第２カウンタが
再びカウンティングし始める工程と；スピード・ロック
アップされるかどうかを判断し、スピード・ロック・ア
ップされないとセンタ・ポイントが検出されるかどうか
を判断する工程にもどる工程と；スピード・ロック・ア
ップされるとソフト・スイッチングを行い整流とマスキ
ングを行なう工程にもどる工程とからなる。
【００５０】次に、本発明の好ましい一実施の形態を添
付図面に基づいて詳細に説明する。図１は本発明の一実
施の形態における８ビット・アップ・カウンタを用いて
具現したモデル追従型整流回路の構成を示すブロック図
であり、図２は本発明のモデル追従型整流回路における
モデル追従型ディジタル角遅延回路の一実施の形態の構
成を示すブロック図である。
付図面に基づいて詳細に説明する。図１は本発明の一実
施の形態における８ビット・アップ・カウンタを用いて
具現したモデル追従型整流回路の構成を示すブロック図
であり、図２は本発明のモデル追従型整流回路における
モデル追従型ディジタル角遅延回路の一実施の形態の構
成を示すブロック図である。
【００５１】図３は図２のモデル追従型ディジタル角遅
延回路における第１センタ・ポイント検出器（第１カウ
ンタがモデル・リファレンスである場合）を示す回路図
である。
延回路における第１センタ・ポイント検出器（第１カウ
ンタがモデル・リファレンスである場合）を示す回路図
である。
【００５２】図４は図２のモデル追従型ディジタル角遅
延回路における第２センタ・ポイント検出器（第２カウ
ンタがモデル・リファレンスである場合）を示す回路図
である。
延回路における第２センタ・ポイント検出器（第２カウ
ンタがモデル・リファレンスである場合）を示す回路図
である。
【００５３】図５は、図２のモデル追従型ディジタル角
遅延回路における整流タイミング発生器を示す回路図で
ある。
遅延回路における整流タイミング発生器を示す回路図で
ある。
【００５４】図７は図１のモデル追従型整流回路におけ
る第１オーバフロー保護回路を示す回路図であり、図８
は図１のモデル追従型整流回路における第２オーバフロ
ー保護回路を示す回路図である。
る第１オーバフロー保護回路を示す回路図であり、図８
は図１のモデル追従型整流回路における第２オーバフロ
ー保護回路を示す回路図である。
【００５５】図９は図１のモデル追従型整流回路におけ
る第１カウンタ・クロック制御器を示す回路図であり、
図１０は図１のモデル追従型整流回路における第２カウ
ンタ・クロック制御器を示す回路図である。
る第１カウンタ・クロック制御器を示す回路図であり、
図１０は図１のモデル追従型整流回路における第２カウ
ンタ・クロック制御器を示す回路図である。
【００５６】図１１は図１のモデル追従型整流回路にお
けるカウンタ・クロック変調器を示す回路図であり、図
１２は図１のモデル追従型整流回路におけるモデル追従
型整流信号発生器を示す回路図である。
けるカウンタ・クロック変調器を示す回路図であり、図
１２は図１のモデル追従型整流回路におけるモデル追従
型整流信号発生器を示す回路図である。
【００５７】図１４は図１のモデル追従型整流回路にお
けるモデル追従型ディジタル・マスキング回路のブロッ
ク図である。
けるモデル追従型ディジタル・マスキング回路のブロッ
ク図である。
【００５８】図１５は図１のモデル追従型整流回路にお
ける第２カウンタが第１カウンタを追従する場合のセン
タ・ポイント検出器とディジタル・マスキング・タイム
発生器を示す回路図である。
ける第２カウンタが第１カウンタを追従する場合のセン
タ・ポイント検出器とディジタル・マスキング・タイム
発生器を示す回路図である。
【００５９】図１６は図１のモデル追従型整流回路にお
ける第１カウンタが第２カウンタを追従する場合のセン
タ・ポイント検出器とディジタル・マスキング・タイム
発生器を示す回路図である。
ける第１カウンタが第２カウンタを追従する場合のセン
タ・ポイント検出器とディジタル・マスキング・タイム
発生器を示す回路図である。
【００６０】図１７は図１のモデル追従型整流回路にお
けるディジタル・マスキング実行回路を示す回路図であ
り、図２０は図１のモデル追従型整流回路におけるモデ
ル追従型ディジタル・ソフト・スイッチング回路を示す
回路図である。
けるディジタル・マスキング実行回路を示す回路図であ
り、図２０は図１のモデル追従型整流回路におけるモデ
ル追従型ディジタル・ソフト・スイッチング回路を示す
回路図である。
【００６１】図１に示すように、本発明のモデル追従型
整流回路の一実施の形態の構成は、二つのカウンタ７
０，８０を用いて、ゼロ・クロスポイントの検出後にデ
ィジタル角を遅延させて最適のスイッチング・ポイント
（センタ・ポイント）を検出するモデル追従型ディジタ
ル角遅延回路１０と；前記モデル追従型ディジタル角遅
延回路１０に結合されている二つのカウンタ７０，８０
を通じて位相整流の後に誤認識されたゼロ・クロスをマ
スキングするモデル追従型ディジタル・マスキング回路
２０と；モータの駆動出力端１６０にあるスイッチング
素子のターン・オフ時間を制御することにより、すなわ
ちセンタ・リファレンス軸と考えられるセンタ・ポイン
ト前の特定の始まり点からセンタ・ポイント後の拡張点
まで連続的なソフト・スイッチング作業を通じて電流の
変化比を縮め、スパイクなどによって誘発されるパワー
・ラインへの再循環電流を防ぎ、スナバ回路の使用を減
少させるモデル追従型ディジタル・ソフト・スイッチン
グ回路３０と；６ビット・シフト・レジスタで構成され
ていて、モータの駆動出力端１６０に供給する６状態の
整流順次信号を発生させるモデル追従型整流信号発生器
４０と；増幅器１７０を通じて増幅された逆起電力をそ
れぞれ非反転入力端（＋）に入力され、オフセット電圧
制御器１８０を通じて出力されるオフセット電圧を共通
反転入力端（−）に入力されて、逆起電力の電圧レベル
を１２Ｖから５Ｖの論理レベルＵｃｏ，Ｖｃｏ，Ｗｃｏ
に変えて出力する比較器５０，５１，５２と；前記モデ
ル追従型整流信号発生器４０から出力される整流信号が
入力され、入力された信号の位相を選択して前記モデル
追従型ディジタル・マスキング回路２０に出力する位相
選択器６０と；前記モデル追従型ディジタル角遅延回路
１０、モデル追従型ディジタル・マスキング回路２０お
よびモデル追従型ディジタル・ソフト・スイッチング回
路３０の機能を行なうため、最も重要な作業に求められ
るカウンティングを行なう８ビットの第１，第２カウン
タ７０，８０と；前記第１，第２カウンタ７０，８０が
前記モデル追従型ディジタル・マスキング回路２０から
入力されるゼロ・クロスの立上りエッジと立下りエッジ
とでそれぞれ交互に動作できるようにカウンタ・クロッ
ク信号を制御する第１，第２カウンタ・クロック制御器
９０，１００と；モータの起動の際低い回転数によっ
て、整流インターバルを長くすることにより誘発できる
カウンタ・オーバフロー（飽和）現象から保護するため
の第１，第２オーバフロー保護回路１２０，１３０と；
３ビット・シフト・カウンタを用いてカウンタ・クロッ
クを１／２，１／４，１／８倍に分周することにより、
変調させて出力するカウンタ・クロック変調器１１０と
からなる。
整流回路の一実施の形態の構成は、二つのカウンタ７
０，８０を用いて、ゼロ・クロスポイントの検出後にデ
ィジタル角を遅延させて最適のスイッチング・ポイント
（センタ・ポイント）を検出するモデル追従型ディジタ
ル角遅延回路１０と；前記モデル追従型ディジタル角遅
延回路１０に結合されている二つのカウンタ７０，８０
を通じて位相整流の後に誤認識されたゼロ・クロスをマ
スキングするモデル追従型ディジタル・マスキング回路
２０と；モータの駆動出力端１６０にあるスイッチング
素子のターン・オフ時間を制御することにより、すなわ
ちセンタ・リファレンス軸と考えられるセンタ・ポイン
ト前の特定の始まり点からセンタ・ポイント後の拡張点
まで連続的なソフト・スイッチング作業を通じて電流の
変化比を縮め、スパイクなどによって誘発されるパワー
・ラインへの再循環電流を防ぎ、スナバ回路の使用を減
少させるモデル追従型ディジタル・ソフト・スイッチン
グ回路３０と；６ビット・シフト・レジスタで構成され
ていて、モータの駆動出力端１６０に供給する６状態の
整流順次信号を発生させるモデル追従型整流信号発生器
４０と；増幅器１７０を通じて増幅された逆起電力をそ
れぞれ非反転入力端（＋）に入力され、オフセット電圧
制御器１８０を通じて出力されるオフセット電圧を共通
反転入力端（−）に入力されて、逆起電力の電圧レベル
を１２Ｖから５Ｖの論理レベルＵｃｏ，Ｖｃｏ，Ｗｃｏ
に変えて出力する比較器５０，５１，５２と；前記モデ
ル追従型整流信号発生器４０から出力される整流信号が
入力され、入力された信号の位相を選択して前記モデル
追従型ディジタル・マスキング回路２０に出力する位相
選択器６０と；前記モデル追従型ディジタル角遅延回路
１０、モデル追従型ディジタル・マスキング回路２０お
よびモデル追従型ディジタル・ソフト・スイッチング回
路３０の機能を行なうため、最も重要な作業に求められ
るカウンティングを行なう８ビットの第１，第２カウン
タ７０，８０と；前記第１，第２カウンタ７０，８０が
前記モデル追従型ディジタル・マスキング回路２０から
入力されるゼロ・クロスの立上りエッジと立下りエッジ
とでそれぞれ交互に動作できるようにカウンタ・クロッ
ク信号を制御する第１，第２カウンタ・クロック制御器
９０，１００と；モータの起動の際低い回転数によっ
て、整流インターバルを長くすることにより誘発できる
カウンタ・オーバフロー（飽和）現象から保護するため
の第１，第２オーバフロー保護回路１２０，１３０と；
３ビット・シフト・カウンタを用いてカウンタ・クロッ
クを１／２，１／４，１／８倍に分周することにより、
変調させて出力するカウンタ・クロック変調器１１０と
からなる。
【００６２】図２に示すように、モデル追従型ディジタ
ル角遅延回路１０の構成は、前記第１，第２カウンタ７
０，８０のカウンティング結果を通じてセンタ・ポイン
トを検出して出力する第１，第２センタ・ポイント検出
器１１，１２と；前記第１，第２センタ・ポイント検出
器１１，１２から出力される信号が入力され、次の整流
ポイントを指定するためのタイミング信号を発生させて
前記モデル追従型整流信号発生器に出力する整流タイミ
ング発生器１３とからなる。
ル角遅延回路１０の構成は、前記第１，第２カウンタ７
０，８０のカウンティング結果を通じてセンタ・ポイン
トを検出して出力する第１，第２センタ・ポイント検出
器１１，１２と；前記第１，第２センタ・ポイント検出
器１１，１２から出力される信号が入力され、次の整流
ポイントを指定するためのタイミング信号を発生させて
前記モデル追従型整流信号発生器に出力する整流タイミ
ング発生器１３とからなる。
【００６３】図３に示すように、第１センタ・ポイント
検出器１１の構成は、第１カウンタ７０がモデル・リフ
ァレンスである場合、第１，第２カウンタ７０，８０の
ビットＡ１とＢ０，Ａ２とＢ１，・・・・Ａ７とＢ６を
それぞれ入力されて排他−否定論理和を行い出力するＥ
Ｘ−ＮＯＲゲート１〜７と；各ＥＸ−ＮＯＲゲート１〜
７の出力と反転されたスピード・ロック・アップ信号を
入力され、論理積を行い、第１遅延信号（遅延１）を発
生させて出力するＡＮＤゲート８とからなる。
検出器１１の構成は、第１カウンタ７０がモデル・リフ
ァレンスである場合、第１，第２カウンタ７０，８０の
ビットＡ１とＢ０，Ａ２とＢ１，・・・・Ａ７とＢ６を
それぞれ入力されて排他−否定論理和を行い出力するＥ
Ｘ−ＮＯＲゲート１〜７と；各ＥＸ−ＮＯＲゲート１〜
７の出力と反転されたスピード・ロック・アップ信号を
入力され、論理積を行い、第１遅延信号（遅延１）を発
生させて出力するＡＮＤゲート８とからなる。
【００６４】図４に示すように、第２センタ・ポイント
検出器１２の構成は、第２カウンタ８０がモデル・リフ
ァレンスである場合、第１，第２カウンタ７０，８０の
ビットＢ１とＡ０，Ｂ２とＡ１，・・・・Ｂ７とＡ６を
それぞれ入力され、排他−否定論理和を行い、出力する
ＥＸ−ＯＲゲート１−１〜１−７と；各ＥＸ−ＯＲゲー
ト１−１〜１−７の出力と反転されたスピード・ロック
・アップ信号を入力され、論理積を行い第２遅延信号
（遅延２）を発生させて出力するＮＯＲゲート１−８と
からなる。
検出器１２の構成は、第２カウンタ８０がモデル・リフ
ァレンスである場合、第１，第２カウンタ７０，８０の
ビットＢ１とＡ０，Ｂ２とＡ１，・・・・Ｂ７とＡ６を
それぞれ入力され、排他−否定論理和を行い、出力する
ＥＸ−ＯＲゲート１−１〜１−７と；各ＥＸ−ＯＲゲー
ト１−１〜１−７の出力と反転されたスピード・ロック
・アップ信号を入力され、論理積を行い第２遅延信号
（遅延２）を発生させて出力するＮＯＲゲート１−８と
からなる。
【００６５】図５に示すように、整流タイミング発生器
１３の構成は、第１、第２センタ・ポイント検出器１
１，１２から出力される信号（遅延１、遅延２；以下、
「遅延という」）の論理和された信号がＤ入力端に入力
され、第１カウンタ７０、第２カウンタ８０に供給され
ることと同一の内部クロック信号がクロック入力ＣＬＫ
に入力され、一時貯蔵おび遅延させてモデル追従型整流
信号発生器４０に出力するＤフリップ・フロップ（以
下、ＤＦＦという）からなる。
１３の構成は、第１、第２センタ・ポイント検出器１
１，１２から出力される信号（遅延１、遅延２；以下、
「遅延という」）の論理和された信号がＤ入力端に入力
され、第１カウンタ７０、第２カウンタ８０に供給され
ることと同一の内部クロック信号がクロック入力ＣＬＫ
に入力され、一時貯蔵おび遅延させてモデル追従型整流
信号発生器４０に出力するＤフリップ・フロップ（以
下、ＤＦＦという）からなる。
【００６６】図７に示すように、第１オーバフロー保護
回路１２０の構成は、第１カウンタ７０のビットＡ７〜
Ａ１をそれぞれ一方の入力端に入力にされ、論理「１」
を他の一つの入力端を共通にして入力されて、論理積を
行うＡＮＤゲート１２１〜１２７と、各ＡＮＤゲート１
２１〜１２７の出力が入力され、論理積を行い、第１オ
ーバフロー保護信号（Ａバー・フロー）を発生させて、
出力する多入力ＡＮＤゲート１２８と、多入力ＡＮＤゲ
ート１２８の出力の反転された信号（Ａバー・フロー）
を発生させて出力するインバータ１２９と、からなる。
回路１２０の構成は、第１カウンタ７０のビットＡ７〜
Ａ１をそれぞれ一方の入力端に入力にされ、論理「１」
を他の一つの入力端を共通にして入力されて、論理積を
行うＡＮＤゲート１２１〜１２７と、各ＡＮＤゲート１
２１〜１２７の出力が入力され、論理積を行い、第１オ
ーバフロー保護信号（Ａバー・フロー）を発生させて、
出力する多入力ＡＮＤゲート１２８と、多入力ＡＮＤゲ
ート１２８の出力の反転された信号（Ａバー・フロー）
を発生させて出力するインバータ１２９と、からなる。
【００６７】図８に示すように、第２オーバフロー保護
回路１３０の構成は、第２カウンタ８０のビットＢ７〜
Ｂ１をそれぞれ一方の入力端に入力し、論理「１」を他
方の一つの共通の入力端に入力し、論理積を行うＡＮＤ
ゲート１３１〜１３７と、ＡＮＤゲート１３１〜１３７
の出力が入力され、論理積を行い、第２オーバフロー
（Ｂバーflow）を発生させて出力する多入力ＡＮＤゲー
ト１３８と、多入力ＡＮＤゲート１３８の出力の反転さ
れた信号（Ｂバーflow）を発生させて出力するインバー
タ１３９と、からなる。
回路１３０の構成は、第２カウンタ８０のビットＢ７〜
Ｂ１をそれぞれ一方の入力端に入力し、論理「１」を他
方の一つの共通の入力端に入力し、論理積を行うＡＮＤ
ゲート１３１〜１３７と、ＡＮＤゲート１３１〜１３７
の出力が入力され、論理積を行い、第２オーバフロー
（Ｂバーflow）を発生させて出力する多入力ＡＮＤゲー
ト１３８と、多入力ＡＮＤゲート１３８の出力の反転さ
れた信号（Ｂバーflow）を発生させて出力するインバー
タ１３９と、からなる。
【００６８】図９に示すように、前記第１カウンタクロ
ック制御器９０の構成は、図１に示すゼロ・クロス検出
部１４０から出力されるゼロ・クロスの立ち下がりエッ
ジ信号とその反転された信号をそれぞれ２入力（Ｒ，
Ｓ）され、ラッチ機能を行うＲＳフリップ・フロップ
（以下、ＲＳＦＦという）９１と、ＲＳＦＦ９１の出力
ＱがＤ入力端に入力され、内部クロック信号がクロック
入力端ＣＬＫに入力され、遅延機能を行うＤＦＦ９２
と、ゼロ・クロスポイントと第２オーバフロー保護回路
１３０の出力（Ｂバー・フロー）が入力され、否定論理
積を行って出力するＮＡＮＤゲート９３と、ＤＦＦ９２
の出力。と前記ＮＡＮＤゲート９３の出力が入力され論
理積を行って出力するＡＮＤゲート９４と、ＡＮＤゲー
ト９４の出力、内部クロック信号および前記第１オーバ
フロー保護回路２０から出力される信号（Ａバー・フロ
ー）が入力され、論理積を行って前記第１カウンタ７０
のクロック入力端に入力される制御信号を発生させて出
力するＡＮＤゲート９５と、からなる。
ック制御器９０の構成は、図１に示すゼロ・クロス検出
部１４０から出力されるゼロ・クロスの立ち下がりエッ
ジ信号とその反転された信号をそれぞれ２入力（Ｒ，
Ｓ）され、ラッチ機能を行うＲＳフリップ・フロップ
（以下、ＲＳＦＦという）９１と、ＲＳＦＦ９１の出力
ＱがＤ入力端に入力され、内部クロック信号がクロック
入力端ＣＬＫに入力され、遅延機能を行うＤＦＦ９２
と、ゼロ・クロスポイントと第２オーバフロー保護回路
１３０の出力（Ｂバー・フロー）が入力され、否定論理
積を行って出力するＮＡＮＤゲート９３と、ＤＦＦ９２
の出力。と前記ＮＡＮＤゲート９３の出力が入力され論
理積を行って出力するＡＮＤゲート９４と、ＡＮＤゲー
ト９４の出力、内部クロック信号および前記第１オーバ
フロー保護回路２０から出力される信号（Ａバー・フロ
ー）が入力され、論理積を行って前記第１カウンタ７０
のクロック入力端に入力される制御信号を発生させて出
力するＡＮＤゲート９５と、からなる。
【００６９】図１０に示すように、前記第２カウンタ・
クロック制御器１００の構成は、ゼロ・クロス検出器１
４０から出力されるセロ・クロスの立ち上がりエッジ信
号とその反転された信号がれぞれセット入力端Ｓとリセ
ット入力端Ｒに入力され、ラッチ機能を行うＲＳＦＦ１
０１と、ＲＳＦＦ１０１の出力Ｑが入力され、内部クロ
ック信号がクロック入力端ＣＬＫに入力され遅延機能を
行うＤＦＦ１０２と、ＤＦＦ１０２の出力Ｑとオーバフ
ロー保護回路１２０か出力される信号Ａフローが入力さ
れ、論理和を行って出力するＯＲゲート１０３と、ＯＲ
ゲート１０３の出力、内部クロック信号および前記第２
オーバフロー保護回路１３０から出力される信号（Ｂバ
ー・フロー）が入力され、論理積を行って前記第２カウ
ンタ８０のクロック入力端に入力される制御信号を発生
するＡＮＤゲート１０４と、からなる。
クロック制御器１００の構成は、ゼロ・クロス検出器１
４０から出力されるセロ・クロスの立ち上がりエッジ信
号とその反転された信号がれぞれセット入力端Ｓとリセ
ット入力端Ｒに入力され、ラッチ機能を行うＲＳＦＦ１
０１と、ＲＳＦＦ１０１の出力Ｑが入力され、内部クロ
ック信号がクロック入力端ＣＬＫに入力され遅延機能を
行うＤＦＦ１０２と、ＤＦＦ１０２の出力Ｑとオーバフ
ロー保護回路１２０か出力される信号Ａフローが入力さ
れ、論理和を行って出力するＯＲゲート１０３と、ＯＲ
ゲート１０３の出力、内部クロック信号および前記第２
オーバフロー保護回路１３０から出力される信号（Ｂバ
ー・フロー）が入力され、論理積を行って前記第２カウ
ンタ８０のクロック入力端に入力される制御信号を発生
するＡＮＤゲート１０４と、からなる。
【００７０】図１１に示すように、カウンタ・クロック
変調器１１０の構成は、第１オーバフロー保護回路１２
０に出力ＡFLOW、第２オーバフロー保護回路１３０の出
力Ｂフローをそれぞれ、各一方の入力端に入力され、論
理和を行って出力するＯＲゲート１１１、１１２と、Ｏ
Ｒゲート１１１の出力信号とその反転された信号とをそ
れぞれセット入力端Ｓ、リセット入力端Ｒに入力され、
ラッチ機能を行うＲＳＦＦ１１３と、ＲＳＦＦ１１３の
出力Ｑが入力され、内部クロック信号をクロック入力端
ＣＬＫに入力され、遅延機能を行って出力するＤＦＦ１
１４と、ＤＦＦ１１４の出力Ｑが入力され、入力された
クロック信号を１／２，２／４および１／８の分周して
出力するから構成されている３ビット・シフト・レジス
タ１１５と、ＯＲゲート１１２の出力をクロック入力端
ＣＬＫに入力され、３ビット・シフト・レジスタ１１５
の各出力（１／２，２／４および１／８分周）を選択す
るためのカウント機能を有するＴＦＦ１１６と、ＴＦＦ
１１６の出力Ｑがクロック有力端ＣＬＫに入力され、Ｔ
ＦＦ１１６とともに３ビット・シフト・レジスタ１１５
の各出力を選択するためのカウント機能を有するＴＦＦ
１１７と、３ビット・シフト・レジスタ１１５の１／２
分周出力、ＴＦＦ１１６および前記ＯＲゲート１１２の
出力が入力され、論理積を行って出力するＡＮＤゲート
ＡＮＤ１と、３ビット・シフト・レジスタ１１５の１／
４分周出力、ＴＦＦ１１７およびＯＲゲート１１２の出
力が入力され、論理積を行って出力するＡＮＤゲートＡ
ＮＤ２と、３ビット・シフト・レジスタ１１５の１／８
分周出力、ＴＦＦ１１６，１１７およびＯＲゲート１１
２の出力が入力され、論理積を行って出力するＡＮＤゲ
ートＡＮＤ３と、ＡＮＤゲートＡＮＤ１〜ＡＮＤ３の出
力が入力され、論理和を行って出力するＯＲゲートＯＲ
１と、からなる。
変調器１１０の構成は、第１オーバフロー保護回路１２
０に出力ＡFLOW、第２オーバフロー保護回路１３０の出
力Ｂフローをそれぞれ、各一方の入力端に入力され、論
理和を行って出力するＯＲゲート１１１、１１２と、Ｏ
Ｒゲート１１１の出力信号とその反転された信号とをそ
れぞれセット入力端Ｓ、リセット入力端Ｒに入力され、
ラッチ機能を行うＲＳＦＦ１１３と、ＲＳＦＦ１１３の
出力Ｑが入力され、内部クロック信号をクロック入力端
ＣＬＫに入力され、遅延機能を行って出力するＤＦＦ１
１４と、ＤＦＦ１１４の出力Ｑが入力され、入力された
クロック信号を１／２，２／４および１／８の分周して
出力するから構成されている３ビット・シフト・レジス
タ１１５と、ＯＲゲート１１２の出力をクロック入力端
ＣＬＫに入力され、３ビット・シフト・レジスタ１１５
の各出力（１／２，２／４および１／８分周）を選択す
るためのカウント機能を有するＴＦＦ１１６と、ＴＦＦ
１１６の出力Ｑがクロック有力端ＣＬＫに入力され、Ｔ
ＦＦ１１６とともに３ビット・シフト・レジスタ１１５
の各出力を選択するためのカウント機能を有するＴＦＦ
１１７と、３ビット・シフト・レジスタ１１５の１／２
分周出力、ＴＦＦ１１６および前記ＯＲゲート１１２の
出力が入力され、論理積を行って出力するＡＮＤゲート
ＡＮＤ１と、３ビット・シフト・レジスタ１１５の１／
４分周出力、ＴＦＦ１１７およびＯＲゲート１１２の出
力が入力され、論理積を行って出力するＡＮＤゲートＡ
ＮＤ２と、３ビット・シフト・レジスタ１１５の１／８
分周出力、ＴＦＦ１１６，１１７およびＯＲゲート１１
２の出力が入力され、論理積を行って出力するＡＮＤゲ
ートＡＮＤ３と、ＡＮＤゲートＡＮＤ１〜ＡＮＤ３の出
力が入力され、論理和を行って出力するＯＲゲートＯＲ
１と、からなる。
【００７１】３ビット・シフト・レジスタ１１５の構成
は、前段の出力がクロック入力端ＣＬＫに入力され、分
周機能を実行して出力する三つのＴＦＦ１１５−１〜１
１５−３からなる。
は、前段の出力がクロック入力端ＣＬＫに入力され、分
周機能を実行して出力する三つのＴＦＦ１１５−１〜１
１５−３からなる。
【００７２】図１２に示すように、モデル追従型整流信
号発生器４０の構成は、ＤＦＦ４２の反転出力Ｑ０バー
とＤＦＦ４４，４６，４７の出力Ｑ２，Ｑ３，Ｑ４が入
力され、論理和を行って出力するＯＲゲート４１と、Ｏ
Ｒゲート４１の出力が入力端Ｄ０に入力され、モデル追
従型角遅延回路１０から出力される遅延信号がクロック
入力端ＣＬＫに入力されて遅延機能を行うＤＦＦ４２
と、ＤＦＦ４４の出力Ｑ２を入力端Ｄ１に入力され、遅
延信号をクロック入力端ＣＬＫに入力され、遅延機能を
行うＤＦＦ４３と、ＤＦＦ４８の出力Ｑ５が入力端Ｄ２
に入力され、遅延信号がクロック入力端ＣＬＫに入力さ
れ、遅延機能をおこなうＤＦＦ４４と、ＤＦＦ４６の反
転出力Ｑ３バーとＤＦＦ４３，４７，４８の出力Ｑ１，
Ｑ４，Ｑ５が入力され、論理和を行って出力するＯＲゲ
ート４５と、ＯＲゲート４５の出力が入力端３に入力さ
れ、遅延信号をクロック入力端ＣＬＫに入力されて遅延
機能を行うＤＦＦ４６と、ＤＦＦ４３の出力Ｑが入力端
Ｄ４に入力され、遅延信号をクロック入力端ＣＬＫに入
力されて遅延機能を行うＤＦＦ４７と、ＤＦＦ４２の出
力Ｑ０が入力端Ｄ５に入力され、遅延信号をクロック入
力端ＣＬＫに入力されて遅延機能を行うＤＦＦ４８と、
からなる。
号発生器４０の構成は、ＤＦＦ４２の反転出力Ｑ０バー
とＤＦＦ４４，４６，４７の出力Ｑ２，Ｑ３，Ｑ４が入
力され、論理和を行って出力するＯＲゲート４１と、Ｏ
Ｒゲート４１の出力が入力端Ｄ０に入力され、モデル追
従型角遅延回路１０から出力される遅延信号がクロック
入力端ＣＬＫに入力されて遅延機能を行うＤＦＦ４２
と、ＤＦＦ４４の出力Ｑ２を入力端Ｄ１に入力され、遅
延信号をクロック入力端ＣＬＫに入力され、遅延機能を
行うＤＦＦ４３と、ＤＦＦ４８の出力Ｑ５が入力端Ｄ２
に入力され、遅延信号がクロック入力端ＣＬＫに入力さ
れ、遅延機能をおこなうＤＦＦ４４と、ＤＦＦ４６の反
転出力Ｑ３バーとＤＦＦ４３，４７，４８の出力Ｑ１，
Ｑ４，Ｑ５が入力され、論理和を行って出力するＯＲゲ
ート４５と、ＯＲゲート４５の出力が入力端３に入力さ
れ、遅延信号をクロック入力端ＣＬＫに入力されて遅延
機能を行うＤＦＦ４６と、ＤＦＦ４３の出力Ｑが入力端
Ｄ４に入力され、遅延信号をクロック入力端ＣＬＫに入
力されて遅延機能を行うＤＦＦ４７と、ＤＦＦ４２の出
力Ｑ０が入力端Ｄ５に入力され、遅延信号をクロック入
力端ＣＬＫに入力されて遅延機能を行うＤＦＦ４８と、
からなる。
【００７３】図１４に示すように、前記モデル追従型デ
ィジタル・マスキング回路２０の構成は、第１カウンタ
７０、第２カウンタ８０のビット信号が入力され、入力
されたビット信号を組み合わせて第１、第２ディジタル
・マスキング・タイム信号（マスキング１、マスキング
２）を発生させて出力する第１、第２ディジタル・マス
キング・タイム発生器２１、２２と、第１、第２ディジ
タル・マスキング・タイム発生器２１、２２、位相選択
器６０および比較器５０，５１，５２から出力される信
号が入力され、入力されたマスキング・タイムの間マス
キングしてゼロ・クロス信号を発生させて出力するディ
ジタル・マスキング実行回路２３と、からなる。
ィジタル・マスキング回路２０の構成は、第１カウンタ
７０、第２カウンタ８０のビット信号が入力され、入力
されたビット信号を組み合わせて第１、第２ディジタル
・マスキング・タイム信号（マスキング１、マスキング
２）を発生させて出力する第１、第２ディジタル・マス
キング・タイム発生器２１、２２と、第１、第２ディジ
タル・マスキング・タイム発生器２１、２２、位相選択
器６０および比較器５０，５１，５２から出力される信
号が入力され、入力されたマスキング・タイムの間マス
キングしてゼロ・クロス信号を発生させて出力するディ
ジタル・マスキング実行回路２３と、からなる。
【００７４】図１５に示すように、第１ディジタル・マ
スキング・タイム発生器２１の構成は、第１カウンタ７
０がモデル・リファレンスである場合、第１、第２カウ
ンタ７０、８０のビットＡ５とＢ４，Ａ６とＢ５，Ａ６
とＢ５，Ａ７とＢ６，Ａ４とＢ０，Ａ５とＢ１，Ａ６と
Ｂ２，およびＡ７とＢ３がそれぞれ入力され、排他−否
定論理和を行って、出力するＥＸ−ＮＯＲゲート２１１
〜２１７と、ＥＸ−ＮＯＲゲート２１１〜２１７の出力
と割り込み禁止信号が入力され否定論理積を行って第１
マスキング信号（マスキング１）を発生させて出力する
ＮＡＮＤゲート２１８と、からなる。
スキング・タイム発生器２１の構成は、第１カウンタ７
０がモデル・リファレンスである場合、第１、第２カウ
ンタ７０、８０のビットＡ５とＢ４，Ａ６とＢ５，Ａ６
とＢ５，Ａ７とＢ６，Ａ４とＢ０，Ａ５とＢ１，Ａ６と
Ｂ２，およびＡ７とＢ３がそれぞれ入力され、排他−否
定論理和を行って、出力するＥＸ−ＮＯＲゲート２１１
〜２１７と、ＥＸ−ＮＯＲゲート２１１〜２１７の出力
と割り込み禁止信号が入力され否定論理積を行って第１
マスキング信号（マスキング１）を発生させて出力する
ＮＡＮＤゲート２１８と、からなる。
【００７５】図１６に示すように、第２ディジタル・マ
スキング・タイム発生器２２の構成は、第２カウンタ８
０がモデル・リファレンスである場合に、第１カウンタ
７０、第２カウンタ８０のビットＢ５とＡ４、Ｂ６とＡ
５、Ｂ７とＡ６、Ｂ４とＡ０、Ｂ５とＡ１，Ｂ６とＡ２
およびＢ７とＡ３がぞれぞれ入力され、排他−否定論理
和を行って、出力するＥＸ−ＮＯＲゲート２２１ないし
２２７と、ＥＸ−ＮＯＲゲート２２１ないし２２７の出
力と割り込み禁止信号が入力され、否定論理積を行い、
第２マスキング信号（マスキング２）を発生させて出力
する多入力ＮＡＮＤゲート２２８と、からなる。
スキング・タイム発生器２２の構成は、第２カウンタ８
０がモデル・リファレンスである場合に、第１カウンタ
７０、第２カウンタ８０のビットＢ５とＡ４、Ｂ６とＡ
５、Ｂ７とＡ６、Ｂ４とＡ０、Ｂ５とＡ１，Ｂ６とＡ２
およびＢ７とＡ３がぞれぞれ入力され、排他−否定論理
和を行って、出力するＥＸ−ＮＯＲゲート２２１ないし
２２７と、ＥＸ−ＮＯＲゲート２２１ないし２２７の出
力と割り込み禁止信号が入力され、否定論理積を行い、
第２マスキング信号（マスキング２）を発生させて出力
する多入力ＮＡＮＤゲート２２８と、からなる。
【００７６】図１７に示すように、ディジタル・マスキ
ング実行回路２３の構成は、位相選択器６０から出力さ
れる信号をそれぞれ一方の入力端に入力され、前記ディ
ジタル・マスキング・タイム発生器２１、２２から出力
される第１、第２マスキング信号（マスキング１、マス
キング２）の論理和された信号を他の一つの入力端に共
通入力され、論理積を行って出力するＡＮＤゲート２３
４〜２３６と、各ＡＮＤゲート２３４〜２３６の出力を
それぞれイネーブル入力端ＥＮに入力され、前記各比較
器５０，５１，５２の出力Ｕｃｏ，ＶＣＯ，Ｗｃｏがそ
れぞれ入力端Ｄに入力され、入力されたイネーブル入力
にしたがってマスキング機能を行うＤラッチ回路２３１
〜２３３と、Ｄラッチ回路２３１〜２３３の各出力Ｑが
入力され、排他論理和を行い、ゼロ・クロス信号を発生
させて出力するＥＸ−ＯＲゲート２３７と、からなる。
ング実行回路２３の構成は、位相選択器６０から出力さ
れる信号をそれぞれ一方の入力端に入力され、前記ディ
ジタル・マスキング・タイム発生器２１、２２から出力
される第１、第２マスキング信号（マスキング１、マス
キング２）の論理和された信号を他の一つの入力端に共
通入力され、論理積を行って出力するＡＮＤゲート２３
４〜２３６と、各ＡＮＤゲート２３４〜２３６の出力を
それぞれイネーブル入力端ＥＮに入力され、前記各比較
器５０，５１，５２の出力Ｕｃｏ，ＶＣＯ，Ｗｃｏがそ
れぞれ入力端Ｄに入力され、入力されたイネーブル入力
にしたがってマスキング機能を行うＤラッチ回路２３１
〜２３３と、Ｄラッチ回路２３１〜２３３の各出力Ｑが
入力され、排他論理和を行い、ゼロ・クロス信号を発生
させて出力するＥＸ−ＯＲゲート２３７と、からなる。
【００７７】図２０に示すように、モデル追従型ディジ
タル・ソフト・スイッチング回路３０の構成は、センタ
・ポイント前に位置する整流の始まり点を検出する始ま
り点検出部３１と、センタ・ポイント後に位置する整流
の終わり点である拡張点を検出する拡張点検出部３２
と、始まり点検出部３１と拡張点検出部３２の出力を入
力させ、論理和を行って出力するＯＲゲート３３と、Ｏ
Ｒゲート３３の出力とスピード・ロック・アップ信号が
入力されて論理積を行い、ソフト・スイッチング信号を
発生させて出力するＡＮＤゲート３と、からなる。
タル・ソフト・スイッチング回路３０の構成は、センタ
・ポイント前に位置する整流の始まり点を検出する始ま
り点検出部３１と、センタ・ポイント後に位置する整流
の終わり点である拡張点を検出する拡張点検出部３２
と、始まり点検出部３１と拡張点検出部３２の出力を入
力させ、論理和を行って出力するＯＲゲート３３と、Ｏ
Ｒゲート３３の出力とスピード・ロック・アップ信号が
入力されて論理積を行い、ソフト・スイッチング信号を
発生させて出力するＡＮＤゲート３と、からなる。
【００７８】始まり点検出部３１の構成は、第１カウン
タ７０がモデル・リファレンスである場合、第１、第２
カウンタ７０，８０のビットＡ７とＢ６，Ａ６とＢ５お
よびＡ５とＢ４がそれぞれ各一方の入力端に入力され、
排他−否定論理和を行って出力するＥＸ−ＮＯＲゲート
３１１〜３１３と、ＥＸ−ＮＯＲゲート３１１〜２１３
の各出力がそれぞれ入力されて論理積を行い、整流の始
まり信号を発生させて出力するＡＮＤゲート３１４と、
からなる。
タ７０がモデル・リファレンスである場合、第１、第２
カウンタ７０，８０のビットＡ７とＢ６，Ａ６とＢ５お
よびＡ５とＢ４がそれぞれ各一方の入力端に入力され、
排他−否定論理和を行って出力するＥＸ−ＮＯＲゲート
３１１〜３１３と、ＥＸ−ＮＯＲゲート３１１〜２１３
の各出力がそれぞれ入力されて論理積を行い、整流の始
まり信号を発生させて出力するＡＮＤゲート３１４と、
からなる。
【００７９】拡張点検出部３２の構成は、第１カウンタ
７０がモデル・リファレンスである場合、第１、第２カ
ウンタ７０、８０のビットＡ７とＢ６，Ａ６とＢ５，Ａ
５とＢ４，Ａ７とＢ３，Ａ６とＢ２，Ａ５とＢ１および
Ａ４とＢ０がそれぞれ二つの各入力端に入力され、排他
−否定論理和を行い、出力するＥＸ−ＮＯＲゲート３２
１〜３２７と、ＥＸ−ＮＯＲゲート３２１〜３２７の各
出力が入力され、論理積を行って整流の拡張信号を発生
させて出力するＡＮＤゲート３２８と、からなる。
７０がモデル・リファレンスである場合、第１、第２カ
ウンタ７０、８０のビットＡ７とＢ６，Ａ６とＢ５，Ａ
５とＢ４，Ａ７とＢ３，Ａ６とＢ２，Ａ５とＢ１および
Ａ４とＢ０がそれぞれ二つの各入力端に入力され、排他
−否定論理和を行い、出力するＥＸ−ＮＯＲゲート３２
１〜３２７と、ＥＸ−ＮＯＲゲート３２１〜３２７の各
出力が入力され、論理積を行って整流の拡張信号を発生
させて出力するＡＮＤゲート３２８と、からなる。
【００８０】次に、このように構成されている本発明の
モデル追従型整流回路とその制御方法の実施の形態の動
作について説明する。まず、本発明のモデル追従型ディ
ジタル角遅延回路の実施の形態の動作から説明する。
モデル追従型整流回路とその制御方法の実施の形態の動
作について説明する。まず、本発明のモデル追従型ディ
ジタル角遅延回路の実施の形態の動作から説明する。
【００８１】モデル追従型ディジタル角遅延回路は、ゼ
ロ・クロス・ポイントの検出の後に最適な整流ポイント
（スイッチング・ポイント）を探すために、一定のディ
ジタル角を遅延させる機能を有する。
ロ・クロス・ポイントの検出の後に最適な整流ポイント
（スイッチング・ポイント）を探すために、一定のディ
ジタル角を遅延させる機能を有する。
【００８２】角遅延動作は、モータの速度に反比例的に
比例し、オンライン、実時間方式で二つのカウンタによ
って実現される。モデル追従型ディジタル角遅延回路
は、逆起電力ゼロ・クロス・ポイントが５０％の整流イ
ンターバルにある最適のスイッチング・ポイントから３
０°程度の電気角が離れている位置にあることを検出で
きる能力と知能を有している。
比例し、オンライン、実時間方式で二つのカウンタによ
って実現される。モデル追従型ディジタル角遅延回路
は、逆起電力ゼロ・クロス・ポイントが５０％の整流イ
ンターバルにある最適のスイッチング・ポイントから３
０°程度の電気角が離れている位置にあることを検出で
きる能力と知能を有している。
【００８３】さらに、モデル追従型ディジタル角遅延回
路は、個別的なモータ応用回路にしたがい、遅延される
角を選択できる自由および柔軟性を使用者に提供する。
路は、個別的なモータ応用回路にしたがい、遅延される
角を選択できる自由および柔軟性を使用者に提供する。
【００８４】また、抵抗、キャパシタによって、時定数
が固定された遅延回路のような外部構成の素子の使用を
抑制し、できるだけ最適のトルクとノイズの減少を可能
にできるように、遅延角の調節を円滑にできるように設
計されている。
が固定された遅延回路のような外部構成の素子の使用を
抑制し、できるだけ最適のトルクとノイズの減少を可能
にできるように、遅延角の調節を円滑にできるように設
計されている。
【００８５】図２は、本発明の実施の形態のモデル追従
型整流回路においてディジタル角遅延回路を適用したブ
ロック図である。この図２に示すように、本発明の実施
の形態のモデル追従型ディジタル角遅延回路１０が自己
の機能を行うために、外部に接続された二つ第１カウン
タ７０、第２カウンタ８０が最も重要な役割を果たして
いる。
型整流回路においてディジタル角遅延回路を適用したブ
ロック図である。この図２に示すように、本発明の実施
の形態のモデル追従型ディジタル角遅延回路１０が自己
の機能を行うために、外部に接続された二つ第１カウン
タ７０、第２カウンタ８０が最も重要な役割を果たして
いる。
【００８６】本発明の概念を説明するために、本実施の
形態では便宜上二つの８ビット・カウンタを用いている
が、実際の技術の実行においては、個別的な応用回路の
必要に応じて８ビット以上になるカウンタも用いられ
る。
形態では便宜上二つの８ビット・カウンタを用いている
が、実際の技術の実行においては、個別的な応用回路の
必要に応じて８ビット以上になるカウンタも用いられ
る。
【００８７】図３および図４に示すように、センタ・ポ
イント検出器１１、１２は５０％の整流インターバル
（センタ・ポイント）が自動的に検出できるようにする
論理回路であって、このような論理回路は、ＥＸ−ＮＯ
Ｒゲート１〜７、１−１〜１−７によって実現される。
センタ・ポイント検出器１１、１２によって、センタ・
ポイントが決まる瞬間、整流タイミング発生器１３は次
の整流ポイントのためのタイミング信号を発生させる。
イント検出器１１、１２は５０％の整流インターバル
（センタ・ポイント）が自動的に検出できるようにする
論理回路であって、このような論理回路は、ＥＸ−ＮＯ
Ｒゲート１〜７、１−１〜１−７によって実現される。
センタ・ポイント検出器１１、１２によって、センタ・
ポイントが決まる瞬間、整流タイミング発生器１３は次
の整流ポイントのためのタイミング信号を発生させる。
【００８８】図５に示すように、整流タイミング発生器
１３は、第１、第２カウンタ７０、８０で用いられるこ
とと同一の内部クロック信号を有するＤＦＦで実現され
る。
１３は、第１、第２カウンタ７０、８０で用いられるこ
とと同一の内部クロック信号を有するＤＦＦで実現され
る。
【００８９】図６（ａ）〜（ｄ）は、図２に示されたモ
デル追従型ディジタル角遅延回路１０のタイミング図で
ある。
デル追従型ディジタル角遅延回路１０のタイミング図で
ある。
【００９０】図６（ａ）は、モータ・コイルから発生す
る逆起電力の波形図であり、図６（ｂ）は、逆起電力が
各比較器５０，５１，５２を通じて出力された波形図で
あり、図６（ｃ）は、第１カウンタ７０と第２カウアン
タ８０が逆起電力の立ち上がりエッジと立ち下がりエッ
ジとを繰り返してカウンティングすることにより発生さ
れるゼロ・クロス信号波形図であり、さらに、図６
（ｄ）は、モデル追従型ディジタル角遅延回路１０を通
じて出力される整流遅延信号の波形図である。
る逆起電力の波形図であり、図６（ｂ）は、逆起電力が
各比較器５０，５１，５２を通じて出力された波形図で
あり、図６（ｃ）は、第１カウンタ７０と第２カウアン
タ８０が逆起電力の立ち上がりエッジと立ち下がりエッ
ジとを繰り返してカウンティングすることにより発生さ
れるゼロ・クロス信号波形図であり、さらに、図６
（ｄ）は、モデル追従型ディジタル角遅延回路１０を通
じて出力される整流遅延信号の波形図である。
【００９１】図１２に示すように、モデル追従型整流信
号発生器４０は、六つのＤＦＦ４２〜４８で構成され、
モータの駆動出力端１６０を駆動するための６状態が組
み合わせられた整流順次信号ｄ０〜ｄ５を発生させる。
号発生器４０は、六つのＤＦＦ４２〜４８で構成され、
モータの駆動出力端１６０を駆動するための６状態が組
み合わせられた整流順次信号ｄ０〜ｄ５を発生させる。
【００９２】図１３は、モデル追従型整流信号発生器４
０を通じてモータ駆動出力端１６０に供給される６状態
の整流信号波形図を示している。
０を通じてモータ駆動出力端１６０に供給される６状態
の整流信号波形図を示している。
【００９３】図９は、第１カウンタ７０の第１カウンタ
・クロック・制御器９０を適用した回路図であり、図１
０は第２カウンタ８０の第２カウンタ・クロック制御器
１００を適用した回路図であって、第１、第２カウンタ
・クロック制御器９０、１００は第１、第２オーバフロ
ー保護回路１２０，１３０に出力信号Ａバー・フロー、
Ｂフローの入力を通じて、第１、第２カウンタ７０、８
０が飽和されない限り、これらの第１、第２カウンタ７
０、８０にクロック信号を供給し続ける。
・クロック・制御器９０を適用した回路図であり、図１
０は第２カウンタ８０の第２カウンタ・クロック制御器
１００を適用した回路図であって、第１、第２カウンタ
・クロック制御器９０、１００は第１、第２オーバフロ
ー保護回路１２０，１３０に出力信号Ａバー・フロー、
Ｂフローの入力を通じて、第１、第２カウンタ７０、８
０が飽和されない限り、これらの第１、第２カウンタ７
０、８０にクロック信号を供給し続ける。
【００９４】さらに、第１、第２カウンタ・クロック制
御器９０、１００内にあるＲＳＦＦ９１，１０１のゼロ
・クロス入力を通じて、正常状態下において、第２カウ
ンタ８０は、まず、ゼロ・クロスの立ち上がりエッジか
らカウンティングし始め、ゼロ・クロスの立ち下がりエ
ッジであるときに、カウンティングを停止する。順次に
第１カウンタ７０は第２カウンタ８０が動作しないで停
止している間には、ゼロ・クロスの立ち下がりエッジか
らカウンティングし始める。
御器９０、１００内にあるＲＳＦＦ９１，１０１のゼロ
・クロス入力を通じて、正常状態下において、第２カウ
ンタ８０は、まず、ゼロ・クロスの立ち上がりエッジか
らカウンティングし始め、ゼロ・クロスの立ち下がりエ
ッジであるときに、カウンティングを停止する。順次に
第１カウンタ７０は第２カウンタ８０が動作しないで停
止している間には、ゼロ・クロスの立ち下がりエッジか
らカウンティングし始める。
【００９５】第２カウンタ８０のカウンティング結果
は、貯蔵され、次の整流の際、遅延される角を検出する
ためのモデル・リファレンスとして考えられる。第２カ
ウンタ８０がカウンティングを停止した直後、第１カウ
ンタ７０は次に来るゼロ・クロス・ストレインの半周期
を連続的にカウンティングし、第カウンタ８０に貯蔵さ
れたカウンティング結果を通じてセンタ・ポイントを探
し出すためのモデル・リファレンスを正確にしたがう。
は、貯蔵され、次の整流の際、遅延される角を検出する
ためのモデル・リファレンスとして考えられる。第２カ
ウンタ８０がカウンティングを停止した直後、第１カウ
ンタ７０は次に来るゼロ・クロス・ストレインの半周期
を連続的にカウンティングし、第カウンタ８０に貯蔵さ
れたカウンティング結果を通じてセンタ・ポイントを探
し出すためのモデル・リファレンスを正確にしたがう。
【００９６】次に、モデル追従型ディジタル角遅延回路
１０において、センタ・ポイントを検出して遅延信号を
発生させることにより、非常に重要な役割を行うセンタ
・ポイント検出器１１、１２についてより詳細に説明す
る。図３は、本発明の実施の形態における第１センタ・
ポイント検出器（第１カウンタ７０がモデル・リファレ
ンスである場合）を示す回路図であり、図４の第１セン
タ・ポイント検出器と同一に構成されている第２センタ
・ポイント検出器（第２カウンタ８０がモデル・リファ
レンスである場合）を示す回路図である。
１０において、センタ・ポイントを検出して遅延信号を
発生させることにより、非常に重要な役割を行うセンタ
・ポイント検出器１１、１２についてより詳細に説明す
る。図３は、本発明の実施の形態における第１センタ・
ポイント検出器（第１カウンタ７０がモデル・リファレ
ンスである場合）を示す回路図であり、図４の第１セン
タ・ポイント検出器と同一に構成されている第２センタ
・ポイント検出器（第２カウンタ８０がモデル・リファ
レンスである場合）を示す回路図である。
【００９７】まず、第１カウンタ７０がゼロ・クロスの
立ち下がりエッジをカウントしていると仮定する。ゼロ
・クロスの立ち上がりエッジに来るとき、第２カウンタ
８０はモデル・リファレンスとして動作する第１カウン
タ７０の結果をカウンティングし始めめることによっ
て、第１カウンタ７０を追従する。
立ち下がりエッジをカウントしていると仮定する。ゼロ
・クロスの立ち上がりエッジに来るとき、第２カウンタ
８０はモデル・リファレンスとして動作する第１カウン
タ７０の結果をカウンティングし始めめることによっ
て、第１カウンタ７０を追従する。
【００９８】第２カウンタ８０がカウンティングする
間、第２カウンタ８０のカウンティング結果の１ビット
を右側から左側にシフティングすることによって、カウ
ンタ・ビットＡ１とＢ０，Ａ２とＢ１．Ａ３とＢ２・・
・・Ａ７とＢ６がそれぞれＥＸ−ＮＯＲゲート１〜７の
入力端に入力されるようになり、ＥＸ−ＮＯＲゲート１
〜７は同一論理の２入力が入力されるごとに、出力が
「ハイ」になる論理ゲートである。
間、第２カウンタ８０のカウンティング結果の１ビット
を右側から左側にシフティングすることによって、カウ
ンタ・ビットＡ１とＢ０，Ａ２とＢ１．Ａ３とＢ２・・
・・Ａ７とＢ６がそれぞれＥＸ−ＮＯＲゲート１〜７の
入力端に入力されるようになり、ＥＸ−ＮＯＲゲート１
〜７は同一論理の２入力が入力されるごとに、出力が
「ハイ」になる論理ゲートである。
【００９９】上述の動作が終了すると、前記ＥＸ−ＮＯ
Ｒゲート１〜７はすべての出力が「ハイ」になるとき、
第１カウンタ７０のカウンティング結果の半分が得られ
るようになる。これは、ゼロ・クロス・ポイントから整
流インターバルの１／２になる地点、すなわち、センタ
・ポイントを探し出すことを意味する。
Ｒゲート１〜７はすべての出力が「ハイ」になるとき、
第１カウンタ７０のカウンティング結果の半分が得られ
るようになる。これは、ゼロ・クロス・ポイントから整
流インターバルの１／２になる地点、すなわち、センタ
・ポイントを探し出すことを意味する。
【０１００】カウンティング結果は数値的に第１カウン
タ７０のカウンティング・タイムの半分と一致する直前
の正しい整流インターバルとして解釈される。一旦、直
前の整流インターバルの半分が得られると、次の整流ス
イチイング・ポイントを求めることは容易である。
タ７０のカウンティング・タイムの半分と一致する直前
の正しい整流インターバルとして解釈される。一旦、直
前の整流インターバルの半分が得られると、次の整流ス
イチイング・ポイントを求めることは容易である。
【０１０１】５０％の整流インターバルであるセンタ・
ポイントを探した後には、モデル・リファレンスはそれ
以上必要ではない。したがって、第１カウンタ７０は再
び動作するまでリセットされる。このリセットされる動
作は、マスキング・タイムと関連されているため、マス
キング・タイムが終了した後に、起こることになる。セ
ンタ・ポイント検出器１１、１２の機能は、マクロコン
ピュータによる命令を通じて、すなわち、ソフトウェア
的にも実現が可能であることがわかる。
ポイントを探した後には、モデル・リファレンスはそれ
以上必要ではない。したがって、第１カウンタ７０は再
び動作するまでリセットされる。このリセットされる動
作は、マスキング・タイムと関連されているため、マス
キング・タイムが終了した後に、起こることになる。セ
ンタ・ポイント検出器１１、１２の機能は、マクロコン
ピュータによる命令を通じて、すなわち、ソフトウェア
的にも実現が可能であることがわかる。
【０１０２】次に、長い整流インターバルによって、カ
ウンタにオーバフローが生じた場合、すなわち、正しい
センタ・ポイントを探さない場合に備えて、モータの速
度を増加させるためのスピード・ロック・アップ信号が
反転された状態に多入力ＡＮＤゲート８の一つの入力端
に入力されることになる。
ウンタにオーバフローが生じた場合、すなわち、正しい
センタ・ポイントを探さない場合に備えて、モータの速
度を増加させるためのスピード・ロック・アップ信号が
反転された状態に多入力ＡＮＤゲート８の一つの入力端
に入力されることになる。
【０１０３】同様の方法で図４に示すように、第１カウ
ンタ７０が第２カウンタ８０を追従し、ゼロ・クロスの
立ち上がりエッジに到達するまで第１カウンタ７０がカ
ウンティングし続ける場合、第１カウンタ７０は第２カ
ウンタ８０に貯蔵されたカウンティング結果に基づいて
センタ・ポイントを探すようになり、その後に第２カウ
ンタ８０はリセットされる。
ンタ７０が第２カウンタ８０を追従し、ゼロ・クロスの
立ち上がりエッジに到達するまで第１カウンタ７０がカ
ウンティングし続ける場合、第１カウンタ７０は第２カ
ウンタ８０に貯蔵されたカウンティング結果に基づいて
センタ・ポイントを探すようになり、その後に第２カウ
ンタ８０はリセットされる。
【０１０４】ゼロ・クロスの立ち上がりエッジに到達す
ると、直ちに、第１カウンタ７０は、カウンティングを
停止し、第２カウンタ８０はカウントするために再動作
される。したがって、カウンタは常にアップ・カウンテ
ィングのみを行うことになる。
ると、直ちに、第１カウンタ７０は、カウンティングを
停止し、第２カウンタ８０はカウントするために再動作
される。したがって、カウンタは常にアップ・カウンテ
ィングのみを行うことになる。
【０１０５】カウンティングを通じて、センタ・ポイン
トに到達するごとに、センタ・ポイント検出器１１、１
２は信号を発生させる。センタ・ポイント検出器１１、
１２から発生される信号は、図５に示された整流タイミ
ング発生器１３に送られる。
トに到達するごとに、センタ・ポイント検出器１１、１
２は信号を発生させる。センタ・ポイント検出器１１、
１２から発生される信号は、図５に示された整流タイミ
ング発生器１３に送られる。
【０１０６】整流タイミング発生器１３から出力される
整流タイミング信号は、図１２に示される六つのＤＦＦ
出構成された整流信号発生器４０に送られる。さらに、
モータ駆動集積回路の外部に出た外部ピンを通じ、第１
カウンタ７０のカスント結果と第２カンウタ８０のカウ
ント結果をビット−ツウ−ビット（bit-to-bit）で比較
することにより、特別な角遅延作業を行える。
整流タイミング信号は、図１２に示される六つのＤＦＦ
出構成された整流信号発生器４０に送られる。さらに、
モータ駆動集積回路の外部に出た外部ピンを通じ、第１
カウンタ７０のカスント結果と第２カンウタ８０のカウ
ント結果をビット−ツウ−ビット（bit-to-bit）で比較
することにより、特別な角遅延作業を行える。
【０１０７】次に、モータが起動されたとき、考虜すべ
き問題点は、起動の際に、低い回転数による長い整流イ
ンターバルによって、カウンタ・オーバフロー（飽和）
現象を誘発させるといううことである。
き問題点は、起動の際に、低い回転数による長い整流イ
ンターバルによって、カウンタ・オーバフロー（飽和）
現象を誘発させるといううことである。
【０１０８】したがって、このようなカウンタ・オーバ
フローを防止するためのオーバフロー保護回路が設計さ
れていたが、次にこのオーバフロー保護回路について説
明する。
フローを防止するためのオーバフロー保護回路が設計さ
れていたが、次にこのオーバフロー保護回路について説
明する。
【０１０９】図７および図８は本発明の実施の形態に適
用される第１、第２オーバフロー保護回路１２０、１３
０の回路図である。カウンタが飽和される第１ステップ
において、第１、第２オーバフロー保護回路１２０、１
３０は直ちにカウント飽和制御信号（satcon）によって
カウンティングを停止し、カウンティング結果を貯蔵す
る。
用される第１、第２オーバフロー保護回路１２０、１３
０の回路図である。カウンタが飽和される第１ステップ
において、第１、第２オーバフロー保護回路１２０、１
３０は直ちにカウント飽和制御信号（satcon）によって
カウンティングを停止し、カウンティング結果を貯蔵す
る。
【０１１０】カウント飽和制御信号（satcon）は、カウ
ント飽和が起こる前の一つのカウントされた値を意味す
る。このため、カウンタは実際にディジタル・オーバフ
ローが発生しても、これによって決して作業を失敗しな
い。このような第１、第２オーバフロー保護回路１２
０、１３０がカウンタを通じてカウントされた結果を貯
蔵できるようにするためである。
ント飽和が起こる前の一つのカウントされた値を意味す
る。このため、カウンタは実際にディジタル・オーバフ
ローが発生しても、これによって決して作業を失敗しな
い。このような第１、第２オーバフロー保護回路１２
０、１３０がカウンタを通じてカウントされた結果を貯
蔵できるようにするためである。
【０１１１】次に、カウンティングするカウンタはこの
ように貯蔵されたデータモデル・リファレンスと見做し
て追従することになる。このような場合、前記第１、第
２オーバフロー保護回路１２０、１３０モータの加速を
感知することになる。
ように貯蔵されたデータモデル・リファレンスと見做し
て追従することになる。このような場合、前記第１、第
２オーバフロー保護回路１２０、１３０モータの加速を
感知することになる。
【０１１２】すなわち、これは、長い整流インターバル
またはモータの起動時、整流の最も重要なことはできる
だけ速く目標とする速度でモータを回転させることであ
る。したがって、ゼロ・クロス・ポイントから３０°程
度電気角の離れたセンタ・ポイントを探すことは、モー
タの加速より重要でなく、必須てきでもない。このた
め、整流遅延角はカウンタ・ダイナミック・レンジにし
たがい、３°から３０°まで選択でき、カウンタのダイ
ナミック・レンジはカウンタのビット数と関連がある。
またはモータの起動時、整流の最も重要なことはできる
だけ速く目標とする速度でモータを回転させることであ
る。したがって、ゼロ・クロス・ポイントから３０°程
度電気角の離れたセンタ・ポイントを探すことは、モー
タの加速より重要でなく、必須てきでもない。このた
め、整流遅延角はカウンタ・ダイナミック・レンジにし
たがい、３°から３０°まで選択でき、カウンタのダイ
ナミック・レンジはカウンタのビット数と関連がある。
【０１１３】さらに、前述したように、オーバフローの
発生の際に、次にカウンティングするカウンタは貯蔵さ
れたデータをモデル・レファレンスと見做して追従する
ようになるが、これとともにカウンタ・クロック変調器
１１０がこのオーバフロー問題を克服できる。
発生の際に、次にカウンティングするカウンタは貯蔵さ
れたデータをモデル・レファレンスと見做して追従する
ようになるが、これとともにカウンタ・クロック変調器
１１０がこのオーバフロー問題を克服できる。
【０１１４】図１１は、本発明の実施の形態に適用され
るカウンタ・クロック変調器１１０の構成を示す回路図
である。この図１１に示すように、このカウンタ・クロ
ック変調器１１０は、カウンタ・クロックを１／２，１
／４．１／８に分周することにより、カウウンティング
・タイムを正常の動作時の２、４、８倍に増加させる機
能を行う３ビット・シフト・レジスタ１１５で構成さ
れ、この３ビット・シフト・レジスタ１１５は三つのＴ
ＦＦ（Ｔフリップ・フロップ）１１５−１〜１１５−３
で構成される。
るカウンタ・クロック変調器１１０の構成を示す回路図
である。この図１１に示すように、このカウンタ・クロ
ック変調器１１０は、カウンタ・クロックを１／２，１
／４．１／８に分周することにより、カウウンティング
・タイムを正常の動作時の２、４、８倍に増加させる機
能を行う３ビット・シフト・レジスタ１１５で構成さ
れ、この３ビット・シフト・レジスタ１１５は三つのＴ
ＦＦ（Ｔフリップ・フロップ）１１５−１〜１１５−３
で構成される。
【０１１５】このように、カウンティング・タイムを増
加させることにより、長い整流インターバルをカウンテ
ィングできるようにし、ここで、カウンティング・タイ
ムが増加することは、カウンティングの精密度が比例的
に減少、すなわち、反比例的に減少ずることを意味す
る。
加させることにより、長い整流インターバルをカウンテ
ィングできるようにし、ここで、カウンティング・タイ
ムが増加することは、カウンティングの精密度が比例的
に減少、すなわち、反比例的に減少ずることを意味す
る。
【０１１６】しかしながら、モータの起動の際、カウン
ティング正確度は整流にあまり重要な意味はない。ま
た、モータの速度が増加するにしたがって、整流インタ
ーバルは自然的にカウンタの変調されたダイナミック・
レンジより短くなる。もし、カウンタが飽和状態から解
除されると、カウンティング・クロックは再び正常動作
時の状態に戻ることになる。
ティング正確度は整流にあまり重要な意味はない。ま
た、モータの速度が増加するにしたがって、整流インタ
ーバルは自然的にカウンタの変調されたダイナミック・
レンジより短くなる。もし、カウンタが飽和状態から解
除されると、カウンティング・クロックは再び正常動作
時の状態に戻ることになる。
【０１１７】次に、本発明の実施の形態に適用されるモ
デル追従型ディジタル・マスキング回路の実施の形態に
ついて説明する。図１４はこのモデル追従型ディジタル
・マスキング回路の実施の形態の構成を示すブロック図
であり、図１５は、第２カウンタ８０が第１カウンタ７
０を追従する場合のセンタ・ポイント検出器と図１４に
示されるモデル追従型ディジタル・マスキング回路にお
ける第１ディジタル・マスキング・タイム信号発生器２
１とを示す回路図である。
デル追従型ディジタル・マスキング回路の実施の形態に
ついて説明する。図１４はこのモデル追従型ディジタル
・マスキング回路の実施の形態の構成を示すブロック図
であり、図１５は、第２カウンタ８０が第１カウンタ７
０を追従する場合のセンタ・ポイント検出器と図１４に
示されるモデル追従型ディジタル・マスキング回路にお
ける第１ディジタル・マスキング・タイム信号発生器２
１とを示す回路図である。
【０１１８】このモデル追従型ディジタル・マスキング
回路において、第１ディジタル・マスキング・タイム信
号発生器２１は、検出されたセンタ・ポイントから整流
インターバルの一定のパーセント（％）程度のマスキン
グ・タイムを決めて信号を出力する。
回路において、第１ディジタル・マスキング・タイム信
号発生器２１は、検出されたセンタ・ポイントから整流
インターバルの一定のパーセント（％）程度のマスキン
グ・タイムを決めて信号を出力する。
【０１１９】このようなマスキング・タイムは、単にカ
ウンタの一定のビットを左方から右方にシフティングす
ることにより得られる。すなわち、整流インターバルの
１／２m パーセントのマスキング・タイムを得るには、
単にカウンタのｍビットを右シフトすることにより得ら
れる。
ウンタの一定のビットを左方から右方にシフティングす
ることにより得られる。すなわち、整流インターバルの
１／２m パーセントのマスキング・タイムを得るには、
単にカウンタのｍビットを右シフトすることにより得ら
れる。
【０１２０】例えば、図１５に示されているように、セ
ンタ・ポイントから１／１６整流インターバル程度まで
マスクすると仮定する。
ンタ・ポイントから１／１６整流インターバル程度まで
マスクすると仮定する。
【０１２１】まず、モデル追従型ディジタル角遅延回路
１０を通じてセンタ・ポイント信号（遅延信号）を得る
と、モデル・リファレンス・カウンタの上位４ビット、
すなわち、Ａ７，Ａ６，Ａ５，Ａ４を右シフトする。
１０を通じてセンタ・ポイント信号（遅延信号）を得る
と、モデル・リファレンス・カウンタの上位４ビット、
すなわち、Ａ７，Ａ６，Ａ５，Ａ４を右シフトする。
【０１２２】モデル・リファレンス・カウンタ（第１カ
ウンタ）の上位４ビットとモデル追従カウンタ（第２カ
ウンタ）の下位４ビット、すなわち、Ａ７とＢ３，Ａ６
２、Ａ５とＢ１，Ａ４とＢ０を排他−否定論理和する。
その後、第２カウンタ８０の３ビット、すなわち、Ｂ
６，Ｂ５，Ｂ４とモデル・リファレンス・カウンタ（第
１カウンタ７０）のビットＡ７，Ａ６，Ａ５の排他−否
定論理和された出力をこれらすべての出力が割り込み禁
止信号とともに、多入力ＮＡＮＤゲート２１８を通じて
出力されることにより、結果的に整流インターバルの１
／２から（１／２＋１／１６）までのマスキング・タイ
ムが得られることになる。
ウンタ）の上位４ビットとモデル追従カウンタ（第２カ
ウンタ）の下位４ビット、すなわち、Ａ７とＢ３，Ａ６
２、Ａ５とＢ１，Ａ４とＢ０を排他−否定論理和する。
その後、第２カウンタ８０の３ビット、すなわち、Ｂ
６，Ｂ５，Ｂ４とモデル・リファレンス・カウンタ（第
１カウンタ７０）のビットＡ７，Ａ６，Ａ５の排他−否
定論理和された出力をこれらすべての出力が割り込み禁
止信号とともに、多入力ＮＡＮＤゲート２１８を通じて
出力されることにより、結果的に整流インターバルの１
／２から（１／２＋１／１６）までのマスキング・タイ
ムが得られることになる。
【０１２３】しかしながら、上記の説明は、単に一例を
挙げて説明したにすぎず、事実上、本発明の実施の形態
に適用されるモデル追従型ディジタル・マスキング回路
は、使用者に個々に用いる応用回路に最適であると考え
る相互に異なるマスキング・タイムを選択することがで
きるようにさせる。
挙げて説明したにすぎず、事実上、本発明の実施の形態
に適用されるモデル追従型ディジタル・マスキング回路
は、使用者に個々に用いる応用回路に最適であると考え
る相互に異なるマスキング・タイムを選択することがで
きるようにさせる。
【０１２４】多くの場合には、前述したように、単に第
１、第２カウンタ７０、８０のディジタル・ビットをシ
フティングして相互に異なるように組み合わせることに
より、容易にマスキング・タイムを決められる。
１、第２カウンタ７０、８０のディジタル・ビットをシ
フティングして相互に異なるように組み合わせることに
より、容易にマスキング・タイムを決められる。
【０１２５】次に、ディジタル・マスキング・タイム発
生器２１、２２を通じて出力されるマスキング信号（マ
スキング１、マスキング２）が入力され、実際にマスキ
ングを行うディジタル・マスキング実行回路について説
明する。
生器２１、２２を通じて出力されるマスキング信号（マ
スキング１、マスキング２）が入力され、実際にマスキ
ングを行うディジタル・マスキング実行回路について説
明する。
【０１２６】図１７は、ディジタル・マスキング実行回
路２３の構成を示す回路図であり、図１８は、図１８は
Ｄラッチ回路２３１〜２３３の入、出力関係を示す真理
値表であり、図１９は図１７に示すディジタル・マスキ
ング実行回路２３のタイミング図である。
路２３の構成を示す回路図であり、図１８は、図１８は
Ｄラッチ回路２３１〜２３３の入、出力関係を示す真理
値表であり、図１９は図１７に示すディジタル・マスキ
ング実行回路２３のタイミング図である。
【０１２７】図１７に示すように、マスキング信号（マ
スキング１、マスキング２）の論理和された信号は、位
相選択器６０から出力される信号とともに、ＡＮＤゲー
ト２３４〜２３６の入力になる。
スキング１、マスキング２）の論理和された信号は、位
相選択器６０から出力される信号とともに、ＡＮＤゲー
ト２３４〜２３６の入力になる。
【０１２８】マスキング・タイムの間ディジタル・マス
キング信号によって、Ｄラッチ回路２３１〜２３３のイ
ネーブル入力端ＥＮは、「ロー」にセットされる。した
がって、Ｄラッチ回路２３１〜２３３の入力に無関係に
出力Ｑはイネーブル入力端ＥＮが「ロー」にセッティン
グされる前の出力Ｑ０を維持することにより、マスキン
グを行うことになる。換言すれば、スイッチングによっ
て、誘発できる誤ったゼロ・クロスが逆起電力ゼロ・ク
ロスからラッチされ、除去されることになる。
キング信号によって、Ｄラッチ回路２３１〜２３３のイ
ネーブル入力端ＥＮは、「ロー」にセットされる。した
がって、Ｄラッチ回路２３１〜２３３の入力に無関係に
出力Ｑはイネーブル入力端ＥＮが「ロー」にセッティン
グされる前の出力Ｑ０を維持することにより、マスキン
グを行うことになる。換言すれば、スイッチングによっ
て、誘発できる誤ったゼロ・クロスが逆起電力ゼロ・ク
ロスからラッチされ、除去されることになる。
【０１２９】マスキング・タイムが終了すると、Ｄラッ
チ回路２３１〜２３３の出力はラッチ状態から解除され
る。したがって、イネーブル入力端ＥＮが「ハイ」にな
り、Ｄラッチ回路２３１〜２３３の入力が変わると、出
力Ｑも入力にしたがって変わることになる。
チ回路２３１〜２３３の出力はラッチ状態から解除され
る。したがって、イネーブル入力端ＥＮが「ハイ」にな
り、Ｄラッチ回路２３１〜２３３の入力が変わると、出
力Ｑも入力にしたがって変わることになる。
【０１３０】Ｄラッチ回路２３１〜２３３の各出力Ｑが
排他−論理和されることにより、ゼロ・クロスが出力さ
れる。Ｄラッチ回路の動作状態が図１８に示されたＤラ
ッチ回路の真理値表に良く示されている。
排他−論理和されることにより、ゼロ・クロスが出力さ
れる。Ｄラッチ回路の動作状態が図１８に示されたＤラ
ッチ回路の真理値表に良く示されている。
【０１３１】また、前述したように、ディジタル・マス
キング実行回路２３から出力される逆起電力のゼロ・ク
ロス検出波形とゼロ・クロスの検出後にセンタ・ポイン
ト検出器１１、１２によって発生される遅延信号の波形
と遅延信号の発生後に直ぐ発生されるマスキング信号の
波形が図１９のタイミング図によく示されている。
キング実行回路２３から出力される逆起電力のゼロ・ク
ロス検出波形とゼロ・クロスの検出後にセンタ・ポイン
ト検出器１１、１２によって発生される遅延信号の波形
と遅延信号の発生後に直ぐ発生されるマスキング信号の
波形が図１９のタイミング図によく示されている。
【０１３２】また、モデル追従型ディジタル・マスキン
グ回路２０とモデル追従型ディジタル角遅延回路１０
は、同一の二つの第１、第２カウンタ７０、８０のカウ
ンティング結果を分けて用いるため、相互同伴関係を保
持し、動作すると見られる。
グ回路２０とモデル追従型ディジタル角遅延回路１０
は、同一の二つの第１、第２カウンタ７０、８０のカウ
ンティング結果を分けて用いるため、相互同伴関係を保
持し、動作すると見られる。
【０１３３】次に、モデル追従型ディジタル・ソフト・
スイッチング回路３０について説明する。図２０は、本
発明の実施の形態に適用されるモデル追従型ディジタル
・ソフト・スイッチング回路３０の回路構成を示す回路
図である。同図に示すように、このモデル追従型ディジ
タル・ソフト・スイッチング回路３０は、センタ・ポイ
ント前に位置する整流の始まり点を検出する始まり点検
出部３１と、センタ・ポイント後に位置する整流の終わ
り点である拡張点を検出する拡張点検出部３２とで構成
されており、検出された始まり点から拡張点まで連続的
にスイッチングすることにり、ソフト・スイッチングが
可能であるように設計された回路である。ただし、ここ
で、センタ・ポイント始まり点、拡張点が対称をなすと
き、正しいソフト・スイッチングが可能になる。
スイッチング回路３０について説明する。図２０は、本
発明の実施の形態に適用されるモデル追従型ディジタル
・ソフト・スイッチング回路３０の回路構成を示す回路
図である。同図に示すように、このモデル追従型ディジ
タル・ソフト・スイッチング回路３０は、センタ・ポイ
ント前に位置する整流の始まり点を検出する始まり点検
出部３１と、センタ・ポイント後に位置する整流の終わ
り点である拡張点を検出する拡張点検出部３２とで構成
されており、検出された始まり点から拡張点まで連続的
にスイッチングすることにり、ソフト・スイッチングが
可能であるように設計された回路である。ただし、ここ
で、センタ・ポイント始まり点、拡張点が対称をなすと
き、正しいソフト・スイッチングが可能になる。
【０１３４】ここで、一例を挙げて、本発明の実施の形
態に適用されるモデル追従型ディジタル・ソフト・スイ
ッチング回路３０の動作につて具体的に説明する。例え
ば、ソフト・スイッチングをセンタ・ポインタ前整流イ
ンターバルの１５／２５６になる地点（１／２−１５／
２５６）を始まり点にして、センタ・ポインタ後整流イ
ンターバルの１５／２５６になる地点（１／２＋１５／
２５６）まで拡張したと仮定する。
態に適用されるモデル追従型ディジタル・ソフト・スイ
ッチング回路３０の動作につて具体的に説明する。例え
ば、ソフト・スイッチングをセンタ・ポインタ前整流イ
ンターバルの１５／２５６になる地点（１／２−１５／
２５６）を始まり点にして、センタ・ポインタ後整流イ
ンターバルの１５／２５６になる地点（１／２＋１５／
２５６）まで拡張したと仮定する。
【０１３５】まず、前述したように、モデル・リファレ
ンス・カウンタ（第１カウンタ７０）の１ビットを右に
シフト（シフト・ライト）することにより、整流インタ
ーバルの１／２になるセンタ・ポイントを得た後に、シ
フトされたカウント・ビットの下位４ビットを除いた残
りのビットとモデル追従カウンタ（第２カウンタ８０）
のビット、すなわち、Ａ７とＢ６，Ａ６とＢ５，Ａ５と
Ｂ４をそれぞれ入力し、ＥＸ−ＮＯＲゲート３１１〜３
１３によって排他−否定論理和することにより、整流イ
ンターバルの（１／２−１５／２５６）になるソフト・
スイッチングの始まりの信号が得られる。
ンス・カウンタ（第１カウンタ７０）の１ビットを右に
シフト（シフト・ライト）することにより、整流インタ
ーバルの１／２になるセンタ・ポイントを得た後に、シ
フトされたカウント・ビットの下位４ビットを除いた残
りのビットとモデル追従カウンタ（第２カウンタ８０）
のビット、すなわち、Ａ７とＢ６，Ａ６とＢ５，Ａ５と
Ｂ４をそれぞれ入力し、ＥＸ−ＮＯＲゲート３１１〜３
１３によって排他−否定論理和することにより、整流イ
ンターバルの（１／２−１５／２５６）になるソフト・
スイッチングの始まりの信号が得られる。
【０１３６】次に、モデル・リファレンス・カウンタ
（第１カウンタ７０）の４ビットＡ７〜Ａ４を最下位ビ
ットで右にシフト（シフト・ライト）することにより、
センタ・ポインタから拡張されるスイッチング・タイム
が得られる。
（第１カウンタ７０）の４ビットＡ７〜Ａ４を最下位ビ
ットで右にシフト（シフト・ライト）することにより、
センタ・ポインタから拡張されるスイッチング・タイム
が得られる。
【０１３７】終わりに、モデル・リファレンス・カウン
タ（第１カウンタ７０）のシフトされたビットとモデル
追従カウンタ・ビット（第２カウンタ８０）、すなわ
ち、Ａ７とＢ３，Ａ６とＢ２，Ａ５とＢ１，Ａ４とＢ０
を排他−否定論理和し、モデル追従カウンタの残りのビ
ットＢ６とＡ７，Ｂ５とＡ６，Ｂ４とＡ５を排他−否定
論理和することにより、整流インターバルの（１／２＋
１５／２５６）になる拡張点信号が得られる。
タ（第１カウンタ７０）のシフトされたビットとモデル
追従カウンタ・ビット（第２カウンタ８０）、すなわ
ち、Ａ７とＢ３，Ａ６とＢ２，Ａ５とＢ１，Ａ４とＢ０
を排他−否定論理和し、モデル追従カウンタの残りのビ
ットＢ６とＡ７，Ｂ５とＡ６，Ｂ４とＡ５を排他−否定
論理和することにより、整流インターバルの（１／２＋
１５／２５６）になる拡張点信号が得られる。
【０１３８】始まり点と拡張点は、用いられる応用回路
に応じて、使用者が最適の時間であるとの考えにしたが
って、変化することができ、このような変化は単にモデ
ル・リファレンス・カウンタのビット・シフティングを
調節することにより、可能になる。
に応じて、使用者が最適の時間であるとの考えにしたが
って、変化することができ、このような変化は単にモデ
ル・リファレンス・カウンタのビット・シフティングを
調節することにより、可能になる。
【０１３９】また、上記の場合は、第１カウンタ７０が
モデル・リファレンスになる場合であり、第２カスンタ
８０がモデル・リファレンスになる場合は、前記のよう
な同一の方法で第２カウンタ８０でビットをシフト・ラ
イトすることにり、可能になる。このように、拡張され
たスイッチング・タイムを調節することにより、電流の
変化比を制御することができ、これによって、スッチン
グで誘発されるノイズを低減し、スナバ回路を簡略にで
きる。
モデル・リファレンスになる場合であり、第２カスンタ
８０がモデル・リファレンスになる場合は、前記のよう
な同一の方法で第２カウンタ８０でビットをシフト・ラ
イトすることにり、可能になる。このように、拡張され
たスイッチング・タイムを調節することにより、電流の
変化比を制御することができ、これによって、スッチン
グで誘発されるノイズを低減し、スナバ回路を簡略にで
きる。
【０１４０】これまで説明してきたモデル追従型ディジ
タル角遅延回路、モデル追従型ディジタル・マスキング
回路、モデル追従型ディジタル・ソフト・スイッチング
回路は、結局、図２１、図２２に示されているように、
一つのハードウエェアで実現できる。
タル角遅延回路、モデル追従型ディジタル・マスキング
回路、モデル追従型ディジタル・ソフト・スイッチング
回路は、結局、図２１、図２２に示されているように、
一つのハードウエェアで実現できる。
【０１４１】このうち、図２１は、本発明の実施の形態
における第２カウンタ８０が第１カウンタ７０を追従す
る場合のセンタ・ポイント検出器、ディジタル・マスキ
ング・タイム発生器およびディジタル・ソフト・スイッ
チング回路を示す詳細回路図であり、図２２は本発明に
おける第１カウンタ７０が第２カウンタ８０を追従する
場合のセンタ・ポインタ検出器、ディジタル・マスキン
グ・タイム発生器およびディジタル・ソフト・スイッチ
ング回路を示す詳細回路図である。
における第２カウンタ８０が第１カウンタ７０を追従す
る場合のセンタ・ポイント検出器、ディジタル・マスキ
ング・タイム発生器およびディジタル・ソフト・スイッ
チング回路を示す詳細回路図であり、図２２は本発明に
おける第１カウンタ７０が第２カウンタ８０を追従する
場合のセンタ・ポインタ検出器、ディジタル・マスキン
グ・タイム発生器およびディジタル・ソフト・スイッチ
ング回路を示す詳細回路図である。
【０１４２】次に、本発明のモデル追従型整流回路の制
御方法の実施の形態について図２３のフローチャートに
沿って説明する。まず、モデル追従型整流回路に用いら
れる各シフト・レジスタと第２カウンタ８０をクリア
し、モデル・リファレンス・カウンタである第１カウン
タ７０のすべてのビットを論理「１」にセッティングす
ることにより、初期化する（ステップ１０）。
御方法の実施の形態について図２３のフローチャートに
沿って説明する。まず、モデル追従型整流回路に用いら
れる各シフト・レジスタと第２カウンタ８０をクリア
し、モデル・リファレンス・カウンタである第１カウン
タ７０のすべてのビットを論理「１」にセッティングす
ることにより、初期化する（ステップ１０）。
【０１４３】次に、カウンタ・クロックをオンさせるこ
とにより、第２カウンタ８０がカウンティングを始める
（ステップＳ２０）。第２カウンタ８０によって、セン
タ・ポイントを検出するか否かを判断して、センタ・ポ
イントが検出されていないと、カウンティングを続ける
（ステップＳ３０）。次に、第２イカウンタ８０によっ
て、センタ・ポイントが検出されると、整流とマスキン
グを行う（Ｓ４０）。マスキング・タイムが終了したか
否かを検出して、終了していなければ、マスキングを続
ける（ステップＳ５０）。
とにより、第２カウンタ８０がカウンティングを始める
（ステップＳ２０）。第２カウンタ８０によって、セン
タ・ポイントを検出するか否かを判断して、センタ・ポ
イントが検出されていないと、カウンティングを続ける
（ステップＳ３０）。次に、第２イカウンタ８０によっ
て、センタ・ポイントが検出されると、整流とマスキン
グを行う（Ｓ４０）。マスキング・タイムが終了したか
否かを検出して、終了していなければ、マスキングを続
ける（ステップＳ５０）。
【０１４４】マスキング・タイムが終了すると、第１ま
たは第２カウンタをリセットする（ステップ６０）。次
いで、新しいゼロ・クロスが検出されたか否を判断する
（ステップＳ７０）。この判断の結果、新しいゼロ・ク
ロスが検出されていないと、オーバフローが発生したか
否かを判断し、オーバフローが発生されていないと、ゼ
ロ・クロスが検出されているか、否かを判断するステッ
プに戻る（ステップＳ８０）。
たは第２カウンタをリセットする（ステップ６０）。次
いで、新しいゼロ・クロスが検出されたか否を判断する
（ステップＳ７０）。この判断の結果、新しいゼロ・ク
ロスが検出されていないと、オーバフローが発生したか
否かを判断し、オーバフローが発生されていないと、ゼ
ロ・クロスが検出されているか、否かを判断するステッ
プに戻る（ステップＳ８０）。
【０１４５】また、オーバフローが発生されると、カウ
ンタ・クロックを変調したセンタ・ポイントが検出され
るか否かを判断するステップに戻る（ステップＳ９
０）。ゼロ・クロスが検出されると、立ち下がりエッジ
あるいは立ち上がりエッジであるか否かを判断し、立ち
下がりエッジあるいは立ち上がりエッジでないと、この
処理を続けて、立ち下がりエッジあるいは立ち上がりエ
ッジであるか否かを判断する（ステップＳ１００）。
ンタ・クロックを変調したセンタ・ポイントが検出され
るか否かを判断するステップに戻る（ステップＳ９
０）。ゼロ・クロスが検出されると、立ち下がりエッジ
あるいは立ち上がりエッジであるか否かを判断し、立ち
下がりエッジあるいは立ち上がりエッジでないと、この
処理を続けて、立ち下がりエッジあるいは立ち上がりエ
ッジであるか否かを判断する（ステップＳ１００）。
【０１４６】ゼロ・クロスが立ち下がりエッジあるいは
立ち上がりエッジであると、第２または第１カウンタ８
０、７０のカウンティングを停止する（ステップＳ１１
０）。第２カウンタ８０がカウンティングを停止する
と、第１カウンタ７０が再びカウンティングを開始し、
第１カウンタ７０がカウンティングを停止すると、第２
カウンタ８０が再びカウンティングを開始する（ステッ
プＳ１２０）。
立ち上がりエッジであると、第２または第１カウンタ８
０、７０のカウンティングを停止する（ステップＳ１１
０）。第２カウンタ８０がカウンティングを停止する
と、第１カウンタ７０が再びカウンティングを開始し、
第１カウンタ７０がカウンティングを停止すると、第２
カウンタ８０が再びカウンティングを開始する（ステッ
プＳ１２０）。
【０１４７】次に、スピード・ロック・アップされるか
否かを判断し、スピード・ロック・アップがされない
と、センタ・ポイントが検出されるか否かを判断するス
テップに戻る（ステップＳ１３０）。また、スピード・
ロック・アップされると、ソフト・スイッチングを行
い、整流とマスキングを行う処理ステップに戻る（ステ
ップＳ１４０）。
否かを判断し、スピード・ロック・アップがされない
と、センタ・ポイントが検出されるか否かを判断するス
テップに戻る（ステップＳ１３０）。また、スピード・
ロック・アップされると、ソフト・スイッチングを行
い、整流とマスキングを行う処理ステップに戻る（ステ
ップＳ１４０）。
【０１４８】
【発明の効果】以上、詳細に説明したように、本発明の
モデル追従型整流回路によれば、モータを駆動するため
の整流回路の制御に際し、オンラインと実時間の最適の
整流遅延時間を発生させ、モデル追従型ディジタル角遅
延回路と結合されている二つのカウンタを通じて位相整
流後に雑音信号のための誤認識される誤謬のゼロ・クロ
スポイントをマスキングし、モータの駆動出力端のター
ン・オフ時間を制御するようにしたので、ソフト・スイ
ッチングが可能となるとともに、抵抗やキャパシタによ
り時定数が固定された遅延回路のような外部構成素子の
使用を抑制して個別的なモータ応用回路に対応して、最
適なトルクでモータを駆動することができるとともに、
ノイズの低減化とスナバ回路の簡略化がが可能となり、
使用者が自由にディジタル遅延角を選択することができ
る。
モデル追従型整流回路によれば、モータを駆動するため
の整流回路の制御に際し、オンラインと実時間の最適の
整流遅延時間を発生させ、モデル追従型ディジタル角遅
延回路と結合されている二つのカウンタを通じて位相整
流後に雑音信号のための誤認識される誤謬のゼロ・クロ
スポイントをマスキングし、モータの駆動出力端のター
ン・オフ時間を制御するようにしたので、ソフト・スイ
ッチングが可能となるとともに、抵抗やキャパシタによ
り時定数が固定された遅延回路のような外部構成素子の
使用を抑制して個別的なモータ応用回路に対応して、最
適なトルクでモータを駆動することができるとともに、
ノイズの低減化とスナバ回路の簡略化がが可能となり、
使用者が自由にディジタル遅延角を選択することができ
る。
【０１４９】また、本発明のモデル追従型整流回路の制
御方法によれば、モデル・リファレンス・カウンタと、
追従側のカウンタのいずれか一方のカウンタのカウント
動作によりセンタ・ポイントを検出すると、整流マスキ
ングを行い、ゼロ・クロスが検出され、ゼロ・クロスが
立ち上がりエッジ、あるいは立ち下がりエッジである
と、カウント動作中のカウンタのカウントを停止して、
停止中のカウンタがカウント動作を開始し、スピード・
ロック・アップされると、ソフト・スイッチングを行う
ようにしたので、ソフト・スイッチンングが可能とな
る。
御方法によれば、モデル・リファレンス・カウンタと、
追従側のカウンタのいずれか一方のカウンタのカウント
動作によりセンタ・ポイントを検出すると、整流マスキ
ングを行い、ゼロ・クロスが検出され、ゼロ・クロスが
立ち上がりエッジ、あるいは立ち下がりエッジである
と、カウント動作中のカウンタのカウントを停止して、
停止中のカウンタがカウント動作を開始し、スピード・
ロック・アップされると、ソフト・スイッチングを行う
ようにしたので、ソフト・スイッチンングが可能とな
る。
【図１】本発明のモデル追従型整流回路の一実施の形態
の構成を示すブロック図。
の構成を示すブロック図。
【図２】図１のモデル追従型整流回路の一実施の形態に
おけるモデル追従型ディジタル角遅延回路とその周辺部
分の構成を示すブロック図。
おけるモデル追従型ディジタル角遅延回路とその周辺部
分の構成を示すブロック図。
【図３】図２のモデル追従型ディジタル角遅延回路にお
ける第１センタ・ポイント検出器の回路構成を示す回路
図。
ける第１センタ・ポイント検出器の回路構成を示す回路
図。
【図４】図２のモデル追従型ディジタル角遅延回路にお
ける第２センタ・ポイント検出器の回路構成を示す回路
図。
ける第２センタ・ポイント検出器の回路構成を示す回路
図。
【図５】図２のモデル追従型ディジタル角遅延回路にお
ける整流タイミング発生器の化路構成を示す回路図。
ける整流タイミング発生器の化路構成を示す回路図。
【図６】図２のモデル追従型ディジタル角遅延回路動作
を説明するためのタイミング図。
を説明するためのタイミング図。
【図７】図１のモデル追従型整流回路の一実施の形態に
おける第１オーバフロー保護回路の回路構成を示す回路
図。
おける第１オーバフロー保護回路の回路構成を示す回路
図。
【図８】図１のモデル追従型整流回路の一実施の形態に
おける第２オーバフロー保護回路の回路構成を示す回路
図。
おける第２オーバフロー保護回路の回路構成を示す回路
図。
【図９】図１のモデル追従型整流回路の一実施の形態に
おける第１カウンタ・クロック制御器の回路構成を示す
回路図。
おける第１カウンタ・クロック制御器の回路構成を示す
回路図。
【図１０】図１のモデル追従型整流回路の一実施の形態
における第２カウンタ・クロック制御器の回路構成を示
す回路図。
における第２カウンタ・クロック制御器の回路構成を示
す回路図。
【図１１】図１のモデル追従型整流回路の一実施の形態
におけるカウンタ・クロック変調器の回路構成を示す回
路図。
におけるカウンタ・クロック変調器の回路構成を示す回
路図。
【図１２】図１のモデル追従型整流回路の一実施の形態
におけるモデル追従型整流信号発生器の回路構成を示す
回路図。
におけるモデル追従型整流信号発生器の回路構成を示す
回路図。
【図１３】図１３のモデル追従型整流信号発生器の出力
波形図。
波形図。
【図１４】図１のモデル追従型整流回路の一実施の形態
におけるモデル追従型ディジタル・マスキング回路の回
路構成を示す回路図。
におけるモデル追従型ディジタル・マスキング回路の回
路構成を示す回路図。
【図１５】図１のモデル追従型整流回路の一実施の形態
における第２カウンタが第１カウンタを追従する場合の
第１センタ・ポイント検出器と図１４における第１ディ
ジタル・マスキング・タイム信号発生器の回路構成を示
す回路図。
における第２カウンタが第１カウンタを追従する場合の
第１センタ・ポイント検出器と図１４における第１ディ
ジタル・マスキング・タイム信号発生器の回路構成を示
す回路図。
【図１６】図１のモデル追従型整流回路の一実施の形態
における第１カウンタが第２カウンタを追従する場合の
第２センタ・ポイント検出器と図１４における第２ディ
ジタル・マスキング・タイム信号発生器の回路構成を示
す回路図。
における第１カウンタが第２カウンタを追従する場合の
第２センタ・ポイント検出器と図１４における第２ディ
ジタル・マスキング・タイム信号発生器の回路構成を示
す回路図。
【図１７】図１４におけるディジタル・マスキング実行
回路の回路構成を示す回路図。
回路の回路構成を示す回路図。
【図１８】図１７におけるディジタル・マスキング実行
回路内のＤラッチ回路の入、出力関係を示す真理値を示
す説明図。
回路内のＤラッチ回路の入、出力関係を示す真理値を示
す説明図。
【図１９】図１７におけるディジタル・マスキング実行
回路の動作を説明するためのタイミング図。
回路の動作を説明するためのタイミング図。
【図２０】図１のモデル追従型整流回路の一実施の形態
におけるモデル追従型ディジタルソフト・スイッチング
回路の回路構成を示す回路図。
におけるモデル追従型ディジタルソフト・スイッチング
回路の回路構成を示す回路図。
【図２１】図１のモデル追従型整流回路の一実施の形態
における第２カウンタが第１カウンタを追従する場合の
センタ・ポイント検出器と、ディジタル・マスキング・
タイム信号発生器と、ディジタルソフト・スイッチング
回路の回路構成を示す回路図。
における第２カウンタが第１カウンタを追従する場合の
センタ・ポイント検出器と、ディジタル・マスキング・
タイム信号発生器と、ディジタルソフト・スイッチング
回路の回路構成を示す回路図。
【図２２】図１のモデル追従型整流回路の一実施の形態
における第１カウンタが第２カウンタを追従する場合の
センタ・ポイント検出器と、ディジタル・マスキング・
タイム信号発生器と、ディジタルソフト・スイッチング
回路の回路構成を示す回路図。
における第１カウンタが第２カウンタを追従する場合の
センタ・ポイント検出器と、ディジタル・マスキング・
タイム信号発生器と、ディジタルソフト・スイッチング
回路の回路構成を示す回路図。
【図２３】図１のモデル追従型整流回路の一実施の形態
を制御するためのモデル追従型整流回路の制御方法を説
明するためのフローチャート。
を制御するためのモデル追従型整流回路の制御方法を説
明するためのフローチャート。
【図２４】センタ・リファレンズ軸と始まり点、拡張点
が対称的である場合の特性図。
が対称的である場合の特性図。
【図２５】センタ・リファレンズ軸と始まり点、拡張点
が非対称的である場合の特性図。
が非対称的である場合の特性図。
１０ モデル追従型ディジタル角遅延回路 １１ 第１センタ・ポイント発生器 １２ 第２センタ・ポイント発生器 １３ 整流タミング発生器 ２０ モデル追従型ディジタル・マスキング回路 ２１ 第１ディジタル・マスキング・タイミング信号
発生器 ２２ 第２ディジタル・マスキング・タイミング信号
発生器 ２３ ディジタル・マスキング実行回路 ３０ モデル追従型ディジタル・ソフト・スイッチン
グ回路 ３１ 始まり点検出部 ３２ 拡張点検出部 ４０ モデル追従型整流信号発生器 ５０〜５２ 比較器 ６０ 位相選択器 ７０ 第１カウンタ ８０ 第２カウンタ ９０ 第１カウンタ・クロック制御器 １００ 第２カウンタ・クロック制御器 １１０ カウンタ・クロック変調器 １２０ 第１オーバフロー保護回路 １３０ 第２オーバフロー保護回路 １４０ ゼロ・クロス検出器 １６０ モータの駆動出力端
発生器 ２２ 第２ディジタル・マスキング・タイミング信号
発生器 ２３ ディジタル・マスキング実行回路 ３０ モデル追従型ディジタル・ソフト・スイッチン
グ回路 ３１ 始まり点検出部 ３２ 拡張点検出部 ４０ モデル追従型整流信号発生器 ５０〜５２ 比較器 ６０ 位相選択器 ７０ 第１カウンタ ８０ 第２カウンタ ９０ 第１カウンタ・クロック制御器 １００ 第２カウンタ・クロック制御器 １１０ カウンタ・クロック変調器 １２０ 第１オーバフロー保護回路 １３０ 第２オーバフロー保護回路 １４０ ゼロ・クロス検出器 １６０ モータの駆動出力端
Claims (27)
- 【請求項１】 ゼロ・クロスポイントの検出後にディジ
タル角を遅延させて最適のセンタ・ポイントを検出して
遅延信号を出力するモデル追従型ディジタル角遅延回路
と；位相整流の後に誤認識されたゼロ・クロスをマスキ
ングするモデル追従型ディジタル・マスキング回路と；
モータの駆動出力端にあるスイッチング素子のターン・
オフ時間を制御することにより、前記センタ・ポイント
前の特定の始まり点からセンタ・ポイント後の拡張点ま
で連続的なソフト・スイッチングを行うモデル追従型デ
ィジタル・ソフト・スイッチング回路と；モータの駆動
出力端に供給する整流順次信号を発生させるモデル追従
型整流信号発生器と；逆起電力とオフセット電圧が入力
され、逆起電力の電圧レベルを論理レベルに変えて出力
する比較器と；前記モデル追従型整流信号発生器から出
力された整流信号が入力され、入力された信号の位相を
選択して前記モデル追従型ディジタル・マスキング回路
に出力する位相選択器と；前記モデル追従型ディジタル
角遅延回路、ディジタル・マスキング回路およびディジ
タル・ソフトスイッチング回路の機能を行なうためのカ
ウンティングを行なう８ビットの第１，第２カウンタ
と；前記第１，第２カウンタが前記モデル追従型ディジ
タル・マスキング回路から入力されるゼロ・クロスの立
上りエッジと立下りエッジとでそれぞれ交互に動作でき
るようにカウンタ・クロック信号を制御する第１，第２
カウンタ・クロック制御器と；モータの起動の際低い回
転数によって、整流インターバルを長くすることにより
誘発できるカウンタ・オーバフロー現象によって誤動作
しないように保護するための第１，第２オーバフロー保
護回路と；前記カウンタ・クロック信号を分周すること
により、カウンタ・クロックを変調させて出力するカウ
ンタ・クロック変調器と；からなることを特徴とするモ
デル追従型整流回路。 - 【請求項２】 請求項１記載のモデル追従型整流回路に
おいて、 前記第１オーバフロー保護回路は、前記第１カウンタの
出力をそれぞれ一方の入力端に入力にされ、論理「１」
を他方の一つに共通に入力にされて論理積を行なう複数
の論理積手段と；前記各論理積手段の出力が入力され、
論理積を行い第１オーバフロー保護信号を発生する論理
積手段と；前記論理積手段出力の反転された信号を発生
させて出力するインバータとからなることを特徴とする
モデル追従型整流回路。 - 【請求項３】 請求項１記載のモデル追従型整流回路に
おいて、 前記第１カウンタ・クロック制御器は、ゼロ・クロス検
出部から出力されるゼロ・クロスの立下りエッジとその
反転された信号をそれぞれ入力されてラッチ機能を行な
う第１ラッチ手段と；前記第１ラッチ手段の出力が入力
され、前記内部クロック信号をクロック入力端に入力し
て遅延機能を行なう遅延手段と；前記ゼロ・クロス・ポ
イントと第２オーバフロー保護回路の出力が入力され、
否定論理積を行う否定論理積手段と；前記遅延手段の出
力と前記否定論理積手段の出力が入力されて論理積を行
う論理積手段と；前記論理積手段の出力、前記内部クロ
ック信号および前記第１オーバフロー保護信号から出力
される信号を入力して論理積を行い前記第１カウンタの
クロック入力端に入る制御信号を発生させる論理積手段
と；からなることを特徴とするモデル追従型整流回路。 - 【請求項４】 請求項１記載のモデル追従型整流回路に
おいて、 前記第２カウンタ・クロック制御器は、前記ゼロ・クロ
ス検出部から出力されるゼロ・クロスの立上りエッジ信
号とその反転された信号をそれぞれ入力されてラッチ機
能を行なう第２ラッチ手段と；前記第２ラッチ手段の出
力が入力され、前記内部クロック信号をクロック入力端
に入力して遅延機能を行なう遅延手段と；前記遅延手段
の出力と前記第１オーバフロー保護回路から出力される
信号が入力されて論理和を行う論理和手段と；前記論理
和手段の出力、前記内部クロック信号および前記第２オ
ーバフロー保護信号から出力される信号が入力され、論
理積を行い前記第２カウンタのクロック入力端に入る制
御信号を発生させる論理積手段と；からなることを特徴
とするモデル追従型整流回路。 - 【請求項５】 請求項１記載のモデル追従型整流回路に
おいて、 前記カウンタクロック変調器は、前記第１，第２オーバ
フロー保護回路の出力をそれぞれ二つの入力端に入力に
されて論理和を行う複数の第１論理和手段と；前記第１
論理和手段の出力信号とその反転された信号がそれぞれ
入力されてラッチ機能を行なう第３ラッチ手段と；前記
第３ラッチ手段の出力が入力され、前記内部クロック信
号をクロック入力端に入力されて遅延機能を行う遅延手
段と；前記遅延手段の出力が入力され、入力されたクロ
ック信号を１／２，１／４および１／８に分周して出力
する３ビットシフト・レジスタと；前記第１論理和手段
の出力をクロック入力端に入力され、前記３ビット・シ
フト・レジスタで分周された各出力１／２，１／４およ
び１／８分周を選択するためのカウント機能を行なう第
１選択手段と；前記第１選択手段の出力をクロック入力
端に入力され、第１選択手段とともに前記３ビット・シ
フト・レジスタの各出力を選択するためのカウント機能
を行なう第２選択手段と；前記３ビット・シフト・レジ
スタの１／２分周出力、前記第１選択手段および前記第
１論理和手段の出力が入力されて論理積を行う第１論理
積手段と；前記３ビット・シフト・レジスタの１／４分
周出力、前記第２選択手段および前記第１論理和手段の
出力が入力されて論理積を行う第２論理積手段と；前記
３ビット・シフト・レジスタの１／８分周出力、前記第
１，第２選択手段および前記第１論理和手段の出力が入
力されて論理積を行う第３論理積手段と；前記第１〜第
３論理積手段の出力が入力され、論理和を行う第２論理
和手段と；からなることを特徴とするモデル追従型整流
回路。 - 【請求項６】 請求項１記載のモデル追従型整流回路に
おいて、 前記第１および第２カウンタは、応用回路にしたがい８
ビット以上カウンティングされるカウンタに代置使用可
能であることを特徴とするモデル追従型整流回路。 - 【請求項７】 請求項３記載のモデル追従型整流回路に
おいて、 前記第１ラッチ手段は、ＲＳフリップ・フロップである
ことを特徴とするモデル追従型整流回路。 - 【請求項８】 請求項４記載のモデル追従型整流回路に
おいて、 前記第２ラッチ手段は、ＲＳフリップ・フロップである
ことを特徴とするモデル追従型整流回路。 - 【請求項９】 請求項５記載のモデル追従型整流回路に
おいて、 前記第３ラッチ手段は、ＲＳフリップ・フロップである
ことを特徴とするモデル追従型整流回路。 - 【請求項１０】 請求項５記載のモデル追従型整流回路
において、 前記３ビットシフト・レジスタは、直ぐ前段の出力がク
ロック入力端に入力され、分周機能を行い出力する三つ
のＴフリップ・フロップからなることを特徴とするモデ
ル追従型整流回路。 - 【請求項１１】 請求項５記載のモデル追従型整流回路
において、 前記第１および第２選択手段は、Ｔフリップフロップか
らなることを特徴とするモデル追従型整流回路。 - 【請求項１２】 請求項１記載のモデル追従型整流回路
において、 前記モデル追従型ディジタル角遅延回路は；入力された
クロック信号に応じて１ビットずつカウンティングして
出力する第１，第２の８ビット・カウンタによりカウン
ティングされた結果を通じて整流のための最適のスイッ
チング・ポイントであるセンタ・ポイントを検出し、第
１，第２遅延信号を出力する第１，第２センタ・ポイン
ト検出器）と；前記第１，第２センタ・ポイント検出器
から出力される信号が入力され、次の整流ポイントを指
定するためのタイミング信号を発生させて出力する整流
タイミング発生器と；前記整流タイミング発生器から出
力される信号が入力され、モータの駆動出力端に供給す
る６状態の整流順次信号を発生させるモデル追従型整流
信号発生器とからなることを特徴とするモデル追従型整
流回路。 - 【請求項１３】 請求項１２記載のモデル追従型整流回
路において、 前記第１センタ・ポイント検出器は、前記第２センタ・
ポイント検出器と同一構成をなし、前記第１，第２カウ
ンタのビットＡ１とＢ０，Ａ２とＢ１，・・・・Ａ７と
Ｂ６がそれぞれ入力され、排他−否定論理和を行って出
力する排他−否定論理和手段と；前記各排他−否定論理
和手段の出力と反転されたスピード・ロック・アップ信
号が入力され、論理積を行い第１遅延信号を発生させて
出力する多入力論理積手段（８）と；からなるモデル追
従型整流回路。 - 【請求項１４】 請求項１２記載のモデル追従型整流回
路において、 前記整流タイミング発生器は、前記第１，第２センタ・
ポイント検出器から出力される遅延信号の論理和された
信号が入力され、前記第１，第２カウンタに供給される
のと同一の内部クロック信号をクロック入力端に入力し
て一時貯蔵および遅延させてモデル追従型整流信号発生
器に出力する遅延手段からなることを特徴とするモデル
追従型整流回路。 - 【請求項１５】 請求項１２記載のモデル追従型整流
回路において、 前記モデル追従型整流信号発生器は；第１遅延手段の反
転出力と第３遅延手段，第４遅延手段，第５遅延手段の
出力を第１論理和手段に入力して論理和を行い；前記論
理和手段の出力を前記第１遅延手段に入力し、前記セン
タ・ポイント検出器から出力される遅延信号をクロック
入力端に入力して遅延し、；前記第３遅延手段の出力を
第２遅延手段に入力し、前記遅延信号をクロック入力端
に入力して遅延し、；第６遅延手段の出力を前記第３遅
延手段に入力し、前記遅延信号をクロック入力端に入力
して遅延し、；前記第４遅延手段の反転出力と前記第２
遅延手段，第５遅延手段，第６遅延手段の出力を第２論
理和手段に入力して論理和を行い、；前記第２論理和手
段の出力を前記第４遅延手段に入力し、前記遅延信号を
クロック入力端に入力して遅延し、；前記第２遅延手段
の出力を前記第５遅延手段に入力し、前記遅延信号をク
ロック入力端に入力して遅延し、；前記第１遅延手段の
出力を前記第６遅延手段に入力し、前記遅延信号をクロ
ック入力端に入力して遅延する；ことを特徴とするモデ
ル追従型整流回路。 - 【請求項１６】 請求項１３記載のモデル追従型整流回
路において、 前記排他−否定論理和手段は、ＥＸ−ＮＯＲゲートから
なることを特徴とするモデル追従型整流回路。 - 【請求項１７】 請求項１４また１５記載のモデル追従
型整流回路において、 前記第１〜第６遅延手段はＤフリップ・フロップからな
ることを特徴とするモデル追従型整流回路。 - 【請求項１８】 請求項１６記載のモデル追従型整流回
路において、 前記ＥＸ−ＮＯＲゲートの機能と同一の機能をマイクロ
コンピュータの命令によってソフトウェア的に行うこと
を特徴とするモデル追従型整流回路。 - 【請求項１９】 請求項１記載のモデル追従型整流回路
において、 前記モデル追従型ディジル・増すキング回路は；入力さ
れたクロック信号に応じてカウンティングして出力する
第１，第２のカウンタと；モータの逆起電力とオフセッ
ト電圧を比較して逆起電力の電圧レベルを所定の論理レ
ベルに変換する複数の比較器と；整流信号の位相を選択
する位相選択器と；前記第１，第２カウンタのカウンテ
ィングしたビット信号を組み合わせて第１，第２ディジ
タル・マスキング・タイム信号を出力する第１，第２デ
ィジタル・マスキング・タイム発生器と；前記第１，第
２ディジタル・マスキング・タイム発生器、位相選択器
および比較器から出力される信号を入力してマスキング
・タイムの間マスキングし、ゼロ・クロス信号を発生す
るディジタル・マスキング実行回路と；からなることを
特徴とするモデル追従型整流回路。 - 【請求項２０】 請求項１９記載のモデル追従型整流回
路において、 前記第２ディジタル・マスキング・タイム発生器と同一
構成をなす前記第１ディジタル・マスキング・タイム発
生器は；前記第１、第２カウンタのビットＡ５とＢ４，
Ａ６とＢ５，Ａ７とＢ６，Ａ４とＢ０，Ａ５とＢ１，Ａ
６とＢ２およびＡ７とＢ３をそれぞれ入力されて排他−
否定論理和を行う複数の排他−否定論理和手段と；前記
各排他−否定論理和手段の出力と割込み禁止信号が入力
されて否定論理積を行い第１マスキング信号を発生させ
て出力する多入力否定論理積手段と；からなることを特
徴とするモデル追従型整流回路。 - 【請求項２１】 請求項１９記載のモデル追従型整流回
路において、 前記ディジタル・マスキング実行回路は；前記位相選択
器から出力される信号をそれぞれ一方の入力端に入力に
され、前記第１，第２ディジタル・マスキング・タイム
発生器から出力される第１，第２マスキング信号の論理
和された信号を他方の入力端に共通に入力されて論理積
を行う複数の論理積手段と；前記各論理積手段の出力を
それぞれイネーブル入力され、前記各比較器の出力をそ
れぞれＤ入力端に入力され、イネーブル入力にしたがい
マスキング機能を行なうマスキング手段と；前記マスキ
ング手段の各出力が入力され、排他論理和を行いゼロ・
クロス信号を発生させる排他−論理和手段と；からなる
ことを特徴とするモデル追従型整流回路。 - 【請求項２２】 請求項２０記載のモデル追従型整流回
路において、 前記排他−否定論理和手段の各入力は、マスキング・タ
イムを制御するためのモデル・リファレンス・カウンタ
のビット・シフティングの変化にしたがい変わることを
特徴とするモデル追従型整流回路。 - 【請求項２３】 請求項２１記載のモデル追従型整流回
路において、 前記マスキング手段は、Ｄラッチ回路からなることを特
徴とするモデル追従型整流回路。 - 【請求項２４】 請求項１記載のモデル追従型整流回路
において、 前記モデル追従型ディジル・ソフト・スイチング回路
は；入力されたクロック信号に応じて１ビットずつカウ
ンティングして出力する第１，第２のカウンタと；セン
タ・ポイント前に位置する整流の始まり点を検出する始
まり点検出部と；センタ・ポイント後に位置する整流の
終り点である拡張点を検出する拡張点検出部と；前記始
まり点検出部と拡張点検出部の出力が入力され、論理和
を行う論理和手段と；前記論理和手段の出力とスピード
・ロック・アップ信号が入力されて論理積を行い、ソフ
ト・スイッチング信号を発生させて出力する論理積手段
と；からなることを特徴とするモデル追従型整流回路。 - 【請求項２５】 請求項２４記載のモデル追従型整流回
路において、 前記始まり点検出部は；前記第１，第２カウンタのビッ
トＡ７とＢ６，Ａ６とＢ５およびＡ５とＢ４をそれぞれ
２入力にされて排他−否定論理和を行う複数の排他−否
定論理和手段と；前記各排他−否定論理和手段の各出力
が入力され、論理積を行い整流の始まり信号を発生させ
て出力する論理積手段と；からなることを特徴とするモ
デル追従型整流回路。 - 【請求項２６】 請求項２４記載のモデル追従型整流回
路において、 前記拡張点検出部は前記第１カウンタがモデル・リファ
レンスである場合、前記第１，第２カウンタのビットＡ
７とＢ６，Ａ６とＢ５，Ａ５とＢ４，Ａ７とＢ３，Ａ６
とＢ２，Ａ５とＢ１およびＡ４とＢ０をそれぞれ二つの
入力端に入力されて排他−否定論理和を行う複数の排他
−否定論理和手段と；前記各排他−否定論理和手段の各
出力が入力され、論理積を行い整流の拡張信号を発生さ
せて出力する論理積手段と；からなることを特徴とする
モデル追従型整流回路。 - 【請求項２７】 第２カウンタをクリアし、モデル・リ
ファレンス・カウンタである第１カウンタをセッティン
グすることにより初期化する工程と；カウンタクロック
をオンさせることにより第２カウンタがカウンティング
を始めるようにする工程と；前記第２カウンタによって
センタ・ポイントを検出するかどうかを判断してセンタ
・ポイントが検出されないとカウンティングを続ける工
程と；前記第２カウンタによってセンタ・ポイントが検
出されると、整流とマスキングを行なう工程と；マスキ
ング・タイムが終了したかどうかを検出して終了されな
いとマスキングを続ける工程と；マスキング・タイムが
終了すると前記第１または第２カウンタをリセットする
工程と；新しいゼロ・クロスが検出されるかどうかを判
断する工程と；ゼロ・クロスが検出されないとオーバフ
ローが発生したかどうかを判断し、オーバフローが発生
されないとゼロ・クロスが検出されるかどうかを判断す
る工程にもどる工程と；オーバフローが発生されるとカ
ウンタ・クロックを変調し、センタ・ポイントが検出さ
れるかどうかを判断する工程にもどる工程と；ゼロ・ク
ロスが検出されると立下りエッジあるいは立上りエッジ
であるかどうかを判断し、立下りエッジあるいは立上り
エッジではないとこれを続けて判断する工程と；ゼロ・
クロスの立下りエッジあるいは立上りエッジであると前
記第２または第１カウンタのカウンティングを停止する
工程と；第２カウンタがカウンティングを停止すると前
記第１カウンタが再びカウンティングし始め、前記第１
カウンタがカウンティングを停止すると前記第２カウン
タが再びカウンティングし始める工程と；スピード・ロ
ック・アップされるかどうかを判断し、スピード・ロッ
ク・アップされないとセンタ・ポイントが検出されるか
どうかを判断する工程にもどる工程と；スピード・ロッ
ク・アップされるとソフト・スイッチングを行い整流と
マスキングを行なう工程にもどる工程と；からなること
を特徴とするモデル追従型整流回路の制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P-26171 | 1995-08-23 | ||
| KR1019950026171A KR0154853B1 (ko) | 1995-08-23 | 1995-08-23 | 모델 추종형 정류 회로와 그 제어 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0965681A true JPH0965681A (ja) | 1997-03-07 |
| JP3600893B2 JP3600893B2 (ja) | 2004-12-15 |
Family
ID=19424254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11089896A Expired - Fee Related JP3600893B2 (ja) | 1995-08-23 | 1996-05-01 | モデル追従型整流回路とその制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5616996A (ja) |
| JP (1) | JP3600893B2 (ja) |
| KR (1) | KR0154853B1 (ja) |
| CN (1) | CN1068154C (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1995
- 1995-08-23 KR KR1019950026171A patent/KR0154853B1/ko not_active Expired - Fee Related
-
1996
- 1996-05-01 JP JP11089896A patent/JP3600893B2/ja not_active Expired - Fee Related
- 1996-05-22 US US08/651,491 patent/US5616996A/en not_active Expired - Lifetime
- 1996-05-30 CN CN96107867A patent/CN1068154C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR0154853B1 (ko) | 1998-12-15 |
| JP3600893B2 (ja) | 2004-12-15 |
| CN1144419A (zh) | 1997-03-05 |
| KR970013626A (ko) | 1997-03-29 |
| CN1068154C (zh) | 2001-07-04 |
| US5616996A (en) | 1997-04-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040420 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040716 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040810 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040901 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081001 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091001 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101001 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111001 Year of fee payment: 7 |
|
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