JPH096750A - 端子状態制御回路、及びマイクロコンピュータ - Google Patents
端子状態制御回路、及びマイクロコンピュータInfo
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- JPH096750A JPH096750A JP7174279A JP17427995A JPH096750A JP H096750 A JPH096750 A JP H096750A JP 7174279 A JP7174279 A JP 7174279A JP 17427995 A JP17427995 A JP 17427995A JP H096750 A JPH096750 A JP H096750A
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- power consumption
- microcomputer
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
(57)【要約】
【目的】 本発明の目的は、ストップモード時の外部端
子状態を容易に変更可能とするための技術を提供するこ
とにある。 【構成】 記憶情報を書換え可能なレジスタ３１と、こ
のレジスタ３１のセット情報に基づいて低消費電力モー
ド時における外部端子を低消費電力モード直前の論理保
持状態と高インピーダンス状態とを選択的に設定可能な
制御論理１３１を設け、ストップモード直前の論理保持
状態を要求するユーザ、及び高インピーダンス状態を要
求するユーザの双方に対応可能とする。
子状態を容易に変更可能とするための技術を提供するこ
とにある。 【構成】 記憶情報を書換え可能なレジスタ３１と、こ
のレジスタ３１のセット情報に基づいて低消費電力モー
ド時における外部端子を低消費電力モード直前の論理保
持状態と高インピーダンス状態とを選択的に設定可能な
制御論理１３１を設け、ストップモード直前の論理保持
状態を要求するユーザ、及び高インピーダンス状態を要
求するユーザの双方に対応可能とする。
Description
【０００１】
【産業上の利用分野】本発明は、外部端子の状態を制御
するための端子状態制御回路に関し、例えばシングルチ
ップマイクロコンピュータに適用することができる。
するための端子状態制御回路に関し、例えばシングルチ
ップマイクロコンピュータに適用することができる。
【０００２】
【従来の技術】シングルチップマイクロコンピュータの
ような汎用マイクロコンピュータや通信プロトコルプロ
セッサのような専用マイクロコンピュータは、中央処理
装置（ＣＰＵと略記する）のほかに各種周辺回路を搭載
している。
ような汎用マイクロコンピュータや通信プロトコルプロ
セッサのような専用マイクロコンピュータは、中央処理
装置（ＣＰＵと略記する）のほかに各種周辺回路を搭載
している。
【０００３】例えば通信プロトコルプロセッサにおいて
は、ＣＰＵを中心に、シリアルコミュニケーションイン
タフェースやクロック同期式Ｉ／Ｏポートの他に、ＤＭ
ＡＣ（ダイレクト・メモリ・アクセス・コントローラ）
やタイマ、さらにはリフレッシュコントローラなどが設
けられている。
は、ＣＰＵを中心に、シリアルコミュニケーションイン
タフェースやクロック同期式Ｉ／Ｏポートの他に、ＤＭ
ＡＣ（ダイレクト・メモリ・アクセス・コントローラ）
やタイマ、さらにはリフレッシュコントローラなどが設
けられている。
【０００４】ところで、消費電力を低減するため、マイ
クロコンピュータには低消費電力モードが用意されてい
る。この低消費電力モードとして、スリープモード、Ｉ
／Ｏストップモード、システムストップモードが挙げら
れる。スリープモードでは、ＣＰＵのクロックが停止さ
れるが、Ｉ／Ｏ部にはクロックが供給されている。Ｉ／
Ｏストップモードでは、Ｉ／Ｏ部やシリアルコミュニケ
ーションインタフェースなどの動作が停止される。ま
た、このＩ／Ｏストップモードにおいて、所定命令が実
行されることによって、システムストップモードに移行
される。このシステムストップモードでは、ＣＰＵ及び
Ｉ／Ｏ部のクロックが停止されるため、通常動作時に比
べて消費電力が大幅に低減される。
クロコンピュータには低消費電力モードが用意されてい
る。この低消費電力モードとして、スリープモード、Ｉ
／Ｏストップモード、システムストップモードが挙げら
れる。スリープモードでは、ＣＰＵのクロックが停止さ
れるが、Ｉ／Ｏ部にはクロックが供給されている。Ｉ／
Ｏストップモードでは、Ｉ／Ｏ部やシリアルコミュニケ
ーションインタフェースなどの動作が停止される。ま
た、このＩ／Ｏストップモードにおいて、所定命令が実
行されることによって、システムストップモードに移行
される。このシステムストップモードでは、ＣＰＵ及び
Ｉ／Ｏ部のクロックが停止されるため、通常動作時に比
べて消費電力が大幅に低減される。
【０００５】尚、マイクロコンピュータの低消費電力モ
ードについて記載された文献の例としては、平成３年９
月に株式会社日立製作所から発行された「日立４ビット
シングルチップマイクロコンピュータデータブック（第
８３頁〜第８５頁）」がある。
ードについて記載された文献の例としては、平成３年９
月に株式会社日立製作所から発行された「日立４ビット
シングルチップマイクロコンピュータデータブック（第
８３頁〜第８５頁）」がある。
【０００６】
【発明が解決しようとする課題】マイクロコンピュータ
の低消費電力モード、特に上記Ｉ／Ｏストップモードや
システムストップモードにおいて、Ｉ／Ｏ部に結合され
た外部端子は、高インピーダンス状態に固定される。こ
のように外部端子が高インピーダンス状態に固定された
場合、この外部端子に電流が流れないから、消費電力の
低減を図る上で都合がよい。しかしながら、マイクロコ
ンピュータのみならず、応用機器全体をストップモード
にできない場合などにおいては、出力端子を高インピー
ダンス状態とすると応用機器での論理不定を生ずるた
め、高インピーダンス状態ではなくて、ストップモード
直前の論理を保持する状態に固定したい場合がある。
の低消費電力モード、特に上記Ｉ／Ｏストップモードや
システムストップモードにおいて、Ｉ／Ｏ部に結合され
た外部端子は、高インピーダンス状態に固定される。こ
のように外部端子が高インピーダンス状態に固定された
場合、この外部端子に電流が流れないから、消費電力の
低減を図る上で都合がよい。しかしながら、マイクロコ
ンピュータのみならず、応用機器全体をストップモード
にできない場合などにおいては、出力端子を高インピー
ダンス状態とすると応用機器での論理不定を生ずるた
め、高インピーダンス状態ではなくて、ストップモード
直前の論理を保持する状態に固定したい場合がある。
【０００７】上記のように、ストップモードにおいて外
部端子が高インピーダンスとなるように構成されたマイ
クロコンピュータでは、ストップモード直前の論理保持
状態を要求するユーザには応ずることができないし、そ
れとは逆に、ストップモードにおいて外部端子がストッ
プモード直前の論理を保持するように構成されたマイク
ロコンピュータでは、高インピーダンス状態を要求する
ユーザに応ずることはできない。
部端子が高インピーダンスとなるように構成されたマイ
クロコンピュータでは、ストップモード直前の論理保持
状態を要求するユーザには応ずることができないし、そ
れとは逆に、ストップモードにおいて外部端子がストッ
プモード直前の論理を保持するように構成されたマイク
ロコンピュータでは、高インピーダンス状態を要求する
ユーザに応ずることはできない。
【０００８】本発明の目的は、ストップモード時の外部
端子状態を容易に変更可能とするための技術を提供する
ことにある。
端子状態を容易に変更可能とするための技術を提供する
ことにある。
【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１１】すなわち、書換え可能なレジスタ（３１）
と、上記レジスタの記憶情報に基づいて低消費電力モー
ド時における外部端子を低消費電力モード直前の論理保
持状態と高インピーダンス状態とを選択的に設定可能な
制御論理（１３１）とを設ける。
と、上記レジスタの記憶情報に基づいて低消費電力モー
ド時における外部端子を低消費電力モード直前の論理保
持状態と高インピーダンス状態とを選択的に設定可能な
制御論理（１３１）とを設ける。
【００１２】
【作用】上記した手段によれば、レジスタにセットされ
た論理に応じて、ストップモード時の外部端子状態が決
定される。このことが、ストップモード直前の論理保持
状態を要求するユーザ、及び高インピーダンス状態を要
求するユーザの双方に対応可能とする。
た論理に応じて、ストップモード時の外部端子状態が決
定される。このことが、ストップモード直前の論理保持
状態を要求するユーザ、及び高インピーダンス状態を要
求するユーザの双方に対応可能とする。
【００１３】
【実施例】第２図には本発明の一実施例である通信プロ
トコルプロセッサが示される。
トコルプロセッサが示される。
【００１４】この通信プロトコルプロセッサ１は、特に
制限されないが、公知の半導体集積回路製造技術によっ
てシリコンのような１個の半導体基板に形成されてい
る。
制限されないが、公知の半導体集積回路製造技術によっ
てシリコンのような１個の半導体基板に形成されてい
る。
【００１５】通信プロトコルプロセッサ１は、特に制限
されないが、その全体の制御を司るＣＰＵ２を中心に、
メモリマネージメントユニット（ＭＭＵ）ＭＭＵ３、バ
スコントローラ４、ＤＭＡＣ５、ＭＳＣＩ（マルチプロ
トコル・シリアル・コミュニケーション・インタフェー
ス）６、ＡＳＣＩ（調歩同期式・シリアル・コミュニケ
ーション・インタフェース）７、タイマ８、そしてリフ
レッシュコントローラ９などを含み、それらは内部デー
タバス１０、内部アドレスバス１１、及び内部コントロ
ールバス１２に共通接続されている。
されないが、その全体の制御を司るＣＰＵ２を中心に、
メモリマネージメントユニット（ＭＭＵ）ＭＭＵ３、バ
スコントローラ４、ＤＭＡＣ５、ＭＳＣＩ（マルチプロ
トコル・シリアル・コミュニケーション・インタフェー
ス）６、ＡＳＣＩ（調歩同期式・シリアル・コミュニケ
ーション・インタフェース）７、タイマ８、そしてリフ
レッシュコントローラ９などを含み、それらは内部デー
タバス１０、内部アドレスバス１１、及び内部コントロ
ールバス１２に共通接続されている。
【００１６】上記内部データバス１０及び内部アドレス
バス１１は、それぞれデータバッファ１３、アドレスバ
ッファ１４を介して外部とインタフェース可能にされて
いる。
バス１１は、それぞれデータバッファ１３、アドレスバ
ッファ１４を介して外部とインタフェース可能にされて
いる。
【００１７】上記ＭＳＣＩ６は、特に制限されないが、
全二重１チャンネルを内蔵し、調歩同期，バイシンクな
どのバイト同期、そしてＨＤＬＣ（ハイレベルデータリ
ンクコントロール）系のビット同期を選択可能になって
おり、送信データ、受信データ、送信クロック、並びに
受信クロックを外部とやりとりする。上記ＡＳＣＩ７は
全二重１チャンネルを内蔵し、調歩同期又はクロック同
期を選択可能になっており、送信データ、受信データ、
送信クロック、並びに受信クロックを外部とやりとりす
る。上記ＭＳＣＩ６，ＡＳＣＩ７はそれぞれ送受信デー
タの並直変換や送受信のクロック同期制御、そしてエラ
ー検出などを行い、上位プロトコル処理は上記ＣＰＵ２
によって行うことができる。このＭＳＣＩ６，ＡＳＣＩ
７のそれぞれには、送信データを格納するトランスミッ
トデータレジスタや、受信データを格納するレシーブデ
ータレジスタ、そしてステータスレジスタ並びにコント
ロールレジスタなどのＩ／Ｏレジスタ群が含まれてい
る。
全二重１チャンネルを内蔵し、調歩同期，バイシンクな
どのバイト同期、そしてＨＤＬＣ（ハイレベルデータリ
ンクコントロール）系のビット同期を選択可能になって
おり、送信データ、受信データ、送信クロック、並びに
受信クロックを外部とやりとりする。上記ＡＳＣＩ７は
全二重１チャンネルを内蔵し、調歩同期又はクロック同
期を選択可能になっており、送信データ、受信データ、
送信クロック、並びに受信クロックを外部とやりとりす
る。上記ＭＳＣＩ６，ＡＳＣＩ７はそれぞれ送受信デー
タの並直変換や送受信のクロック同期制御、そしてエラ
ー検出などを行い、上位プロトコル処理は上記ＣＰＵ２
によって行うことができる。このＭＳＣＩ６，ＡＳＣＩ
７のそれぞれには、送信データを格納するトランスミッ
トデータレジスタや、受信データを格納するレシーブデ
ータレジスタ、そしてステータスレジスタ並びにコント
ロールレジスタなどのＩ／Ｏレジスタ群が含まれてい
る。
【００１８】上記ＤＭＡＣ５は、特に制限されないが、
２チャンネルを内蔵し、転送要求信号に応じてメモリを
アドレシングすると同時にその転送要求信号に応ずるＩ
／Ｏデバイスを選択してデータ転送を行うシングルアド
レシングモードや、リードサイクルを起動してメモリと
メモリとの間でのデータ転送を行うデュアルアドレシン
グモード、さらにはメモリと上記ＭＳＣＩ６との間のチ
ェインブロック転送モードなどをサポートする。このＤ
ＭＡＣ５には、ＤＭＡ転送時のメモリアドレスを指定す
るメモリアドレスレジスタ、転送先又は転送元になる入
出力回路のアドレスを指定するＩ／Ｏアドレスレジス
タ、転送語数を指定するバイトカウントレジスタ、モー
ドレジスタなどのＩ／Ｏレジスタ群が含まれる。尚、Ｄ
ＭＡＣ５はそれぞれのチャンネルに対応して転送要求信
号が入力され、また、転送終了信号を出力する。
２チャンネルを内蔵し、転送要求信号に応じてメモリを
アドレシングすると同時にその転送要求信号に応ずるＩ
／Ｏデバイスを選択してデータ転送を行うシングルアド
レシングモードや、リードサイクルを起動してメモリと
メモリとの間でのデータ転送を行うデュアルアドレシン
グモード、さらにはメモリと上記ＭＳＣＩ６との間のチ
ェインブロック転送モードなどをサポートする。このＤ
ＭＡＣ５には、ＤＭＡ転送時のメモリアドレスを指定す
るメモリアドレスレジスタ、転送先又は転送元になる入
出力回路のアドレスを指定するＩ／Ｏアドレスレジス
タ、転送語数を指定するバイトカウントレジスタ、モー
ドレジスタなどのＩ／Ｏレジスタ群が含まれる。尚、Ｄ
ＭＡＣ５はそれぞれのチャンネルに対応して転送要求信
号が入力され、また、転送終了信号を出力する。
【００１９】上記タイマ８は、特に制限されないが、２
チャンネルを内蔵し、リロード方式カウンタや、外部イ
ベントのカウンタ機能などを有し、外部クロックやトリ
ガ信号が外部から与えられ、これに応じたタイマ出力を
得る。このタイマ８には、計数初期値などが設定される
タイマデータレジスタやそのタイマデータレジスタにリ
ロードすべきデータが設定されるタイマリロードレジス
タ、そしてコントロールレジスタなどのＩ／Ｏレジスタ
群が含まれている。
チャンネルを内蔵し、リロード方式カウンタや、外部イ
ベントのカウンタ機能などを有し、外部クロックやトリ
ガ信号が外部から与えられ、これに応じたタイマ出力を
得る。このタイマ８には、計数初期値などが設定される
タイマデータレジスタやそのタイマデータレジスタにリ
ロードすべきデータが設定されるタイマリロードレジス
タ、そしてコントロールレジスタなどのＩ／Ｏレジスタ
群が含まれている。
【００２０】上記リフレッシュコントローラ９は、特に
制限されないが、ＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）をリフレッシュするためのＤＲＡＭ
アクセス制御機能を有し、リフレッシュサイクルの挿入
の有無やリフレッシュサイクル間の間隔、そしてリフレ
ッシュサイクルの長さなどを指定するためのＩ／Ｏレジ
スタ群を含む。
制限されないが、ＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）をリフレッシュするためのＤＲＡＭ
アクセス制御機能を有し、リフレッシュサイクルの挿入
の有無やリフレッシュサイクル間の間隔、そしてリフレ
ッシュサイクルの長さなどを指定するためのＩ／Ｏレジ
スタ群を含む。
【００２１】本実施例プロセッサにおいては、消費電力
モードとして、スリープモード、Ｉ／Ｏストップモー
ド、システムストップモードが用意されている。スリー
プモードでは、ＣＰＵ２のクロックが停止される。Ｉ／
Ｏストップモードでは、データバッファ１３や、ＭＳＣ
Ｉ６、ＡＳＣＩ７などのＩ／Ｏ部の動作が停止される。
また、このＩ／Ｏストップモードにおいて、所定命令が
実行されることによって、システムストップモードに移
行される。システムストップモードでは、ＣＰＵ２及び
Ｉ／Ｏ部のクロックが停止される。
モードとして、スリープモード、Ｉ／Ｏストップモー
ド、システムストップモードが用意されている。スリー
プモードでは、ＣＰＵ２のクロックが停止される。Ｉ／
Ｏストップモードでは、データバッファ１３や、ＭＳＣ
Ｉ６、ＡＳＣＩ７などのＩ／Ｏ部の動作が停止される。
また、このＩ／Ｏストップモードにおいて、所定命令が
実行されることによって、システムストップモードに移
行される。システムストップモードでは、ＣＰＵ２及び
Ｉ／Ｏ部のクロックが停止される。
【００２２】Ｉ／Ｏストップモードや、システムストッ
プモードにおける外部端子の状態としては、ストップモ
ード直前の論理保持状態と、高インピーダンス状態とが
あり、しかも本実施例プロセッサ１では、そのような外
部端子状態の設定変更を容易行うことができるようにな
っている。例えば、データバッファ１３において、レジ
スタと、レジスタの記憶情報に基づいて低消費電力モー
ド時における外部端子を低消費電力モード直前の論理保
持状態と高インピーダンス状態とに選択的に設定可能な
制御論理とが設けられることにより、異なるユーザ要求
に応じられるようになっている。それについての具体的
な構成について以下に説明する。
プモードにおける外部端子の状態としては、ストップモ
ード直前の論理保持状態と、高インピーダンス状態とが
あり、しかも本実施例プロセッサ１では、そのような外
部端子状態の設定変更を容易行うことができるようにな
っている。例えば、データバッファ１３において、レジ
スタと、レジスタの記憶情報に基づいて低消費電力モー
ド時における外部端子を低消費電力モード直前の論理保
持状態と高インピーダンス状態とに選択的に設定可能な
制御論理とが設けられることにより、異なるユーザ要求
に応じられるようになっている。それについての具体的
な構成について以下に説明する。
【００２３】図１には、上記データバッファ１３におけ
る主要部の具体的な構成例が示される。
る主要部の具体的な構成例が示される。
【００２４】データバッファ１３は、パラレル形式でや
り取りされるデータのビット構成に対応する入出力回路
を含み、図１では、データの入出力を可能とする外部端
子Ｔ１に対応する１ビット分の出力系が代表的に示され
る。この出力系は、特に制限されないが、内部データバ
ス１０に結合されたレジスタ３１〜３４と、外部端子Ｔ
１の状態制御のための制御論理１３１と、上記外部端子
Ｔ１を介して信号の外部出力を可能とするｐチャンネル
型ＭＯＳトランジスタＭ１，ｎチャンネル型ＭＯＳトラ
ンジスタＭ２、及び高電位側電源Ｖｄｄに結合された負
荷としてのｐチャンネル型ＭＯＳトランジスタＭ３を含
む。ｐチャンネル型ＭＯＳトランジスタＭ１は高電位側
電源Ｖｄｄに結合され、ｎチャンネル型ＭＯＳトランジ
スタＭ２は低電位側電源Ｖｓｓに結合される。ｐチャン
ネル型ＭＯＳトランジスタＭ１とｎチャンネル型ＭＯＳ
トランジスタＭ２とが互いに直列接続されてインバータ
が形成される。このインバータの出力端子が外部端子Ｔ
１に結合される。上記レジスタ３１〜３４への情報セッ
トは、ＣＰＵ２によって制御される。
り取りされるデータのビット構成に対応する入出力回路
を含み、図１では、データの入出力を可能とする外部端
子Ｔ１に対応する１ビット分の出力系が代表的に示され
る。この出力系は、特に制限されないが、内部データバ
ス１０に結合されたレジスタ３１〜３４と、外部端子Ｔ
１の状態制御のための制御論理１３１と、上記外部端子
Ｔ１を介して信号の外部出力を可能とするｐチャンネル
型ＭＯＳトランジスタＭ１，ｎチャンネル型ＭＯＳトラ
ンジスタＭ２、及び高電位側電源Ｖｄｄに結合された負
荷としてのｐチャンネル型ＭＯＳトランジスタＭ３を含
む。ｐチャンネル型ＭＯＳトランジスタＭ１は高電位側
電源Ｖｄｄに結合され、ｎチャンネル型ＭＯＳトランジ
スタＭ２は低電位側電源Ｖｓｓに結合される。ｐチャン
ネル型ＭＯＳトランジスタＭ１とｎチャンネル型ＭＯＳ
トランジスタＭ２とが互いに直列接続されてインバータ
が形成される。このインバータの出力端子が外部端子Ｔ
１に結合される。上記レジスタ３１〜３４への情報セッ
トは、ＣＰＵ２によって制御される。
【００２５】レジスタ３１はストップモード時の外部端
子Ｔ１の状態制御用とされ、レジスタ３２はｐチャンネ
ル型ＭＯＳトランジスタＭ３の制御用とされ、レジスタ
３３はデータ出力制御用とされ、レジスタ３４は出力デ
ータ保持用とされる。
子Ｔ１の状態制御用とされ、レジスタ３２はｐチャンネ
ル型ＭＯＳトランジスタＭ３の制御用とされ、レジスタ
３３はデータ出力制御用とされ、レジスタ３４は出力デ
ータ保持用とされる。
【００２６】上記制御論理１３１は、特に制限されない
が、アンド（ＡＮＤ）ゲート１５、インバータ１６，１
７、ナンド（ＮＡＮＤ）ゲート１８，１９、ノア（ＮＯ
Ｒ）ゲート２０、オア（ＯＲ）ゲート２１とが結合され
て成る。ｐチャンネル型ＭＯＳトランジスタＭ３はオア
ゲート２１の出力信号によって制御されるようになって
いる。レジスタ３１の出力信号は、アンドゲート１５に
入力され、また、インバータ１７を介してオアゲート２
１に入力される。アンドゲート１５では、レジスタ３１
の出力信号とレジスタ３３の出力信号とのアンド論理が
得られ、その出力信号が後段のナンドゲート１９に入力
され、また、インバータ１６を介してノアゲート２０に
入力されるようになっている。ナンドゲート１８では、
レジスタ３２の出力信号とレジスタ３４の出力信号との
ナンド論理が得られるようになっている。このナンドゲ
ート１８の出力信号は、後段のオアゲート２１に伝達さ
れる。このオアゲート２１では、インバータ１７の出力
信号とナンドゲート１８の出力信号とのオア論理が得ら
れ、その出力信号に基づいてｐチャンネル型ＭＯＳトラ
ンジスタＭ３の動作が制御されるようになっている。ナ
ンドゲート１９では、アンドゲート１５の出力信号とレ
ジスタ３４の出力信号とのナンド論理が得られ、それに
基づいてｐチャンネル型ＭＯＳトランジスタＭ１の動作
が制御されるようになっている。ノアゲート２０では、
インバータ１６の出力信号とレジスタ３４の出力信号と
のノア論理が得られ、それに基づいてｎチャンネル型Ｍ
ＯＳトランジスタＭ２の動作が制御されるようになって
いる。
が、アンド（ＡＮＤ）ゲート１５、インバータ１６，１
７、ナンド（ＮＡＮＤ）ゲート１８，１９、ノア（ＮＯ
Ｒ）ゲート２０、オア（ＯＲ）ゲート２１とが結合され
て成る。ｐチャンネル型ＭＯＳトランジスタＭ３はオア
ゲート２１の出力信号によって制御されるようになって
いる。レジスタ３１の出力信号は、アンドゲート１５に
入力され、また、インバータ１７を介してオアゲート２
１に入力される。アンドゲート１５では、レジスタ３１
の出力信号とレジスタ３３の出力信号とのアンド論理が
得られ、その出力信号が後段のナンドゲート１９に入力
され、また、インバータ１６を介してノアゲート２０に
入力されるようになっている。ナンドゲート１８では、
レジスタ３２の出力信号とレジスタ３４の出力信号との
ナンド論理が得られるようになっている。このナンドゲ
ート１８の出力信号は、後段のオアゲート２１に伝達さ
れる。このオアゲート２１では、インバータ１７の出力
信号とナンドゲート１８の出力信号とのオア論理が得ら
れ、その出力信号に基づいてｐチャンネル型ＭＯＳトラ
ンジスタＭ３の動作が制御されるようになっている。ナ
ンドゲート１９では、アンドゲート１５の出力信号とレ
ジスタ３４の出力信号とのナンド論理が得られ、それに
基づいてｐチャンネル型ＭＯＳトランジスタＭ１の動作
が制御されるようになっている。ノアゲート２０では、
インバータ１６の出力信号とレジスタ３４の出力信号と
のノア論理が得られ、それに基づいてｎチャンネル型Ｍ
ＯＳトランジスタＭ２の動作が制御されるようになって
いる。
【００２７】ＣＰＵ２によってレジスタ３１に、”０”
がセットされている場合には、他のレジスタ３２〜３４
の記憶論理にかかわらず、ＭＯＳトランジスタＭ１〜Ｍ
３はカットオフ状態とされて、外部端子Ｔ１は、高イン
ピーダンス状態とされる。
がセットされている場合には、他のレジスタ３２〜３４
の記憶論理にかかわらず、ＭＯＳトランジスタＭ１〜Ｍ
３はカットオフ状態とされて、外部端子Ｔ１は、高イン
ピーダンス状態とされる。
【００２８】また、ＣＰＵ２によってレジスタ３１
に、”１”がセットされている場合において、もし、レ
ジスタ３３の出力が”１”の場合は、レジスタ３４に取
込まれた出力データに応じてＭＯＳトランジスタＭ１又
はＭ２が相補的にオンされる。それにより、データの外
部出力が可能とされる。そして、ＣＰＵ２によってレジ
スタ３１に、”１”がセットされている場合において、
レジスタ３３に”０”がセットされている場合には、デ
ータの外部出力は行われない。
に、”１”がセットされている場合において、もし、レ
ジスタ３３の出力が”１”の場合は、レジスタ３４に取
込まれた出力データに応じてＭＯＳトランジスタＭ１又
はＭ２が相補的にオンされる。それにより、データの外
部出力が可能とされる。そして、ＣＰＵ２によってレジ
スタ３１に、”１”がセットされている場合において、
レジスタ３３に”０”がセットされている場合には、デ
ータの外部出力は行われない。
【００２９】ＭＯＳトランジスタＭ３は、レジスタ３２
に”１”がセットされ、且つ、レジスタ３４の出力デー
タが”１”の場合にのみオンされる。
に”１”がセットされ、且つ、レジスタ３４の出力デー
タが”１”の場合にのみオンされる。
【００３０】上記実施例によれば、以下の作用効果を得
ることができる。
ることができる。
【００３１】ＣＰＵ２によってレジスタ３１に、”０”
がセットされている場合、他のレジスタ３２〜１４の記
憶論理にかかわらず、ＭＯＳトランジスタＭ１〜Ｍ３は
カットオフ状態とされて、外部端子Ｔ１は、高インピー
ダンス状態とされるが、ＣＰＵ２によってレジスタ３１
に、”１”がセットされている場合には、ストップモー
ド時において、外部端子Ｔ１を低消費電力モード直前の
論理保持状態とすることができる。つまり、ストップモ
ードは、所定のコマンド実行によって移行されるため、
このストップモードへの移行の際に、レジスタ３１
に、”０”をセットすれば、ストップモード時の外部端
子Ｔ１を高インピーダンス状態とすることができ、ま
た、ストップモードへの移行の際に、レジスタ３１
に、”１”をセットすれば、ストップモード時の外部端
子Ｔ１を直前のデータ保持状態とすることができる。こ
のように、レジスタ３１にセットされた論理に応じて、
ストップモード時の外部端子状態が決定されるので、ス
トップモード直前の論理保持状態を要求するユーザ、及
び高インピーダンス状態を要求するユーザの双方に応ず
ることができる。
がセットされている場合、他のレジスタ３２〜１４の記
憶論理にかかわらず、ＭＯＳトランジスタＭ１〜Ｍ３は
カットオフ状態とされて、外部端子Ｔ１は、高インピー
ダンス状態とされるが、ＣＰＵ２によってレジスタ３１
に、”１”がセットされている場合には、ストップモー
ド時において、外部端子Ｔ１を低消費電力モード直前の
論理保持状態とすることができる。つまり、ストップモ
ードは、所定のコマンド実行によって移行されるため、
このストップモードへの移行の際に、レジスタ３１
に、”０”をセットすれば、ストップモード時の外部端
子Ｔ１を高インピーダンス状態とすることができ、ま
た、ストップモードへの移行の際に、レジスタ３１
に、”１”をセットすれば、ストップモード時の外部端
子Ｔ１を直前のデータ保持状態とすることができる。こ
のように、レジスタ３１にセットされた論理に応じて、
ストップモード時の外部端子状態が決定されるので、ス
トップモード直前の論理保持状態を要求するユーザ、及
び高インピーダンス状態を要求するユーザの双方に応ず
ることができる。
【００３２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００３３】例えば、信号出力専用の外部端子や、信号
入力専用の外部端子においても、高インピーダンス状態
や、直前の論理保持状態にしたい場合が考えられ、その
場合においても、記憶情報を書換え可能なレジスタと、
このレジスタの記憶情報に基づいて低消費電力モード時
における外部端子を低消費電力モード直前の論理保持状
態と高インピーダンス状態とに選択的に設定可能な制御
論理とを設けることにより、上記実施例の場合と同様の
作用効果を得ることができる。
入力専用の外部端子においても、高インピーダンス状態
や、直前の論理保持状態にしたい場合が考えられ、その
場合においても、記憶情報を書換え可能なレジスタと、
このレジスタの記憶情報に基づいて低消費電力モード時
における外部端子を低消費電力モード直前の論理保持状
態と高インピーダンス状態とに選択的に設定可能な制御
論理とを設けることにより、上記実施例の場合と同様の
作用効果を得ることができる。
【００３４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である通信プ
ロトコルプロセッサに適用した場合について説明した
が、本発明はそれに限定されるものではなく、汎用若し
くは専用の各種マイクロコンピュータに広く適用するこ
とができる。
なされた発明をその背景となった利用分野である通信プ
ロトコルプロセッサに適用した場合について説明した
が、本発明はそれに限定されるものではなく、汎用若し
くは専用の各種マイクロコンピュータに広く適用するこ
とができる。
【００３５】本発明は、少なくとも低消費電力モードを
サポートすることを条件に適用することができる。
サポートすることを条件に適用することができる。
【００３６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３７】すなわち、レジスタにセットされた論理に
応じて、ストップモード時の外部端子状態が決定される
ので、ストップモード直前の論理保持状態を要求するユ
ーザ、及び高インピーダンス状態を要求するユーザの双
方に応ずることができる。
応じて、ストップモード時の外部端子状態が決定される
ので、ストップモード直前の論理保持状態を要求するユ
ーザ、及び高インピーダンス状態を要求するユーザの双
方に応ずることができる。
【図１】本発明の一実施例であるマイクロコンピュータ
に含まれるデータバッファの主要部の構成例回路図であ
る。
に含まれるデータバッファの主要部の構成例回路図であ
る。
【図２】上記マイクロコンピュータの全体的な構成例ブ
ロック図である。
ロック図である。
１ マイクロコンピュータ ２ ＣＰＵ ３ ＭＭＵ ４ バスコントローラ ５ ＤＭＡＣ ６ ＭＳＣＩ ７ ＡＳＣＩ ８ タイマ ９ リフレッシュコントローラ １０ 内部データバス １１ 内部アドレスバス １２ 内部コントロールバス １３ データバッファ １４ アドレスバッファ ３１，３２，３３，３４ レジスタ １３１ 制御論理 Ｔ１ 外部端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 桜沢 出 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内
Claims (3)
- 【請求項１】 マイクロコンピュータの外部端子の状態
を制御可能な端子状態制御回路において、書換え可能な
レジスタと、上記レジスタの記憶情報に基づいて低消費
電力モード時の外部端子を低消費電力モード直前の論理
保持状態と高インピーダンス状態とに選択的に設定可能
な制御論理とを含むことを特徴とする端子状態制御回
路。 - 【請求項２】 中央処理装置を含んで一つの半導体基板
に形成されたマイクロコンピュータにおいて、内部デー
タバスを介して上記中央処理装置に結合され、上記中央
処理装置によって書換え可能なレジスタと、上記レジス
タの記憶情報に基づいて低消費電力モード時の外部端子
を低消費電力モード直前の論理保持状態と高インピーダ
ンス状態とに選択的に設定可能な制御論理とを含むこと
を特徴とするマイクロコンピュータ。 - 【請求項３】 上記外部端子のプルアップを指示するた
めの情報を保持可能なレジスタと、上記外部端子から出
力されるデータを保持可能なレジスタと、上記レジスタ
の保持データの外部出力の指示情報を保持するためのレ
ジスタとを含む請求項２記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7174279A JPH096750A (ja) | 1995-06-16 | 1995-06-16 | 端子状態制御回路、及びマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7174279A JPH096750A (ja) | 1995-06-16 | 1995-06-16 | 端子状態制御回路、及びマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH096750A true JPH096750A (ja) | 1997-01-10 |
Family
ID=15975890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7174279A Withdrawn JPH096750A (ja) | 1995-06-16 | 1995-06-16 | 端子状態制御回路、及びマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH096750A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008123538A (ja) * | 2007-12-13 | 2008-05-29 | Denso Corp | マイクロコンピュータ |
| JP2011192289A (ja) * | 2011-04-15 | 2011-09-29 | Denso Corp | マイクロコンピュータ |
-
1995
- 1995-06-16 JP JP7174279A patent/JPH096750A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008123538A (ja) * | 2007-12-13 | 2008-05-29 | Denso Corp | マイクロコンピュータ |
| JP2011192289A (ja) * | 2011-04-15 | 2011-09-29 | Denso Corp | マイクロコンピュータ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |