JPH0973330A - 電圧発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 低消費電流で電源電圧時においても安定に所
定の電圧レベルの電圧を発生することのできる電圧発生
回路を提供する。 【解決手段】 電圧発生回路は、第１の電源ノード（４
ａ）と出力ノード（３）の間に接続されてソースフォロ
アモードで動作する第１のＭＯＳトランジスタ（Ｑ５）
と、出力ノードと第２の電源ノード（４ｂ）との間に接
続されてソースフォロアモードで動作するＭＯＳトラン
ジスタ（Ｑ６）と、出力ノード（３）から出力される電
圧（Ｖ０）の２倍以上の大きさを有する電圧が印加され
る第３の電源ノード（５）とこの出力ノード（３）の電
圧の測定基準電圧よりも低い電圧を受ける第４の電源ノ
ード（６）上の電圧ＶＢＢとを利用して、所定の電圧レ
ベルの第１および第２の電圧を生成して第１および第２
のＭＯＳトランジスタのゲートへ与える電圧発生部（Ｖ
ＧＡ）を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は所定のレベルの電
圧を発生するための回路に関し、特にＭＯＳトランジス
タ（絶縁ゲート型電界効果トランジスタ）を構成要素と
して含む半導体集積回路装置内に設けられる内部電圧発
生回に関する。より特定的には、ダイナミック型半導体
記憶装置（ＤＲＡＭ）において動作電源電圧の約半分の
電圧レベルの中間電圧を発生するための回路に関する。

【０００２】

【従来の技術】図２３は、ダイナミック型半導体記憶装
置（ＤＲＡＭと以下称す）の内部電圧を利用する部分の
構成の一例を示す図である。図２３においては、メモリ
セルアレイ部の構成が概略的に示される。メモリセルア
レイにおいては、メモリセルＭＣが行および列のマトリ
クス状に配列され、各行に対応してワード線ＷＬが配設
され、かつ各列に対応してビット線対が配設される。ワ
ード線ＷＬには、対応の行のメモリセルが接続され、ま
たビット線対には対応の列のメモリセルが接続される。
図２３においては、２本のワード線ＷＬ１およびＷＬ２
と、１対のビット線ＢＬおよび／ＢＬを代表的に示す。

【０００３】ワード線ＷＬ１とビット線ＢＬの交差部に
対応してメモリセルＭＣ１が配設され、ワード線ＷＬ２
とビット線／ＢＬとの交差部に対応してメモリセルＭＣ
２が配設される。メモリセルＭＣ１は、情報を電荷の形
態で格納するキャパシタＣａ１と、対応のワード線ＷＬ
１上の信号電位に応答して導通してキャパシタＣａ１を
ビット線ＢＬに接続し、キャパシタＣａ１に格納された
情報を対応のビット線ＢＬに読出すためのアクセストラ
ンジスタＭＴ１を含む。メモリセルＭＣ２は、メモリセ
ルＭＣ１と同様、キャパシタＣａ２と、対応のワード線
ＷＬ２上の信号電位に応答して導通するアクセストラン
ジスタＭＴ２を含む。アクセストランジスタＭＴ１およ
びＭＴ２はともに、ｎチャネルＭＯＳトランジスタ（絶
縁ゲート型電界効果トランジスタ）で構成される。

【０００４】ビット線対ＢＬおよび／ＢＬには、スタン
バイ時にビット線ＢＬおよび／ＢＬを中間電位ＶＢＬに
プリチャージするためのプリチャージ／イコライズ回路
ＰＥが設けられる。プリチャージ／イコライズ回路ＰＥ
は、イコライズ信号ＥＱに応答してビット線ＢＬおよび
／ＢＬを電気的に短絡するイコライズトランジスタＴ１
と、イコライズ信号ＥＱに応答して導通し、ビット線Ｂ
Ｌおよび／ＢＬへプリチャージ電圧ＶＢＬをそれぞれ伝
達するプリチャージトランジスタＴ２およびＴ３を含
む。トランジスタＴ１〜Ｔ３は、ｎチャネルＭＯＳトラ
ンジスタで構成される。このプリチャージ電圧ＶＢＬ
は、動作電源電圧ＶＣＣと接地電圧ＶＳＳの間の中間電
位（ＶＣＣ／２：ＶＳＳ＝０Ｖ）に設定される。

【０００５】メモリセルキャパシタＣａ１およびＣａ２
のセルプレート電極（共通電極：アクセストランジスタ
ＭＴ１およびＭＴ２に接続されないノード）にもまた、
中間電位レベルのセルプレート電圧ＶＣＰが与えられ
る。このプリチャージ電圧ＶＢＬおよびセルプレート電
圧ＶＣＰはＤＲＡＭ内部に設けられた中間電圧発生回路
ＭＶから与えられる。プリチャージ電圧ＶＢＬおよびセ
ルプレート電圧ＶＣＰが中間電位ＶＣＣ／２の電圧レベ
ルに設定される理由については後に説明する。次に、こ
の図２３に示すＤＲＡＭの動作について、図２４に示す
動作波形図を参照して説明する。

【０００６】ＤＲＡＭにおいては、動作サイクル（待機
状態にあるスタンバイサイクルおよびメモリセル選択動
作が行なわれるアクティブサイクル）は、外部から与え
られるローアドレスストローブ信号／ＲＡＳにより決定
される。ローアドレスストローブ信号／ＲＡＳがハイレ
ベルのとき、ＤＲＡＭはスタンバイサイクルにあり、内
部のメモリセルアレイはプリチャージ状態に維持され
る。このスタンバイサイクルにおいては、イコライズ信
号ＥＱがハイレベルにあり、プリチャージ／イコライズ
回路ＰＥにおけるトランジスタＴ１〜Ｔ３はすべてオン
状態にあり、ビット線ＢＬおよび／ＢＬは中間電圧発生
回路ＭＶから与えられるプリチャージ電圧ＶＢＬの電圧
レベルにプリチャージされる。ワード線ＷＬ１およびＷ
Ｌ２は非選択状態にあり、接地電圧レベルのローレベル
に保持される。

【０００７】ローアドレスストローブ信号／ＲＡＳがロ
ーレベルに立下がると、アクティブサイクルが始まり、
メモリセル選択動作が開始される。このローアドレスス
トローブ信号／ＲＡＳの立下がりに応答して、イコライ
ズ信号ＥＱがローレベルとなり、プリチャージ／イコラ
イズ回路ＰＥのトランジスタＴ１〜Ｔ３がすべてオフ状
態とされる。この状態においては、ビット線ＢＬおよび
／ＢＬはプリチャージ電圧ＶＢＬでフローティング状態
とされる。

【０００８】次いで、外部から与えられるローアドレス
信号がこのローアドレストローブ信号／ＲＡＳの立下が
りに応答して取込まれてデコードされ、このローアドレ
ス信号によりアドレス指定された行に対応して配置され
たワード線ＷＬが選択されて、選択ワード線ＷＬの電位
がハイレベルに上昇する（通常、動作電源電圧ＶＣＣよ
りも高い電圧レベル）。この選択ワード線ＷＬの電位が
立上がると、選択ワード線ＷＬに接続されるメモリセル
ＭＣのアクセストランジスタＭＴが導通状態となり、メ
モリセルキャパシタＣａがそれぞれ対応のビット線と電
気的に接続される。今、説明を簡単にするために、ワー
ド線ＷＬ１が選択されると仮定する。この状態において
は、メモリセルＭＣ１のアクセストランジスタＭＴ１が
オン状態となり、キャパシタＣａ１がビット線ＢＬに電
気的に接続される。メモリセルキャパシタＣａ１の蓄積
電荷量（記憶情報）に従ってビット線ＢＬとキャパシタ
Ｃａ１の間で電荷の移動が生じ、ビット線ＢＬの電位が
変化する。図２４においては、このメモリセルＭＣ１が
ハイレベルデータを記憶しており、ビット線ＢＬの電位
が上昇した場合を一例として示す。他方のビット線／Ｂ
Ｌには、メモリセルキャパシタは接続されないため、ビ
ット線／ＢＬはプリチャージ電圧ＶＢＬの電圧レベルを
維持する。

【０００９】ビット線ＢＬおよび／ＢＬの電位差が十分
に拡大されると、次いで図示しないセンスアンプが活性
化され、ビット線ＢＬおよび／ＢＬの電位が差動的に増
幅され、ハイレベルのビット線ＢＬの電位が電源電圧Ｖ
ＣＣレベル、低電位のビット線／ＢＬの電位が接地電圧
ＶＳＳレベルに設定される。次いで、図示しないコラム
アドレス信号が与えられてデコードされ、このデコード
されたコラムアドレス信号が指定する列のメモリセルが
選択され、選択列のメモリセルに対するデータの書込ま
たは読出が行なわれる。

【００１０】メモリセルのアクセス動作が完了すると、
ローアドレスストローブ信号／ＲＡＳがハイレベルへ立
上がり、選択ワード線ＷＬの電位がローレベルに立下が
り、この選択ワード線ＷＬ１に接続されるメモリセルＭ
ＣのアクセストランジスタＭＴ１がオフ状態とされる。
次いで、センスアンプが非活性状態とされ、ビット線Ｂ
Ｌおよび／ＢＬの電位のラッチ動作が停止される。次い
でイコライズ信号ＥＱがハイレベルに立上がり、プリチ
ャージ／イコライズ回路ＰＥにより、ビット線ＢＬおよ
び／ＢＬが中間電圧ＶＣＣ／２レベルのプリチャージ電
圧ＶＢＬにプリチャージされる。

【００１１】図２４の動作波形図から明らかなように、
ビット線ＢＬおよび／ＢＬの電圧はプリチャージ電圧Ｖ
ＢＬから動作電源電圧ＶＣＣまたは接地電圧ＶＳＳへ変
化する。したがってビット線ＢＬおよび／ＢＬの電圧振
幅がＶＣＣ／２となり、ビット線ＢＬおよび／ＢＬがそ
れぞれ読出されたメモリセルデータに応じてハイレベル
およびローレベルに設定されるのに要する時間が短くな
り、速いタイミングでビット線ＢＬおよび／ＢＬの電圧
レベルを確定状態とすることができる。それにより、選
択メモリセルへのアクセスタイミングを速くすることが
でき、高速アクセスが可能となる。

【００１２】セルプレート電圧ＶＣＰを中間電圧ＶＣＣ
／２レベルに設定するのは、以下の理由による。ＤＲＡ
Ｍの記憶容量が増大しまた集積度も高くなると、メモリ
セルの占有面積が小さくされ、応じてメモリセルキャパ
シタの占有面積も小さくされる。図２４に示すビット線
ＢＬおよび／ＢＬの電位差（読出電圧）ΔＶが図示しな
いセンスアンプにより検知増幅されてメモリセルデータ
が読出される。したがって、センスアンプが正確にセン
ス動作を行なうためには、この読出電圧ΔＶの値はでき
るだけ大きくするのが望ましい。この読出電圧ΔＶの大
きさは、ビット線ＢＬ（または／ＢＬ）の容量Ｃｂとメ
モリセルキャパシタＣａの容量Ｃｓの比、Ｃｓ／Ｃｂに
ほぼ比例する。したがって、メモリセルキャパシタＣａ
の容量値はできるだけ大きくすることが必要とされる。
メモリセルキャパシタの容量値は、ストレージノード
（アクセストランジスタに接続される電極ノード）とセ
ルプレートとの対向面積およびセルプレートとストレー
ジノードとの距離により決定される。十分な大きさのメ
モリセルキャパシタの容量値を実現するために、このメ
モリセルキャパシタＣａの絶縁膜の膜厚はできるだけ薄
くされる。このような薄くされたキャパシタ絶縁膜を有
するメモリセルキャパシタの耐圧特性を保証するため
に、セルプレート電圧ＶＣＰとして中間電圧ＶＣＣ／２
の電圧を印加して、メモリセルキャパシタＣａのストレ
ージノードとセルプレートとの間の印加される電圧を中
間電圧ＶＣＣ／２の電圧レベルに保持する。

【００１３】図２５は、従来の中間電圧発生回路の一例
を示す図である。図２５において、中間電圧発生回路
は、電源ノード４ａ上の電圧ＶＣＣと接地ノード４ｂ上
の電圧ＶＳＳとから第１の電圧を生成する第１の電圧発
生部ＶＧ１と、電源ノード４ａ上の電圧ＶＣＣと接地ノ
ード４ｂ上の電圧ＶＳＳとから第２の電圧を生成する第
２の電圧発生部ＶＧ２と、電源ノード４ａと接地ノード
４ｂの間に接続され、電圧発生部ＶＧ１およびＶＧ２か
ら発生された第１および第２の電圧に従って所定の電圧
レベルの内部電圧Ｖ０を生成する出力回路ＯＵＴを含
む。

【００１４】第１の電圧発生部ＶＧ１は、電源ノード４
ａと内部ノード１ａの間に接続される高抵抗の抵抗素子
Ｒ１と、内部ノード１ａおよび１ｂの間に接続される高
抵抗の抵抗素子Ｒ２と、内部ノード１ｂと接地ノード４
ｂの間に互いに直列に接続されるダイオードモードで動
作するｎチャネルＭＯＳトランジスタＱ１およびＱ２を
含む。ＭＯＳトランジスタＱ１およびＱ２の各々は、そ
のゲートおよびドレインが相互接続されて（ダイオード
接続されて）、抵抗素子Ｒ１、Ｒ２からの小電流により
ダイオードモードで動作する。

【００１５】第２の電圧発生部ＶＧ２は、電源ノード４
ａと内部ノード２ｂの間に互いに直列に接続されるｐチ
ャネルＭＯＳトランジスタＱ３およびＱ４と、内部ノー
ド２ｂと内部ノード２ａの間に接続される高抵抗の抵抗
素子Ｒ３と、内部ノード２ａと接地ノード４ｂの間に接
続される高抵抗の抵抗素子Ｒ４を含む。ＭＯＳトランジ
スタＱ３およびＱ４の各々は、そのゲートおよびドレイ
ンが相互接続され、抵抗素子Ｒ３、Ｒ４による小電流に
よりダイオードモードで動作する。内部ノード１ａから
第１の電圧が生成され、内部ノード２ａから第２の電圧
が出力される。

【００１６】出力回路ＯＵＴは、電源ノード４ａと出力
ノード３の間に接続され、そのゲートが内部ノード１ａ
に接続されるｎチャネルＭＯＳトランジスタＱ５と、出
力ノード３と接地ノード４ｂの間に接続され、その制御
電極ノード（ゲート）に内部ノード２ａ上の第２の電圧
を受けるｐチャネルＭＯＳトランジスタＱ６を含む。次
に動作について説明する。

【００１７】抵抗素子Ｒ１およびＲ２のそれぞれの抵抗
値はｎチャネルＭＯＳトランジスタＱ１およびＱ２のオ
ン抵抗（チャネル抵抗）よりも十分大きいように設定さ
れている。この状態においては、ＭＯＳトランジスタＱ
１およびＱ２がダイオードモードで動作し、それぞれが
そのしきい値電圧ＶＴＮの電圧降下を生じさせる。した
がって内部ノード１ｂ上の電圧は２・ＶＴＮの電圧レベ
ルとなる（接地電圧ＶＳＳは０Ｖ）。抵抗素子Ｒ１およ
びＲ２の抵抗値が互いに等しくＲとすると、内部ノード
１ａには、電源ノード４ａと内部ノード１ｂの電位差を
１：１の比で抵抗分割した電圧が出力される。すなわ
ち、 （ＶＣＣ＋２・ＶＴＮ）／２＝ＶＣＣ／２＋ＶＴＮ の電圧レベルの電圧が第１の電圧として内部ノード１ａ
からＭＯＳトランジスタＱ５のゲートへ与えられる。第
２の電圧発生部においても、抵抗素子Ｒ３およびＲ４の
抵抗値がＭＯＳトランジスタＱ３およびＱ４のオン抵抗
（チャネル抵抗）よりも十分大きい値に設定される。Ｍ
ＯＳトランジスタＱ３およびＱ４がダイオードモードで
動作し、それぞれしきい値電圧の絶対値の電圧降下を生
じさせる。したがって、内部ノード２ｂの電位は、ＶＣ
Ｃ−２・｜ＶＴＰ｜となる。抵抗素子Ｒ３およびＲ４の
抵抗値が互いに等しく、抵抗素子Ｒ３およびＲ４にかか
る電圧が等しくなるため、内部ノード２ａの電位は、 ＶＣＣ／２−｜ＶＴＰ｜ で与えられる。

【００１８】出力回路ＯＵＴにおいて、ＭＯＳトランジ
スタＱ５の制御電極ノード（ゲート）へ印加される電圧
レベルは、電源ノード４ａへ与えられる電源電圧ＶＣＣ
よりも低いため、このＭＯＳトランジスタＱ５がソース
フォロアモードで動作し、出力ノード３へは、このＭＯ
ＳトランジスタＱ５がそのゲート電位からしきい値電圧
を引いた電圧を伝達させる。すなわち、ＭＯＳトランジ
スタＱ５が、出力ノード３へＶＣＣ／２の電位を伝達す
る。出力ノード３の電位Ｖ０がＶＣＣ／２よりも高くな
ると、ＭＯＳトランジスタＱ５のゲート−ソース間電位
がそのしきい値電圧ＶＴＮよりも小さくなり、ＭＯＳト
ランジスタはオフ状態となる。一方、この出力ノード３
の電圧Ｖ０がＶＣＣ／２よりも低くなると、ＭＯＳトラ
ンジスタＱ５のゲート−ソース間電圧はＭＯＳトランジ
スタのしきい値電圧ＶＴＮよりも高くなり、ＭＯＳトラ
ンジスタＱ５がオン状態となり、電源ノード４ａから出
力ノード３へ電流を供給し、その電位を上昇させる。

【００１９】ＭＯＳトランジスタＱ６は、そのゲート電
位がそのドレイン、すなわち接地ノード４ｂの電位より
も高いため、同様、ソースフォロアモードで動作し、出
力ノード３の電位を、このゲート電位から自身のしきい
値電圧の絶対値高い電圧レベルにまで放電する。すなわ
ち、ＭＯＳトランジスタＱ６は、出力ノード３の電圧Ｖ
０をＶＣＣ／２の電圧レベルにまで低下させる。出力ノ
ード３の電圧Ｖ０がＶＣＣ／２よりも高くなると、ＭＯ
ＳトランジスタＱ６は、そのゲート−ソース間電位がし
きい値電圧よりも大きくなり、オン状態となり、この出
力ノード３の電位を低下させる。出力ノード３の電圧Ｖ
０がＶＣＣ／２よりも低くなると、そのＭＯＳトランジ
スタＱ６のゲート−ソース間電位が、しきい値電圧ＶＴ
Ｐよりも小さくなり、ＭＯＳトランジスタＱ６がオフ状
態となる。

【００２０】したがって、出力回路ＯＵＴにおいては、
ＭＯＳトランジスタＱ５およびＱ６が、一方がオン状態
のとき、他方はオフ状態であり、プッシュプル態様で動
作する。またＭＯＳトランジスタＱ５およびＱ６は、そ
れぞれのゲート−ソース間電圧が、それぞれのしきい値
電圧に等しい領域近傍で動作するため、すなわちＭＯＳ
トランジスタＱ５およびＱ６はオン状態とオフ状態の境
界で動作しているため、電源ノード４ａから接地ノード
４ｂへの貫通電流はほとんど生じず、消費電力が小さく
なる。また、電圧発生部ＶＧ１およびＶＧ２において
も、ＭＯＳトランジスタＱ１〜Ｑ４をダイオードモード
で動作させるために微小電流が要求されるだけであり、
抵抗素子Ｒ１〜Ｒ４の抵抗値は十分大きくされており、
そこを流れる電流も十分小さくされ、消費電流も小さく
されている。

【００２１】図２６は、従来の中間電圧発生回路の他の
構成を示す図である。図２６において、中間電圧発生回
路は、基準電圧を発生する電圧発生部ＶＧと、この電圧
発生部ＶＧからの基準電圧に従って所定の電圧レベルの
中間電圧Ｖ０を出力する出力回路ＯＵＴを含む。電圧発
生部ＶＧは、電源ノード４ａと内部ノード１の間に接続
される高抵抗の抵抗性素子Ｒ５と、内部ノード１と内部
ノード７の間に接続されるダイオード接続されたｎチャ
ネルＭＯＳトランジスタＱ７と、内部ノード７と内部ノ
ード２の間に接続されるダイオード接続されたｐチャネ
ルＭＯＳトランジスタＱ８と、内部ノード２と接地ノー
ド４ｂの間に接続される高抵抗の抵抗性素子Ｒ６を含
む。出力回路ＯＵＴは、図２５に示す構成と同様、出力
ノード３を充電するためのｎチャネルＭＯＳトランジス
タＱ５と、出力ノード３を放電するためのｐチャネルＭ
ＯＳトランジスタＱ６を含む。

【００２２】抵抗性素子Ｒ５およびＲ６の抵抗値は、Ｍ
ＯＳトランジスタＱ７およびＱ８のオン抵抗（チャネル
抵抗）よりも十分大きくされており、ＭＯＳトランジス
タＱ７およびＱ８がダイオードモードで動作し、それぞ
れしきい値電圧の電圧降下を生じさせる。抵抗性素子Ｒ
５およびＲ６の抵抗値は互いに等しくＲとし、ＭＯＳト
ランジスタＱ７およびＱ８のしきい値電圧をそれぞれＶ
ＴＮおよびＶＴＰとし、また電源ノード４ａから接地ノ
ード４ｂへこの電圧発生部ＶＧを介して流れる電流をＩ
とすると次式が得られる。

【００２３】２・Ｉ・Ｒ＋ＶＴＮ＋｜ＶＴＰ｜＝ＶＣＣ Ｉ・Ｒ＝（ＶＣＣ−ＶＴＮ−｜ＶＴＰ｜）／２ 内部ノード１および２の電圧ＶＮ１およびＶＮ２は、し
たがって、次式で与えられる。

【００２４】 ＶＮ１＝ＶＣＣ−Ｉ・Ｒ ＝ＶＣＣ／２＋（ＶＴＮ＋｜ＶＴＰ｜）／２ ＶＮ２＝ＶＮ１−ＶＴＮ−｜ＶＴＰ｜ ＝ＶＣＣ／２−（ＶＴＮ＋｜ＶＴＰ｜）／２ ＭＯＳトランジスタＱ５およびＱ６は、それぞれソース
フォロアモードで動作し、自身のゲートの電位からしき
い値電圧を引いた電圧をドレインからソースへ伝達す
る。したがって、出力ノード３からの電圧ＶＮ３は、次
式で与えられる。

【００２５】 ＶＮ３＝ＶＣＣ／２＋（｜ＶＴＰ｜−ＶＴＮ）／２ 出力ノード３の電圧ＶＮ３が上昇すると、ｐチャネルＭ
ＯＳトランジスタＱ６がオン状態となり、その出力ノー
ド３の電圧ＶＮ３の電圧レベルを低下させる。一方、出
力ノード３の電圧レベルが低下すると、ＭＯＳトランジ
スタＱ５がオン状態となり、この出力ノード３からの電
圧ＶＮ３の電圧レベルを上昇させる。しきい値電圧｜Ｖ
ＴＰ｜およびＶＴＮはほぼ値が等しいため、出力ノード
３から出力される電圧ＶＮ３の電圧レベルは、ほぼＶＣ
Ｃ／２となる。この図２６に示す中間電圧発生回路の構
成においても、出力回路ＯＵＴのＭＯＳトランジスタＱ
５およびＱ６は、オン状態とオフ状態の境界領域で動作
しており、またプッシュプル態様で動作しているため、
電源ノード４ａから接地ノード４ｂへの電流はほとんど
流れず、消費電力は小さい。また電圧発生部ＶＧにおい
ても、抵抗性素子Ｒ５およびＲ６の抵抗値は十分大きい
ため、流れる電流は極めて小さく、消費電流は小さくさ
れる。

【００２６】

【発明が解決しようとする課題】ＤＲＡＭは、たとえば
ノートブック型パーソナルコンピュータなどのような携
帯型機器の用途に多く用いられている。このような携帯
型機器では、電池を電源として動作させるため、低消費
電力のデバイスが特に要求される。低消費電力化に対し
ては種々の方法があるが、消費電力は動作電源電圧の２
乗に比例するため、動作電源電圧を低下させる方法が最
も効果が大きい。このような観点から、電源電圧が１．
８Ｖ±０．１５（１．６５〜１．９５Ｖ）という要求も
出てきている。電源電圧の減少に伴って、ＭＯＳトラン
ジスタのサイズもスケールダウンされるが、しきい値電
圧をこの電源電圧の減少に伴って低下させるのは、以下
に述べるように、サブスレッショルド電流が増大するた
め通常困難である。

【００２７】図２７は、ｎチャネルＭＯＳトランジスタ
のゲート電圧とドレイン電流との関係を示す図である。
縦軸にドレイン電流Ｉｄｓを示し、横軸にゲート電圧
（ソース電圧を基準とするゲート電圧）Ｖｇｓを示す。
ＭＯＳトランジスタのしきい値電圧は、ある量のドレイ
ン電流が流れるときのゲート電圧として規定される。た
とえば、１０μｍのゲート幅を有するＭＯＳトランジス
タにおいて、１μＡの電流が流れるときのゲート電圧Ｖ
ｇｓがしきい値電圧Ｖｔｈとして規定される。ＭＯＳト
ランジスタにおいては、そのゲート電圧がしきい値電圧
以下となるとドレイン電流Ｉｄｓは指数関数的に低下す
るが、そのゲート電圧Ｖｇｓが０Ｖとなってもドレイン
電流Ｉｄｓは０にはならない。

【００２８】今、ＭＯＳトランジスタのしきい値電圧を
Ｖｔｈ１からＶｔｈ２へ低下させると、このＭＯＳトラ
ンジスタの特性曲線は、曲線Ｉから曲線ＩＩへ移行す
る。このとき、ゲート電圧Ｖｇｓが０Ｖのとき流れる電
流（サブスレッショルド電流）は、Ｉ１からＩ２へと増
加する。したがって、単純にしきい値電圧を低下させる
と、サブスレッショルド電流が増加し、消費電流が多く
なるという問題が生じる。ｐチャネルＭＯＳトランジス
タの特性は図２７のＶｇｓの符号を反転することにより
得られ、同様の問題が生じる。たとえば、現在ＤＲＡＭ
で用いられているＭＯＳトランジスタのしきい値電圧の
大きさは、ＶＴＮ＝０．７±０．１Ｖ、｜ＴＶＰ｜＝
０．７５±０．１Ｖ程度の値を有する。

【００２９】図２８は、図２５に示す中間電圧発生回路
のノード１ａの電圧Ｖ１と電源電圧ＶＣＣとの関係を示
す図である。電源電圧ＶＣＣが２・ＶＴＮ以下の状態に
おいては、ＭＯＳトランジスタＱ１およびＱ２の少なく
とも一方がオフ状態であり、第１の電圧発生部ＶＧ１に
おいては電流は流れないため、ノード１ａ上の電圧Ｖ１
は電源電圧ＶＣＣに従って上昇する（Ｖ１＝ＶＣＣ）。

【００３０】電源電圧ＶＣＣが２・ＶＴＮ以上になる
と、ＭＯＳトランジスタＱ１およびＱ２はともにオン状
態となり、第１の電圧発生部ＶＧ１において電源ノード
４ａから接地ノード４ｂへ電流が流れ、ノード１ａの電
圧Ｖ１は、ＶＣＣ／２＋ＶＴＮとなる。ＭＯＳトランジ
スタＱ１およびＱ２が前述の値のしきい値電圧ＶＴＮを
有する場合、２・ＶＴＮ＝１．４±０．２Ｖとなる。し
たがって、電源電圧ＶＣＣがこの１．４±０．２Ｖ以下
においては、ノード１ａの電圧Ｖ１は電源電圧ＶＣＣに
等しくなり、必要とされるレベルＶＣＣ／２＋ＶＴＮの
電圧を生成することができない。一方、電源電圧ＶＣＣ
の許容最小値は１．８−０．１５＝１．６５Ｖである。
第１の電圧発生部ＶＧ１が正常に動作するために必要と
される電圧は、１．４＋０．２＝１．６Ｖであり、両者
の差は０．０５Ｖとなり、その差は極めて小さい値とな
る。第２の電圧発生部ＶＧ２においても同様、電源電圧
ＶＣＣが２｜ＶＴＰ｜以上のときに所望の電圧ＶＣＣ／
２−｜ＶＴＰ｜が出力され、電源電圧ＶＣＣが２｜ＶＴ
Ｐ｜より小さい場合には、この第２の電圧発生部ＶＧ２
のノード２ａの電位は接地電圧レベルすなわち０Ｖとな
る。

【００３１】したがって、通常動作状態において、電源
電圧にノイズが生じ電源電圧ＶＣＣの電圧レベルが低下
するかまたは接地電圧にノイズが生じこの接地電圧ＶＳ
Ｓの電圧レベルが０Ｖよりも高くなると、ノード１ａの
電圧Ｖ１＝ＶＣＣ、ノード２ａの電圧Ｖ２＝ＶＳＳとな
り、所望の電圧レベル（中間電圧ＶＣＣ／２）の電圧Ｖ
０を出力することができなくなるという問題が生じる。

【００３２】上述の状況は、図２６に示す中間電圧発生
回路においても同様である。すなわち、図２６におい
て、電源電圧ＶＣＣが、ＭＯＳトランジスタＱ７および
Ｑ８のしきい値電圧の絶対値の和、すなわち０．７＋
０．１＋０．７５＋０．１＝１．６５Ｖ以下となると、
ＭＯＳトランジスタＱ７およびＱ８がオフ状態となり、
ノード１の電圧が電源電圧ＶＣＣのレベルとなり、一方
ノード２の電位は接地電圧レベルとなる。

【００３３】したがって、いずれの中間電圧発生回路に
おいても、出力回路ＯＵＴにおいて、ＭＯＳトランジス
タＱ５のゲートおよびドレイン電圧がともに電源電圧Ｖ
ＣＣとなり、またＭＯＳトランジスタＱ６のゲートおよ
びドレインが接地電圧ＶＳＳレベルとなる。この状態に
おいては、ＭＯＳトランジスタＱ５のゲート電圧ＶＣＣ
とソース電圧（出力電圧Ｖ０またはＶＮ３）の差はＭＯ
ＳトランジスタＱ５のしきい値電圧よりも小さくなり、
ＭＯＳトランジスタＱ５がオフ状態となる。すなわち、
図２５に示す出力回路ＯＵＴにおいてＭＯＳトランジス
タＱ５のゲート−ソース間電圧がＶＣＣ／２となり、Ｖ
ＣＣ＜２・ＶＴＮより、このＭＯＳトランジスタＱ５の
ゲート−ソース間電圧がしきい値電圧ＶＴＮより小さく
なる。同様、ＭＯＳトランジスタＱ６においても、図２
５に示す構成においては、そのゲート−ソース間電圧が
ＶＣＣ／２（＜｜ＶＴＰ｜）となり、ＭＯＳトランジス
タＱ６がオフ状態となる。したがって、ＭＯＳトランジ
スタＱ５およびＱ６がともにオフ状態となり、その出力
ノード３から出力される電圧Ｖ０の電圧レベルが不安定
になる。

【００３４】また同様、図２６に示す構成においても、
ＭＯＳトランジスタＱ５のゲートとソース（出力ノー
ド）との電位差ＶＣＣ−ＶＮ３は、 ＶＣＣ／２−（｜ＶＴＰ｜−ＶＴＮ）／２ となる。電源電圧ＶＣＣが、ＭＯＳトランジスタＱ７お
よびＱ８のしきい値電圧の和よりも小さいため、この式
から、ＭＯＳトランジスタＱ５のゲート−ソース間電位
差は、しきい値電圧ＶＴＮよりも小さくなり、ＭＯＳト
ランジスタＱ５がオフ状態となる。同様、ＭＯＳトラン
ジスタＱ６においても、そのゲート−ソース間電圧−Ｖ
Ｎ３は、 ＶＣＣ／２＋（｜ＶＴＰ｜−ＶＴＮ）／２ となる。この場合においても、ＭＯＳトランジスタＱ６
のゲート−ソース間電圧は、｜ＶＴＰ｜よりも小さくな
り、ＭＯＳトランジスタＱ６がオフ状態となる。したが
って、ＭＯＳトランジスタＱ５およびＱ６がともにオフ
状態となり、出力ノード３からの電圧Ｖ０（ＶＮ３）は
不安定となる。

【００３５】また、電源投入後、電源電圧ＶＣＣが所定
の電圧レベル（２・ＶＴＮ、２｜ＶＴＰ｜またはＶＴＮ
＋｜ＶＴＰ｜）の電圧レベルにまで到達しない状態で安
定したとき、ＭＯＳトランジスタＱ５は、そのゲート−
ソース間電圧がしきい値電圧より低くなり（ＶＣＣ−Ｖ
ＴＮ＜ＶＴＮ）、常時オフ状態を維持する。したがっ
て、所望の電圧を生成することがなくなるという問題が
生じる。

【００３６】また、構成要素であるＭＯＳトランジスタ
のしきい値電圧が製造パラメータのばらつきなどにより
その絶対値が大きくなった場合においても、所望の電圧
を安定に生成することができなくなる。

【００３７】それゆえ、この発明の目的は電源電圧に対
するマージンが拡大された電圧発生回路を提供すること
である。

【００３８】この発明の他の目的は、低電源電圧におい
ても安定に所望のレベルの内部電圧を生成することので
きるＤＲＡＭ用途に適した電圧発生回路を提供すること
である。

【００３９】

【課題を解決するための手段】この発明に係る電圧発生
回路は、第１の電源ノードに結合される一方電極ノード
と、所定の電圧レベルの電圧を発生するための出力ノー
ドに接続される他方電極ノードとを有する第１導電型の
第１のＭＯＳトランジスタと、第２の電源ノードに結合
される一方電極ノードと出力ノードに接続される他方電
極ノードとを有する第２導電型の第２のＭＯＳトランジ
スタと、少なくとも第３および第４の電源ノード上の電
圧を受けて第１および第２の電圧を生成してそれぞれ第
１および第２のＭＯＳトランジスタの制御電極ノードへ
印加する電圧生成手段を備える。

【００４０】第１および第２の電圧の差は、第１および
第２のＭＯＳトランジスタのしきい値電圧の絶対値の和
に等しくされる。第３の電源ノードの電圧は、出力ノー
ドから出力される電圧と、この出力ノードの電圧値の測
定基準値を与える測定基準電圧との差の２倍よりも高い
電圧レベルに設定される。第４の電源ノードの電圧は、
特定基準電圧よりも低い電圧レベルに設定される。

【００４１】出力すべき電圧の電圧値の２倍以上の電圧
と、出力ノードからの電圧の測定基準を与える測定基準
電圧よりも低い電圧レベルとを利用することにより、こ
の第３および第４の電源ノードの電圧差は十分大きくさ
れ、これらの電圧に基づいて第１および第２のＭＯＳト
ランジスタのしきい値電圧の絶対値の和に等しい差を有
する第１および第２の電圧を生成するため、電源電圧と
接地電圧を利用する構成に比べて安定に第１および第２
の電圧を生成することができ、第１および第２のＭＯＳ
トランジスタがオフ状態になるのを防止することがで
き、低電源電圧条件下でも安定に所望の電圧レベルの電
圧を生成することができる。

【００４２】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１であ
る電圧発生回路の構成を示す図である。図１において、
電圧発生回路は、第１の電源ノードとしての電源ノード
４ａと第２の電源ノードとしての接地ノード４ｂの間に
接続され、出力ノード３に所定の電圧レベルの内部電圧
Ｖ０を生成する出力回路ＯＵＴと、少なくとも第３の電
源ノード５上の電圧ＶＰＰと第４の電源ノード６上の電
圧ＶＢＢとを利用して、出力ノード３へ出力される電圧
Ｖ０の電圧レベルを決定する第１および第２の電圧を生
成して出力回路ＯＵＴへ与える電圧発生部ＶＧＡを含
む。第３の出力ノード３に与えられる電圧Ｖ０は、後に
説明するように、電圧ＶＣＣ／２の電圧レベルを有す
る。この出力ノード３の電圧Ｖ０の電圧値は、接地ノー
ド４ｂ上の接地電圧を基準として測定される。すなわち
Ｖ０＝ＶＣＣ／２−ＶＳＳである。第３の電源ノード５
へ与えられる電圧ＶＰＰは、出力ノード３上の電圧Ｖ０
と、この出力ノード３上の電圧Ｖ０の測定基準電圧ＶＳ
Ｓ（０Ｖ）の差の２倍以上の大きさを有する。すなわ
ち、この第３の電源ノード５上の電圧ＶＰＰは、電源電
圧ＶＣＣよりも高い電圧レベルを有する。第４の電源ノ
ード６へは、この測定基準電圧である接地電圧よりも低
い電圧すなわち負電圧が与えられる。

【００４３】出力回路ＯＵＴは、第１の電源ノード４ａ
に接続される一方電極ノード（ドレイン）と出力ノード
３に接続される他方電極ノード（ソース）を有するｎチ
ャネルＭＯＳトランジスタＱ５と、第２の電源ノードと
しての接地ノード４ｂに接続される一方電極ノード（ド
レイン）と、出力ノード３に接続される他方電極ノード
（ソース）を有するｐチャネルＭＯＳトランジスタＱ６
を含む。

【００４４】電圧発生部ＶＧＡは、第３の電源ノード５
上の電圧ＶＰＰと接地ノード４ｂ上の電圧ＶＳＳとを受
けて第１の電圧を生成してＭＯＳトランジスタＱ５のゲ
ート（制御電極ノード）へ与える第１の電圧発生部ＶＧ
Ａａと、電源ノード４ａ上の電圧ＶＣＣと第４の電源ノ
ード６上の電圧ＶＢＢとを受けて第２の電圧を生成して
ＭＯＳトランジスタＱ６のゲートへ与える第２の電圧発
生部ＶＧＡｂを含む。

【００４５】第１の電圧発生部ＶＧＡａは、第３の電源
ノード５と内部ノード１の間に接続される高抵抗の抵抗
性素子Ｒ１と、ノード１と接地ノード４ｂの間に互いに
直列に接続される高抵抗の抵抗性素子Ｒ２およびｎチャ
ネルＭＯＳトランジスタＱ１Ｎを含む。ＭＯＳトランジ
スタＱ１Ｎは、そのゲートおよびドレインが相互接続さ
れ（ダイオード接続され）、ダイオードモードで動作す
る。第２の電圧発生部ＶＧＡｂは、電源ノード４ａとノ
ード２の間に互いに直列に接続されるｐチャネルＭＯＳ
トランジスタＱ３Ｐおよび高抵抗の抵抗性素子Ｒ３と、
ノード２と第４の電源ノード６の間に接続される高抵抗
の抵抗性素子Ｒ４を含む。ＭＯＳトランジスタＱ３Ｐ
は、そのゲートおよびドレインが相互接続されてダイオ
ードモードで動作する。抵抗性素子Ｒ１およびＲ２の抵
抗値はＭＯＳトランジスタＱ１Ｎのオン抵抗（チャネル
抵抗）よりも十分大きな値に設定される。抵抗性素子Ｒ
３およびＲ４の抵抗値は、またＭＯＳトランジスタＱ３
Ｐのオン抵抗よりも十分大きい値に設定される。次に動
作について説明する。以下の説明では電圧の大きさは、
接地電圧を測定基準電圧として示される。

【００４６】第３の電源ノード５へ与えられる高電圧Ｖ
ＰＰは、ＶＣＣ＋ＶＴＮの電圧レベルに設定される。こ
こでＶＴＮは、ＭＯＳトランジスタＱ１Ｎのしきい値電
圧を示す。第４の電源ノード６へ与えられる電圧ＶＢＢ
は、−｜ＶＴＰ｜の電圧レベルに設定される。ここで、
ＶＴＰは、ＭＯＳトランジスタＱ３Ｐのしきい値電圧を
示す。以下の説明においては、ｎチャネルＭＯＳトラン
ジスタはすべてしきい値電圧ＶＴＮを有し、ｐチャネル
ＭＯＳトランジスタはしきい値電圧ＶＴＰを有するとす
る。抵抗性素子Ｒ１〜Ｒ４の抵抗値は十分大きい値に設
定されており、ＭＯＳトランジスタＱ１ＮおよびＱ３Ｐ
は、それぞれダイオードモードで動作し、しきい値電圧
の絶対値の電圧降下を生じさせる。抵抗性素子Ｒ１およ
びＲ２は同じ抵抗値を有し、また抵抗性素子Ｒ３および
Ｒ４は同じ抵抗値を有する。抵抗性素子Ｒ１およびＲ２
が同じ抵抗値を有しており、抵抗性素子Ｒ１およびＲ２
それぞれにかかる電圧は同じ値を有する。したがって、
ノード１の電圧Ｖ１は、次式で与えられる。

【００４７】 Ｖ１＝（ＶＣＣ＋ＶＴＮ−ＶＴＮ）／２＋ＶＴＮ ＝ＶＣＣ／２＋ＶＴＮ …（１） 第２の電圧発生部ＶＧＡｂにおいても、抵抗性素子Ｒ３
およびＲ４にかかる電圧は同じである。したがって、ノ
ード２から出力される電圧Ｖ２は、次式で与えられる。

【００４８】 Ｖ２＝（ＶＣＣ−｜ＶＴＰ｜−（−｜ＶＴＰ｜））／２−｜ＶＴＰ｜ ＝ＶＣＣ／２−｜ＶＴＰ｜ …（２） ＭＯＳトランジスタＱ５は、ゲート電位がドレイン電位
（電源電圧ＶＣＣ）よりも低く（ＶＣＣ／２−ＶＴＮ≧
０）、ソースフォロアモードで動作する。したがって、
ＭＯＳトランジスタＱ５は、出力ノード３へＶＣＣ／２
の電圧を伝達する。ＭＯＳトランジスタＱ６は、ゲート
電位がドレイン電位よりも高く、出力ノード３の電圧を
ＶＣＣ／２の電圧レベルにクランプする。出力ノード３
の電圧Ｖ０が上昇すると、ＭＯＳトランジスタＱ５のゲ
ート−ソース間電圧が大きくなり、ＭＯＳトランジスタ
Ｑ５が導通し、電源ノード４ａから出力ノード３へ電流
を供給してこの出力ノード３上の電圧Ｖ０の電圧レベル
を上昇させる。出力ノード３の電圧Ｖ０が高くなると、
ＭＯＳトランジスタＱ６のゲート−ソース間電圧が大き
くなり、ＭＯＳトランジスタＱ６が導通し、この出力ノ
ード３から接地ノード４ｂへ電流を放電し、電圧Ｖ０の
電圧レベルを低下させる。このプッシュ・プル動作によ
り、出力ノード３の電圧Ｖ０は、ＶＣＣ／２の電圧レベ
ルに保持される。

【００４９】この図１に示す電圧発生回路の構成におい
ては、図２５に示す構成に比べて電圧発生部ＶＧＡａお
よびＶＧＡｂそれぞれにおいて、ＭＯＳトランジスタの
数が１つ少なくされており、また第３の電源ノード５上
の電圧ＶＰＰは、ＭＯＳトランジスタＱ１Ｎのしきい値
電圧の絶対値分高くされ、また第４の電源ノード６上の
電圧ＶＢＢは、ＭＯＳトランジスタＱ３Ｐのしきい値電
圧の絶対値だけ低くされている。第１の電圧発生部ＶＧ
Ａａおよび第２の電圧発生部ＶＧＡｂそれぞれにおい
て、電源ノード間の電圧差は、従来の構成に比べてしき
い値電圧の絶対値分大きくされる。第１の電圧発生部Ｖ
ＧＡａにおいては、ＶＣＣ＋ＶＴＮ＞ＶＴＮであり、電
源電圧ＶＣＣが発生され、高電圧ＶＰＰの電圧レベルが
上昇すると、確実にＭＯＳトランジスタＱ１Ｎをオン状
態にすることができ、安定に電圧ＶＣＣ／２＋ＶＴＮを
生成することができる。第２の電圧発生部ＶＧＡｂにお
いても、電圧ＶＢＢが−｜ＶＴＰ｜の電圧レベルにあれ
ば、電源電圧ＶＣＣ−｜ＶＴＰ｜＞−｜ＶＴＰ｜であ
り、電源電圧ＶＣＣが発生されているかぎり、この第２
の電圧発生部ＶＧＡｂに電流が流れ、安定に電圧ＶＣＣ
／２−｜ＶＴＰ｜の電圧レベルを生成することができ
る。

【００５０】すなわち、電源電圧ＶＣＣの電圧レベルが
低い場合であっても、第１および第２の電圧発生部ＶＧ
ＡａおよびＶＧＡｂにおいて電流の流れを生じさせるこ
とができ、安定に所望の電圧レベルの電圧を生成するこ
とができ、電源電圧ＶＣＣの動作範囲が広くなる。すな
わち、電源電圧ＶＣＣが０Ｖ近くにまで低下しても、出
力ノード３からは所定の電圧レベルの電圧Ｖ０を生成す
ることができる。

【００５１】出力ノード３上の電圧Ｖ０とノード１の電
圧Ｖ１の差はほぼしきい値電圧ＶＴＮとなり、また出力
ノード３と内部ノード２の間の電圧差はほぼ｜ＶＴＰ｜
となり、ＭＯＳトランジスタＱ５およびＱ６は、オン状
態とオフ状態の境界領域で動作しており、出力回路ＯＵ
Ｔにおいて電源ノード４ａから接地ノード４ｂへは、ほ
とんど電流は流れず、低消費電流で所望の電圧レベルの
電圧を生成することができる。

【００５２】なお、図１において、抵抗性素子Ｒ１〜Ｒ
４には、十分大きなチャネル抵抗（オン抵抗）を有する
ＭＯＳトランジスタが用いられてもよい。

【００５３】［実施の形態２］図２は、この発明の実施
の形態２の電圧発生回路の構成を示す図である。この図
２に示す電圧発生回路は、以下の点を除いて図１に示す
電圧発生回路と同じである。すなわち、第１の電圧発生
部ＶＧＡａにおいて、ｎチャネルＭＯＳトランジスタＱ
１Ｎに代えてダイオード接続されたｐチャネルＭＯＳト
ランジスタＱ１Ｐが用いられ、また第２の電圧発生部Ｖ
ＧＡｂにおいて、ｐチャネルＭＯＳトランジスタＱ３Ｐ
に代えて、ダイオード接続されたｎチャネルＭＯＳトラ
ンジスタＱ３Ｎが用いられる。

【００５４】抵抗性素子Ｒ１およびＲ２の抵抗値は、ｐ
チャネルＭＯＳトランジスタＱ１Ｐのチャネル抵抗より
も十分大きな値に設定される。また、抵抗性素子Ｒ３お
よびＲ４の抵抗値は、ｎチャネルＭＯＳトランジスタＱ
３Ｎのチャネル抵抗よりも十分大きい値に設定される。
抵抗性素子Ｒ１およびＲ２の抵抗値は等しく、また抵抗
性素子Ｒ３およびＲ４の抵抗値は等しくされる。このノ
ード１上の電圧Ｖ１およびノード２の電圧Ｖ２は、ＭＯ
ＳトランジスタＱ３ＰおよびＱ３Ｎがダイオードモード
で動作するためそれぞれ次式で与えられる。

【００５５】 Ｖ１＝（ＶＣＣ＋ＶＴＮ−｜ＶＴＰ｜）／２＋｜ＶＴＰ｜ ＝ＶＣＣ／２＋（ＶＴＮ＋｜ＶＴＰ｜）／２ Ｖ２＝（ＶＣＣ−ＶＴＮ＋｜ＶＴＰ｜）／２−｜ＶＴＰ｜ ＝ＶＣＣ／２−（ＶＴＮ＋｜ＶＴＰ｜）／２ ＭＯＳトランジスタＱ５およびＱ６は、ソースフォロア
モードで動作する。したがって、出力ノード３の電圧Ｖ
０は、次式（３）で与えられる。

【００５６】 Ｖ０＝ＶＣＣ／２＋（｜ＶＴＰ｜−ＶＴＮ）／２ …（３） しきい値電圧の絶対値ＶＴＮおよび｜ＶＴＰ｜はほぼ等
しいため、この出力ノード３からの電圧Ｖ０は、ほぼＶ
ＣＣ／２の電圧レベルとなる。

【００５７】この図２に示す構成においても、ＭＯＳト
ランジスタＱ５およびＱ６は、それぞれのゲート−ソー
ス間電圧がほぼしきい値電圧の絶対値に等しく、オン状
態とオフ状態の境界領域で動作する。ＭＯＳトランジス
タＱ５がオン状態のときには、ＭＯＳトランジスタＱ６
がオフ状態にあり、ＭＯＳトランジスタＱ６がオン状態
のときにはＭＯＳトランジスタＱ５がオフ状態とされ
る。このようなプッシュ・プル動作を行なっているた
め、電源ノード４ａから接地ノード４ｂへは、ほとんど
電流は流れず、低消費電力が実現される。また、電圧発
生部ＶＧＡａおよびＶＧＡｂにおいても、電源ノード間
の電圧が電源電圧ＶＣＣとＭＯＳトランジスタのしきい
値電圧ＶＴＮまたは｜ＶＴＰ｜との和に設定されてお
り、また１つのＭＯＳトランジスタが含まれているだけ
であり、電源電圧ＶＣＣが低い値であっても（原理的に
はＶＣＣ＝０Ｖでも）、確実にＭＯＳトランジスタＱ１
ＰおよびＱ３Ｎをオン状態とすることができ、安定に所
定の電圧レベルの電圧を生成して出力回路ＯＵＴへ与え
ることができる。したがって、図２に示す構成において
も、電源電圧ＶＣＣの電圧レベルが低い場合において
も、確実に所定の電圧レベルの電圧を電圧発生部から発
生させることができ、電源電圧ＶＣＣの動作範囲を広く
することができる。

【００５８】［実施の形態３］図３は、この発明の実施
の形態３である電圧発生回路の構成を示す図である。こ
の図３に示す電圧発生回路は、第３の電源ノード５およ
び第４の電源ノード６へ与えられる電圧レベルを除いて
図２に示す電圧発生回路の構成と同じである。図３に示
す構成においては、第３の電源ノード５へ与えられる電
圧ＶＰＰは、電圧ＶＣＣ＋｜ＶＴＰ｜の電圧レベルに設
定される。第４の電源ノード６へ与えられる電圧ＶＢＢ
は、−ＶＴＮの電圧レベルに設定される。この条件下で
は、ノード１の電圧Ｖ１およびノード２の電圧Ｖ２は、
次式で与えられる。

【００５９】 Ｖ１＝（ＶＣＣ＋｜ＶＴＰ｜−｜ＶＴＰ｜）／２＋｜ＶＴＰ｜ ＝ＶＣＣ／２＋｜ＶＴＰ｜ Ｖ２＝（ＶＣＣ−ＶＴＮ−（−ＶＴＮ））／２−ＶＴＮ ＝ＶＣＣ／２−ＶＴＮ ＭＯＳトランジスタＱ５およびＱ６がソースフォロアモ
ードで動作するため、出力ノード３に表われる電圧Ｖ０
は、次式で与えられる。

【００６０】Ｖ０＝ＶＣＣ／２＋｜ＶＴＰ｜−ＶＴＮ しきい値電圧ＶＴＮおよび｜ＶＴＰ｜はほぼ値が等しい
ため、この出力ノード３からの電圧Ｖ０は、ほぼＶＣＣ
／２の電圧レベルになる。

【００６１】この図３に示す構成においても、先の実施
の形態１および２の電圧発生回路と同様、低消費電力で
動作する電源電圧ＶＣＣの動作範囲の広い電圧発生回路
を実現することができる。

【００６２】［実施の形態４］図４は、この発明の実施
の形態４である電圧発生回路の構成を示す図である。こ
の図４に示す電圧発生回路は、以下の点を除いて、図１
に示す電圧発生回路と同じである。すなわち、第３の電
源ノード５へ与えられる電圧ＶＰＰがＶＣＣ＋｜ＶＴＰ
｜の電圧レベルに設定される。また、第４の電源ノード
６へ与えられる電圧ＶＢＢが−ＶＴＮの電圧レベルに設
定される。ＶＴＰは、ｐチャネルＭＯＳトランジスタＱ
３Ｐのしきい値電圧の絶対値であり、ＶＴＮは、ｎチャ
ネルＭＯＳトランジスタＱ１Ｎのしきい値電圧を示す。
この図４に示す構成においては、第１の電圧発生部ＶＧ
Ａａのノード１からは、次式で示す電圧Ｖ１が出力され
る。

【００６３】 Ｖ１＝（ＶＣＣ＋｜ＶＴＰ｜−ＶＴＮ）／２＋ＶＴＮ ＝ＶＣＣ／２＋ＶＴＮ／２＋｜ＶＴＰ｜／２ また第２の電圧発生部ＶＧＡｂのノード２からは、次式
で示す電圧Ｖ２が出力される。

【００６４】 Ｖ２＝（ＶＣＣ−｜ＶＴＰ｜＋ＶＴＮ）／２−ＶＴＮ ＝ＶＣＣ／２−｜ＶＴＰ｜／２−ＶＴＮ／２ したがって、出力回路ＯＵＴの出力ノード３には、次式
で示される電圧Ｖ０が出力される。

【００６５】 Ｖ０＝ＶＣＣ／２＋｜ＶＴＰ｜／２−ＶＴＮ／２ この図４に示す構成においても、しきい値電圧の絶対値
ＶＴＮおよび｜ＶＴＰ｜はほぼ等しいため、この出力電
圧Ｖ０はほぼＶＣＣ／２の電圧レベルとなる。

【００６６】この第３の電源ノード５上の電圧ＶＰＰと
出力ノード３の電圧Ｖ０（接地電圧レベルを基準とする
電圧値）は、次の関係を満足する。

【００６７】ＶＰＰ＞Ｖ０ なぜならば、ＶＣＣ＋｜ＶＴＰ｜−ＶＣＣ−｜ＶＴＰ｜
＋ＶＴＮ＝ＶＣＣ＋ＶＴＮ＞０ このＶＰＰ＞２・Ｖ０の関係は、図３に示す構成におい
ても満たされている。すなわち、 ＶＣＣ＋｜ＶＴＰ｜−ＶＣＣ−２｜ＶＴＰ｜＋２・ＶＴ
Ｎ ２・ＶＴＮ−｜ＶＴＰ｜＞０ したがって、このＶＰＰ＞２（Ｖ０−ＶＳＳ）の関係を
満足する電圧を第３の電源ノードへ印加し、第４の電源
ノード６へ負電圧を印加することにより、電源電圧ＶＣ
Ｃの電圧レベルが小さい場合においても、安定に所望の
電圧レベルの電圧を生成することができる。

【００６８】［実施の形態５］図５は、この発明の実施
の形態５である電圧発生回路の構成を示す図である。図
５に示す電圧発生回路は、第３の電源ノード５上の電圧
ＶＰＰと第４の電源ノート６上の電圧ＶＢＢとから、出
力回路ＯＵＴに含まれるＭＯＳトランジスタＱ５および
Ｑ６のゲートへ与えられる第１および第２の電圧を生成
する。この電圧発生部ＶＧＡは、第３の電源ノード５と
内部ノード１の間に接続される高抵抗の抵抗性素子Ｒ５
と、内部ノード１と内部ノード７の間に接続されるダイ
オード接続されたｎチャネルＭＯＳトランジスタＱ７Ｎ
と、ノード７とノード２の間に接続される、ダイオード
接続されたｐチャネルＭＯＳトランジスタＱ８Ｐと、ノ
ード２と第４の電源ノード６の間に接続される高抵抗の
抵抗素子Ｒ６を含む。

【００６９】第３の電源ノード５へ与えられる電圧ＶＰ
Ｐは、ＶＣＣ＋ＶＴＮの電圧レベルに設定される。ここ
で、ＶＴＮはＭＯＳトランジスタＱ７Ｎのしきい値電圧
を示す。第４の電源ノード６上の電圧ＶＢＢは、−｜Ｖ
ＴＰ｜の電圧レベルに設定される。ＶＴＰは、ＭＯＳト
ランジスタＱ８Ｐのしきい値電圧を示す。抵抗性素子Ｒ
５およびＲ６はＭＯＳトランジスタＱ７ＮおよびＱ８Ｐ
のチャネル抵抗よりも十分大きな抵抗値を有し、かつ互
いに同じ抵抗値を有する。次に動作について説明する。

【００７０】今、抵抗性素子Ｒ５およびＲ６の抵抗値を
Ｒとし、第３の電源ノード５から第４の電源ノード６へ
流れる電流をＩで示す。ノード７上の電圧をＶｘで示す
と、次式が得られる。

【００７１】 ＶＣＣ＋ＶＴＮ−Ｖｘ＝Ｉ・Ｒ＋ＶＴＮ Ｖｘ＋｜ＶＴＰ｜＝｜ＶＴＰ｜＋Ｉ・Ｒ …（４） 式（４）から次式（５）が得られる。

【００７２】Ｉ・Ｒ＝Ｖｘ …（５） 式（５）を式（１）に代入して整理すると、次式（６）
が得られる。

【００７３】Ｖｘ＝ＶＣＣ／２ …（６） 式（６）から、内部ノード１上の電圧Ｖ１および内部ノ
ード２上の電圧Ｖ２は、それぞれ次式で与えられる。

【００７４】Ｖ１＝ＶＣＣ／２＋ＶＴＮ Ｖ２＝ＶＣＣ／２−｜ＶＴＰ｜ ＭＯＳトランジスタＱ５およびＱ６は、それぞれ電圧Ｖ
１およびＶ２をゲートに受けて、ソースフォロアモード
で動作する。したがって、この出力ノード３には、ＶＣ
Ｃ／２のレベルの電圧が出力される。

【００７５】この図５に示す構成においても、出力回路
ＯＵＴに含まれるＭＯＳトランジスタＱ５およびＱ６
は、それぞれのゲート−ソース間電圧がほぼ自身のしき
い値電圧の絶対値に等しく、オン状態とオフ状態の境界
領域で動作しており、この出力回路ＯＵＴにおいて電源
ノード４ａから接地ノード４ｂへは、ほとんど電流は流
れない。電圧発生部ＶＧＡにおいては、２つのダイオー
ド接続されたＭＯＳトランジスタが直列に接続される。
しかしながら、第３の電源ノード５上の電圧ＶＰＰと第
４の電源ノード６上の電圧ＶＢＢの差はＶＣＣ＋ＶＴＮ
＋｜ＶＴＰ｜である。したがって、原理的には、電源電
圧ＶＣＣが０Ｖに近い値であっても、ＭＯＳトランジス
タＱ７ＮおよびＱ８Ｐはともに導通状態となり、ＭＯＳ
トランジスタＱ７ＮおよびＱ８Ｐには、抵抗性素子Ｒ５
およびＲ６を介して微小電流が流れ、ダイオードモード
でこれらのＭＯＳトランジスタＱ７ＮおよびＱ８Ｐが動
作する。したがって、電源電圧ＶＣＣの電圧レベルが低
い場合においても、確実に所望の電圧レベルの電圧を生
成することができる。

【００７６】したがって図５に示す構成においても、低
消費電力で安定に所望の電圧レベルの電圧Ｖ０を生成す
ることのできる、電源電圧ＶＣＣの動作範囲の広い電圧
発生回路を実現することができる。

【００７７】［実施の形態６］図６は、この発明の実施
の形態６である電圧発生回路の構成を示す図である。図
６において、電圧発生部ＶＧＡは、第３の電源ノード５
とノード１の間に接続される高抵抗の抵抗性素子Ｒ５
と、ノード１とノード７の間に接続されるダイオード接
続されたｐチャネルＭＯＳトランジスタＱ７Ｐと、ノー
ド７とノード２の間に接続されるダイオード接続された
ｎチャネルＭＯＳトランジスタＱ８Ｎと、ノード２と第
４の電源ノード６の間に接続される高抵抗の抵抗性素子
Ｒ６を含む。第３の電源ノード５へ与えられる電圧ＶＰ
Ｐは、ＶＣＣ＋｜ＶＴＰ｜の電圧レベルに設定される。
第４の電源ノード６へ印加される電圧ＶＢＢは、−ＶＴ
Ｎの電圧レベルに設定される。ＶＴＰおよびＶＴＮは、
ＭＯＳトランジスタＱ７ＰおよびＱ８Ｎのそれぞれのし
きい値電圧を示す。ノード１上の電圧が、出力回路ＯＵ
Ｔに含まれるＭＯＳトランジスタＱ５のゲートへ与えら
れる。ノード２上の電圧が出力回路ＯＵＴに含まれるｐ
チャネルＭＯＳトランジスタＱ６のゲートへ与えられ
る。次に動作について説明する。

【００７８】抵抗素子Ｒ５およびＲ６の抵抗値は互いに
等しくＲとし、この抵抗値Ｒが、ＭＯＳトランジスタＱ
７ＰおよびＱ８Ｎのチャネル抵抗より十分高い値とす
る。この場合、ＭＯＳトランジスタＱ７ＰおよびＱ８Ｎ
は、ダイオードモードで動作し、それぞれのしきい値電
圧の絶対値の電圧降下を生じさせる。第３の電源ノード
５とノード７の間の電圧から、次式が得られる。

【００７９】 ＶＣＣ＋｜ＶＴＰ｜−Ｖｘ＝Ｉ・Ｒ＋｜ＶＴＰ｜ ここで、Ｖｘはノード７上の電圧を示す。また、ノード
７と第４の電源ノード６の間の電圧は、次式で与えられ
る。

【００８０】Ｖｘ＋ＶＴＮ＝Ｉ・Ｒ＋ＶＴＮ 上２式から、 Ｖｘ＝ＶＣＣ／２ が得られる。したがって、ノード１上の電圧Ｖ１および
ノード２上の電圧Ｖ２は、それぞれ次式で与えられる。

【００８１】Ｖ１＝ＶＣＣ／２＋｜ＶＴＰ｜ Ｖ２＝ＶＣＣ／２−ＶＴＮ 出力回路ＯＵＴにおいては、ＭＯＳトランジスタＱ５
が、第１の電源ノード４ａから以下の式で示される電圧
を出力ノード３へ伝達する。

【００８２】ＶＣＣ／２＋｜ＶＴＰ｜−ＶＴＮ 一方、出力回路ＯＵＴのＭＯＳトランジスタＱ６は、出
力ノード３を次式で与えられる電圧レベルにまで放電す
る。

【００８３】ＶＣＣ／２−ＶＴＮ＋｜ＶＴＰ｜ したがって、出力ノード３上の電圧Ｖ０は、次式で与え
られる。

【００８４】Ｖ０＝ＶＣＣ／２＋｜ＶＴＰ｜−ＶＴＮ この図６に示す構成においても、ＶＴＮと｜ＶＴＰ｜の
値がほぼ等しいため、出力ノード３からの電圧Ｖ０は、
ほぼＶＣＣ／２となる。

【００８５】この図６に示す構成においても、第３の電
源ノード５へは、出力ノード３に与えられる電圧Ｖ０
（接地電圧を基準とする）の値の２倍以上の電圧が印加
されている。

【００８６】ＶＣＣ＋｜ＶＴＰ｜−ＶＣＣ−２｜ＶＴＰ
｜＋２・ＶＴＮ＝２・ＶＴＮ−｜ＶＴＰ｜＞０ 電圧発生部ＶＧＡにおいては、ダイオード接続されたＭ
ＯＳトランジスタが２個直列に接続されている。第３の
電源ノード５と第４の電源ノード６の電圧は、それぞれ
しきい値電圧分変化しているため、第５の実施の形態の
電圧発生回路と同様、電源電圧ＶＣＣが極めて低い値で
あっても、ＭＯＳトランジスタＱ７ＰおよびＱ８Ｎがオ
ン状態となり、確実に所望の電圧レベルの電圧をノード
１および２に生成することができる。また出力回路ＯＵ
Ｔにおいても、ＭＯＳトランジスタＱ５およびＱ６は、
そのゲート−ソース間電圧をほぼ自身のしきい値電圧の
絶対値に等しく、オン状態とオフ状態の境界領域で動作
しており、かつプッシュプル態様で動作するため、電源
ノード４ａから接地ノード４ｂへの貫通電流はほとんど
生じない。したがって、この図６に示す電圧発生回路に
おいても、低消費電流で安定に所望の電圧レベルの電圧
を生成することのできる、電源電圧ＶＣＣの動作範囲の
広い電圧発生回路を得ることができる。

【００８７】なお、実施の形態５および６において、抵
抗性素子Ｒ５およびＲ６は、大きなチャネル抵抗を有す
るＭＯＳトランジスタで構成されてもよい。

【００８８】［実施の形態７］図７は、この発明の実施
の形態７である電圧発生回路の構成を示す図である。図
７において、電圧発生回路ＶＧＢは、第３の電源ノード
５上の電圧ＶＰＰと第４の電源ノード６上の電圧ＶＢＢ
とから第３および第４の電圧をそれぞれノード８および
ノード９上に出力する電圧発生部ＶＧＢａと、第３の電
源ノード５上の電圧ＶＰＰと第４の電源ノード６上の電
圧ＶＢＢとから第５の電圧を生成してノード１０上に出
力する電圧発生部ＶＧＢｂと、第３の電源ノード５上の
電圧ＶＰＰと接地ノード４ｂ上の電圧とを受け、電圧発
生部ＶＧＢａおよびＶＧＢｂからの第３および第５の電
圧に従って、出力回路ＯＵＴに含まれるＭＯＳトランジ
スタＱ５のゲートへ与えられる第１の電圧を生成する電
圧発生部ＶＧＢｃと、電源ノード４ａと第４の電源ノー
ド６の間に接続され、電圧発生部ＶＧＢａおよびＶＧＢ
ｂからの第４および第５の電圧に従って、出力回路ＯＵ
Ｔに含まれるＭＯＳトランジスタＱ６のゲートへ与えら
れる第２の電圧を生成する電圧発生部ＶＧＢｄを含む。
出力回路ＯＵＴは、先の第１〜第６の実施の形態と同
様、ｎチャネルＭＯＳトランジスタＱ５およびｐチャネ
ルＭＯＳトランジスタＱ６を含む。

【００８９】電圧発生部ＶＧＢａは、第３の電源ノード
５とノード８の間に接続される高抵抗の抵抗性素子Ｒ５
と、ノード８とノード７の間に互いに直列に接続される
各々がダイオード接続されたｎチャネルＭＯＳトランジ
スタＱ９ＮおよびＱ７Ｎと、ノード７とノード９の間に
互いに直列に接続される、各々がダイオード接続された
ｐチャネルＭＯＳトランジスタＱ８ＰおよびＱ１０Ｐ
と、ノード９と第４の電源ノード６の間に接続される高
抵抗の抵抗性素子Ｒ６を含む。抵抗性素子Ｒ５およびＲ
６の抵抗値は、ＭＯＳトランジスタＱ７Ｎ、Ｑ８Ｐ、Ｑ
９ＮおよびＱ１０Ｐのそれぞれのチャネル抵抗よりも十
分大きな値に設定される。

【００９０】電圧発生部ＶＧＢｂは、第３の電源ノード
５とノード１０の間に直列に接続される高抵抗の抵抗性
素子Ｒ７、ｎチャネルＭＯＳトランジスタＱ１３Ｎおよ
びｐチャネルＭＯＳトランジスタＱ１１Ｐを含む。ＭＯ
ＳトランジスタＱ１３ＮおよびＱ１１Ｐは、それぞれダ
イオード接続され、第３の電源ノード５からノード１０
へ向かってそのしきい値電圧の絶対値に等しい電圧降下
を生じさせる。

【００９１】電圧発生部ＶＧＢｂは、さらに、ノード１
０と第４の電源ノード６との間に直列に接続されるｎチ
ャネルＭＯＳトランジスタＱ１２Ｎ、ｐチャネルＭＯＳ
トランジスタＱ１４Ｐ、および高抵抗の抵抗性素子Ｒ８
を含む。ＭＯＳトランジスタＱ１２ＮおよびＱ１４Ｐ
は、それぞれダイオード接続され、ノード１０から第４
の電源ノード６に向かってそれぞれしきい値電圧の絶対
値分の電圧降下を生じさせる。

【００９２】電圧発生部ＶＧＢｃは、第３の電源ノード
５とノード１の間に接続され、そのゲートに電圧発生部
ＶＧＢａからノード８上に生成された第３の電圧を受け
るｎチャネルＭＯＳトランジスタＱ１５と、ノード１と
接地ノード４ｂの間に接続され、そのゲートに電圧発生
部ＶＧＢｂのノード１０上に発生された第５の電圧を受
けるｐチャネルＭＯＳトランジスタＱ１６を含む。電圧
発生部ＶＧＢｄは、電源ノード４ａとノード２の間に接
続され、そのゲートが電圧発生部ＶＧＢｂのノード１０
に接続されるｎチャネルＭＯＳトランジスタＱ１７と、
ノード２と第４の電源ノード６の間に接続され、そのゲ
ートが電圧発生部ＶＧＢａからノード９上に発生された
第４の電圧を受けるｐチャネルＭＯＳトランジスタＱ１
８を含む。ノード１が出力回路ＯＵＴのｎチャネルＭＯ
ＳトランジスタＱ５のゲートに接続され、ノード２が、
出力回路ＯＵＴのｐチャネルＭＯＳトランジスタＱ６に
接続される。次に動作について説明する。

【００９３】第３の電源ノード５へ与えられる電圧ＶＰ
ＰがＶＣＣ＋２・ＶＴＮの電圧レベルに設定され、第４
の電源ノード６上の電圧ＶＢＢは、−２｜ＶＴＰ｜の電
圧レベルに設定される。抵抗性素子Ｒ５およびＲ６の抵
抗値は、この経路に含まれるＭＯＳトランジスタのチャ
ネル抵抗よりも十分大きくされており、ＭＯＳトランジ
スタＱ７Ｎ、Ｑ８Ｐ、Ｑ９ＮおよびＱ１０Ｐは、それぞ
れしきい値電圧の絶対値の電圧降下を生じさせるダイオ
ードモード下で動作する。抵抗性素子Ｒ５およびＲ６の
抵抗値がともに等しくＲであり、この電圧発生部ＶＧＢ
ａにおいて電流Ｉが流れるとすると、ノード７と第３の
電源ノード５の間の電圧が次式で与えられる。

【００９４】ＶＣＣ＋２・ＶＴＮ−Ｖｘ＝Ｉ・Ｒ＋ＶＴ
Ｎ＋｜ＶＴＰ｜ ここで、Ｖｘはノード７上の電圧を示す。一方、ノード
７と第４の電源ノード６の間の電圧は、次式で与えられ
る。

【００９５】 Ｖｘ＋２｜ＶＴＰ｜＝２｜ＶＴＰ｜＋Ｉ・Ｒ 上式からＩ・Ｒの項を消去すると、ノード７上の電圧Ｖ
ｘは、次式で与えられる。

【００９６】Ｖｘ＝ＶＣＣ／２ したがって、ノード８上の電圧Ｖ８およびノード９上の
電圧Ｖ９は、それぞれ次式で与えられる。

【００９７】 Ｖ８＝ＶＣＣ／２＋２・ＶＴＮ …（７） Ｖ９＝ＶＣＣ／２−２｜ＶＴＰ｜ …（８） 電圧発生回路または、電圧発生部ＶＧＢｂにおいて、抵
抗性素子Ｒ７およびＲ８の抵抗値は、この経路に含まれ
るＭＯＳトランジスタのチャネル抵抗よりも十分大きい
値に設定される。また抵抗性素子Ｒ７およびＲ８の抵抗
値は、互いに等しくＲであるとし、この経路に流れる電
流をＩとすると、電圧発生部ＶＧＢａと同様にして、ノ
ード１０の上の電圧をＶｙとすると、次式が得られる。

【００９８】ＶＣＣ＋２・ＶＴＮ−Ｖｙ＝Ｉ・Ｒ＋ＶＴ
Ｎ＋｜ＶＴＰ｜ Ｖｙ＋２｜ＶＴＰ｜＝ＶＴＮ＋｜ＶＴＰ｜＋Ｉ・Ｒ この２つの式からＩ・Ｒの式を消去すると、次式が得ら
れる。

【００９９】 Ｖｙ＝ＶＣＣ／２＋ＶＴＮ−｜ＶＴＰ｜ …（９） 電圧発生部ＶＧＢｃにおいて、ＭＯＳトランジスタＱ１
５は、そのゲート電位はドレイン電位（第３の電源ノー
ド５の電位）よりも低いので、ＭＯＳトランジスタＱ１
５はソースフォロアモードで動作する。したがって、ノ
ード１の電圧は、ＭＯＳトランジスタＱ１５により、Ｖ
ＣＣ／２＋ＶＴＮのレベルにまで充電される。ノード１
の電圧が、この電圧レベルよりも高くなると、式（９）
で示される電圧Ｖｙとノード１上の電圧Ｖ１との差がＭ
ＯＳトランジスタＱ１６のしきい値電圧の絶対値よりも
大きくなり、ＭＯＳトランジスタＱ１６がオン状態とな
り、ノード１の電位を低下させる。ＭＯＳトランジスタ
Ｑ１６は、このノード１の電圧Ｖ１を、ＶＣＣ／２＋Ｖ
ＴＮのレベルまで放電する。したがって、ノード１の電
圧Ｖ１は、次式で与えられる。

【０１００】Ｖ１＝ＶＣＣ／２＋ＶＴＮ 同様にして、電圧発生部ＶＧＢｄにおいても、ＭＯＳト
ランジスタＱ１７は、ソースフォロアモードで動作し、
ノード２の電位を、ＶＣＣ／２−｜ＶＴＰ｜の電位レベ
ルまで充電する。この電圧レベルよりも高くなると、Ｍ
ＯＳトランジスタＱ１８がオン状態となり、ノード２の
電位をＶＣＣ／２−｜ＶＴＰ｜のレベルまで放電する。
したがって、ノード２の電圧Ｖ２は、次式で与えられ
る。

【０１０１】Ｖ２＝ＶＣＣ／２−｜ＶＴＰ｜ 出力回路ＯＵＴにおいては、ＭＯＳトランジスタＱ５お
よびＱ６がソースフォロアモードで動作する。したがっ
て、出力ノード３上の電圧Ｖ０は、ＶＣＣ／２の電圧レ
ベルとなる。出力回路ＯＵＴにおいては、ＭＯＳトラン
ジスタＱ５およびＱ６のゲート−ソース間電圧は、それ
ぞれのしきい値電圧の絶対値に等しく、オン状態とオフ
状態の境界領域で動作している。したがって、消費電流
が十分小さくされ、また出力ノード３上の電圧が上昇す
れば、ＭＯＳトランジスタＱ６がオン状態となり、また
この出力ノード３上の電圧Ｖ０が低下すると、ＭＯＳト
ランジスタＱ５がオン状態となる。したがって、低消費
電流で安定にＶＣＣ／２レベルの電圧Ｖ０を出力するこ
とができる。

【０１０２】電圧発生部ＶＧＢｃおよびＶＧＢｄにおい
ても、それぞれＭＯＳトランジスタＱ１５〜Ｑ１８は、
オン状態とオフ状態の境界領域で動作しており、安定時
においては、その消費電流が極めて小さくなる。また、
ＭＯＳトランジスタＱ１５およびＱ１６が、一方がオン
状態のときは他方がオフ状態となるプッシュ・プル動作
を行なうため、ＭＯＳトランジスタＱ５の電圧レベルを
所定電圧レベルに安定に維持することができる。同様、
ＭＯＳトランジスタＱ１７およびＱ１８がプッシュ・プ
ル動作を行なっており、ＭＯＳトランジスタＱ６のゲー
ト電位を所定レベルに安定に維持することができる。

【０１０３】この電圧発生回路から出力される電圧Ｖ０
が、ＤＲＡＭのビット線プリチャージ電圧ＶＢＬまたは
セルプレート電圧ＶＣＰとして利用される場合、出力ノ
ード３には、ビット線容量またはセルプレート容量によ
る大きな寄生容量が存在する。この大きな寄生容量を高
速で充電しかつ安定に所定の電圧レベルに維持するため
には、出力回路ＯＵＴのＭＯＳトランジスタＱ５および
Ｑ６のサイズ（チャネル幅Ｗまたはチャネル幅Ｗとチャ
ネル長Ｌの比）が大きくされる。したがって、ＭＯＳト
ランジスタＱ５およびＱ６のゲート容量がかなり大きな
値となる。このような大きなゲート容量を、大きな抵抗
値を有する抵抗を介して充電する場合、その電位の立上
がり時、抵抗とゲート容量によるＲＣ遅延により、ＭＯ
ＳトランジスタＱ５およびＱ６のゲート電位の上昇が遅
くなる。すなわち、電源投入時、ＭＯＳトランジスタＱ
５およびＱ６の電位が所定電位レベルに安定化するのに
長時間を要し、電源投入後ＤＲＡＭを動作状態とするま
で長時間を要し、電源投入後高速でＤＲＡＭを動作状態
とすることができなくなるという問題が生じる。

【０１０４】しかしながら、図７に示すように、この出
力回路ＯＵＴのＭＯＳトランジスタＱ５およびＱ６のゲ
ートをＭＯＳトランジスタＱ１５〜Ｑ１８で駆動するこ
とにより、以下に説明するようにこの電位立上がりが遅
くなるという問題を解消することができる。すなわち、
ＭＯＳトランジスタＱ１５〜Ｑ１８は、単にＭＯＳトラ
ンジスタＱ５およびＱ６のゲート容量を駆動することが
要求されるだけであり、ビット線容量およびセルプレー
ト容量に比べて、これらのＭＯＳトランジスタＱ５およ
びＱ６のゲート容量は十分小さい。したがって、ＭＯＳ
トランジスタＱ１５〜Ｑ１８のサイズ（チャネル幅また
はチャネル幅とチャネル長の比）をＭＯＳトランジスタ
Ｑ５およびＱ６のそれの１／１０ないし１／１００程度
の大きさにすることができる。したがって、ＭＯＳトラ
ンジスタＱ１５〜Ｑ１８のゲート容量は応じて小さくさ
れ、抵抗値の大きな抵抗素子を介してこれらのＭＯＳト
ランジスタＱ１５〜Ｑ１８のゲートを充電する構成とし
ても、その電位の上昇速度は、ＭＯＳトランジスタＱ５
およびＱ６のゲート電位を抵抗素子を介して駆動する場
合と比べて１０ないし１００倍程度速くすることができ
る。応じて、出力ノード３からの電圧Ｖ０の立上がりを
速くすることができる。

【０１０５】したがって、図７に示す構成の電圧発生回
路を用いることにより、電源投入後高速で安定な電圧Ｖ
０を生成することができる。さらに、電圧発生部ＶＧＢ
ａおよびＶＧＢｂにおいては、第３の電源ノード５の電
圧と第４の電源ノード６の電圧の差は、ＶＣＣ＋２・Ｖ
ＴＮ＋２｜ＶＴＰ｜の大きさに設定することができ、各
経路におけるＭＯＳトランジスタは、電源電圧ＶＣＣが
小さい値であっても確実にオン状態となり、電源電圧Ｖ
ＣＣの値が小さい場合であっても、確実にダイオードモ
ードで動作し、必要とされるレベルの電圧を生成するこ
とができる。

【０１０６】なお、図７に示す構成において、電圧発生
部ＶＧＢｂにおいて、ＭＯＳトランジスタＱ１３ＮとＭ
ＯＳトランジスタＱ１１Ｐの位置が交換されてもよく、
またＭＯＳトランジスタＱ１２ＮとＭＯＳトランジスタ
Ｑ１４Ｐの位置が交換されてもよい。

【０１０７】［実施の形態８］図８は、この発明の実施
の形態８である電圧発生回路の構成を示す図である。図
８に示す電圧発生回路の構成は、電圧発生部ＶＧＢａの
構成を除いて、図７に示す電圧発生回路の構成と同じで
あり、対応する部分には同一の参照番号を付す。

【０１０８】電圧発生部ＶＧＢａにおいては、ノード８
とノード７の間に、ダイオード接続されたｐチャネルＭ
ＯＳトランジスタＱ９ＰおよびＱ７Ｐが直列に接続され
る。またノード７とノード９の間に、ダイオード接続さ
れたｎチャネルＭＯＳトランジスタＱ８ＮおよびＱ１０
Ｎが互いに直列に接続される。次に動作について説明す
る。

【０１０９】抵抗性素子Ｒ５およびＲ６の抵抗値は、Ｍ
ＯＳトランジスタＱ９Ｐ、Ｑ７Ｐ、Ｑ８ＮおよびＱ１０
Ｎのチャネル抵抗よりも十分高い値に設定される。した
がって、これらのＭＯＳトランジスタは、第３の電源ノ
ード５から第４の電源ノード６に向かってしきい値電圧
の絶対値の電圧降下を生じさせる。今、この電圧発生部
ＶＧＢａを流れる電流をＩとすると、次の関係式が求め
られる。

【０１１０】 ＶＣＣ＋２・ＶＴＮ−Ｖｘ＝Ｉ・Ｒ＋２｜ＶＴＰ｜ Ｖｘ＋２｜ＶＴＰ｜＝２・ＶＴＮ＋Ｉ・Ｒ 上の２式からＩ・Ｒを消去すると、次式が得られる。

【０１１１】 Ｖｘ＝ＶＣＣ／２＋２・ＶＴＮ−２｜ＶＴＰ｜ したがって、ノード８上の電圧Ｖ８およびノード９上の
電圧Ｖ９は、それぞれ次式で与えられる。

【０１１２】Ｖ８＝ＶＣＣ／２＋２・ＶＴＮ Ｖ９＝ＶＣＣ／２−２｜ＶＴＰ｜ すなわち、ノード８および９上の電圧Ｖ８およびＶ９
は、ともに、図７に示す電圧発生回路におけるノード８
およびノード９上の電圧と同じ電圧レベルである。した
がって、この図８に示す回路構成を用いても、第７の実
施の形態の電圧発生回路と同様の作用効果を奏する。

【０１１３】またノード８とノード９の間には、２つの
ｐチャネルＭＯＳトランジスタと２つのｎチャネルＭＯ
Ｓトランジスタが互いに直列に接続されかつそれぞれが
ダイオード接続されていれば同様の効果を得ることがで
き、これらのＭＯＳトランジスタの配列順序は任意であ
る。

【０１１４】［実施の形態９］図９は、この発明の実施
の形態９である電圧発生回路の構成を示す図である。こ
の図９に示す電圧発生回路は、電圧発生部ＶＧＢｂの構
成、第３の電源ノード５へ与えられる電圧ＶＰＰの電圧
レベルおよび第４の電源ノード６へ与えられる電圧ＶＢ
Ｂの電圧レベルを除いて、図７に示す構成と同じであ
り、対応する部分には同一の参照番号を付す。

【０１１５】電圧発生部ＶＧＢｂは、第３の電源ノード
５とノード１０の間に接続される高抵抗の抵抗性素子Ｒ
９と、ノード１０と第４の電源ノード６の間に接続され
る高抵抗の抵抗性素子Ｒ１０を含む。抵抗性素子Ｒ９お
よびＲ１０は、同じ抵抗値を有する。低消費電力化の観
点から、抵抗性素子Ｒ９およびＲ１０は、高い抵抗値を
有する。抵抗性素子Ｒ９およびＲ１０は、高いチャネル
抵抗を有するＭＯＳトランジスタで構成されてもよい。
第３の電源ノード５へ与えられる電圧ＶＰＰは、ＶＣＣ
＋ＶＴＮ＋｜ＶＴＰ｜の電圧レベルに設定される。第４
の電源ノード６へ与えられる電圧ＶＢＢは、−（｜ＶＴ
Ｐ｜＋ＶＴＮ）の電圧レベルに設定される。ＶＴＮは、
この電圧発生部分ＶＧＢａに含まれるｎチャネルＭＯＳ
トランジスタのしきい値電圧の絶対値を示し、ＶＴＮ
は、この電圧発生部ＶＧＢａに含まれるＭＯＳトランジ
スタのしきい値電圧を示す。次に動作について説明す
る。

【０１１６】抵抗性素子Ｒ９およびＲ１０は、同じ抵抗
値を有しており、ノード１０上の電圧Ｖｙは、 （ＶＰＰ＋ＶＢＢ）／２＝ＶＣＣ／２ の電圧レベルに設定される。電圧発生部ＶＧＢａについ
ては、ノード７上の電圧をＶｘとすると、次式が得られ
る。

【０１１７】ＶＣＣ＋ＶＴＮ＋｜ＶＴＰ｜−Ｖｘ＝２・
ＶＴＮ＋Ｉ・Ｒ Ｖｘ＋ＶＴＮ＋｜ＶＴＰ｜＝２｜ＶＴＰ｜＋Ｉ・Ｒ 上記２式からＩ・Ｒの項を消去すると、次式が得られ
る。

【０１１８】Ｖｘ＝ＶＣＣ／２＋｜ＶＴＰ｜−ＶＴＮ したがって、ノード８上の電圧Ｖ８およびノード９上の
電圧Ｖ９は、それぞれ次式で与えられる。

【０１１９】Ｖ８＝Ｖｘ＋２・ＶＴＮ＝ＶＣＣ／２＋｜
ＶＴＰ｜＋ＶＴＮ Ｖ９＝Ｖｘ−２｜ＶＴＰ｜＝ＶＣＣ／２−｜ＶＴＰ｜−
ＶＴＮ したがって、電圧発生部ＶＧＢｃのノード１からは、次
式で示される電圧Ｖ１が出力される。

【０１２０】Ｖ１＝ＶＣＣ／２＋｜ＶＴＰ｜ また電圧発生部ＶＧＢｄのノード２からは、次式で示さ
れる電圧Ｖ２が出力される。

【０１２１】Ｖ２＝ＶＣＣ／２−ＶＴＮ したがって、出力回路ＯＵＴからは、次式で示される電
圧Ｖ０が出力される。

【０１２２】Ｖ０＝ＶＣＣ／２＋｜ＶＴＰ｜−ＶＴＮ ＶＴＮは｜ＶＴＰ｜にほぼ等しいため、この出力ノード
３からの電圧Ｖ０は、ほぼＶＣＣ／２の電圧レベルとな
る。

【０１２３】この図９に示す構成においては、電圧発生
部ＶＧＢｂにおいては、ＭＯＳトランジスタが設けられ
ていないため、先の第７および第８の実施の形態の構成
に比べて、構成要素数を低減することができる。図９に
示す構成においても、電圧発生部ＶＧＢａにおいて、第
３の電源ノード５上の電圧ＶＰＰと第４の電源ノード６
上の電圧ＶＢＢの差が、次式で与えられる。

【０１２４】 ＶＰＰ−ＶＢＢ＝ＶＣＣ＋２・ＶＴＮ＋２｜ＶＴＰ｜ したがって、この電圧発生部ＶＧＢａにおいて２つのｎ
チャネルＭＯＳトランジスタおよび２つのｐチャネルＭ
ＯＳトランジスタが直列に接続されていても、確実にこ
れらのＭＯＳトランジスタをオン状態とすることがで
き、低い電源電圧ＶＣＣの場合においても、確実に所望
の電圧レベルの電圧を生成することができる。

【０１２５】なお、ＭＯＳトランジスタＱ１５のドレイ
ンが第３の電源ノード５に接続され、またＭＯＳトラン
ジスタＱ１８のドレインが第４の電源ノード６に接続さ
れているのは、これらのＭＯＳトランジスタＱ１５およ
びＱ１８を、確実にソースフォロアモードで動作させる
ためである（このソースフォロアモードについては、後
に詳細に説明する）。

【０１２６】なお、この図９に示す構成においても、以
下に示すように、第３の電源ノード５上の電圧ＶＰＰ
は、出力ノード３上の電圧Ｖ０に対し、ＶＰＰ＞２・Ｖ
０の関係を満足している。

【０１２７】 ＶＰＰ−２・Ｖ０＝３・ＶＴＮ−｜ＶＴＰ｜＞０ 以上のように、この実施の形態９の電圧発生回路におい
ても、低消費電力で電源電圧ＶＣＣの広い範囲にわたっ
て安定に所望の電圧レベルを生成することのできる電圧
発生回路を得ることができる。また、電源投入後、高速
で電圧Ｖ０を所定の電圧レベルに設定することが可能と
なる。

【０１２８】［実施の形態１０］図１０は、この発明の
実施の形態１０である電圧発生回路の構成を示す図であ
る。図１０に示す電圧発生回路は、図９に示す電圧発生
回路と、以下の構成を除いて同じ構成を備える。図１０
に示す電圧発生回路の電圧発生部ＶＧＢａにおいては、
ノード８とノード７の間に、それぞれがダイオード接続
されたｐチャネルＭＯＳトランジスタＱ９ＰおよびＱ７
Ｐが互いに直列に接続され、かつノード７とノード９の
間に、それぞれがダイオード接続されたｎチャネルＭＯ
ＳトランジスタＱ８ＮおよびＱ１０Ｎが互いに直列に接
続される。

【０１２９】次に動作について説明する。抵抗性素子Ｒ
５およびＲ６の抵抗値をＲとし、この抵抗値Ｒは、ＭＯ
ＳトランジスタＱ７Ｐ、Ｑ８Ｎ、Ｑ９ＰおよびＱ１０Ｎ
のチャネル抵抗よりも十分大きく設定する。この電圧発
生部ＶＧＢａにおいて流れる電流をＩとすると、次の関
係式が得られる。

【０１３０】 ＶＰＰ−Ｖｘ＝ＶＣＣ＋ＶＴＮ＋｜ＶＴＰ｜−Ｖｘ ＝Ｉ・Ｒ−２｜ＶＴＰ｜ Ｖｘ−ＶＢＢ＝Ｖｘ＋｜ＶＴＰ｜＋ＶＴＮ ＝２｜ＶＴＰ｜＋Ｉ・Ｒ 上２式から、項Ｉ・Ｒを消去すると、次式が得られる。

【０１３１】Ｖｘ＝ＶＣＣ／２＋ＶＴＮ−｜ＶＴＰ｜ したがって、ノード８およびノード９上の電圧Ｖ８およ
びＶ９は、それぞれ次式で与えられる。

【０１３２】 Ｖ８＝Ｖｘ＋２｜ＶＴＰ｜＝ＶＣＣ／２＋ＶＴＮ＋｜Ｖ
ＴＰ｜ Ｖ９＝Ｖｘ−２｜ＶＴＰ｜＝ＶＣＣ／２−｜ＶＴＰ｜−
ＶＴＮ このノード８および９上の電圧Ｖ８およびＶ９は、図９
に示す電圧発生回路におけるノード８およびノード９に
おける電圧と同じ値である。したがって、この図１０に
示す回路構成を用いても、図９に示す電圧発生回路と同
じ動作が実現され、同じ効果を得ることができる。

【０１３３】なお、この電圧発生部ＶＧＢａにおいて、
ノード８とノード９の間には、２つのダイオード接続さ
れたｐチャネルＭＯＳトランジスタと２つのダイオード
接続されたｎチャネルＭＯＳトランジスタが互いに直列
に接続されていれば、同様の効果を得ることができる。

【０１３４】［実施の形態１１］図１１は、この発明の
実施の形態１１である電圧発生回路の構成を示す図であ
る。図１１に示す電圧発生回路においては、第５の電圧
Ｖｙを発生するための電圧発生部ＶＧＢｂは設けられて
いない。電圧発生部ＶＧＢａが、この第５の電圧をも発
生する。電圧発生部ＶＧＢａは、第３の電源ノード５と
ノード８の間に接続される高抵抗の抵抗性素子Ｒ５と、
ノード８とノード７の間に互いに直列に接続される各々
がダイオード接続されたｎチャネルＭＯＳトランジスタ
Ｑ９ＮおよびｐチャネルＭＯＳトランジスタＱ７Ｐと、
ノード７とノード９の間に互いに直列に接続される各々
がダイオード接続されたｎチャネルＭＯＳトランジスタ
Ｑ８ＮおよびｐチャネルＭＯＳトランジスタＱ１０Ｐ
と、ノード９と第４の電源ノード６の間に接続される高
抵抗の抵抗性素子Ｒ６を含む。

【０１３５】抵抗性素子Ｒ５およびＲ６は、ＭＯＳトラ
ンジスタＱ７Ｐ、Ｑ８Ｎ、Ｑ９ＮおよびＱ１０Ｐのチャ
ネル抵抗よりも十分大きな抵抗値を有する。電圧発生部
ＶＧＢｃおよびＶＧＢｄならびに出力回路ＯＵＴの構成
は、先の第７ないし第１０の実施の形態の電圧発生回路
の構成と同じであり、対応する部分には同一の参照番号
を付す。第３の電源ノード５に印加される電圧ＶＰＰ
は、ＶＣＣ＋ＶＴＮ＋｜ＶＴＰ｜の電圧レベルを有し、
第４の電源ノード６へ与えられる電圧ＶＢＢは、−（｜
ＶＴＰ｜＋ＶＴＮ）の電圧レベルを有する。次に動作に
ついて説明する。

【０１３６】抵抗性素子Ｒ５およびＲ６は、ともに抵抗
値Ｒを有し、またこの電圧発生部ＶＧＢａにおいて第３
の電源ノード５から第４の電源ノード６へ流れる電流Ｉ
が流れると仮定する。ノード７上の電圧をＶｘとする
と、以下に示す関係が得られる。

【０１３７】 ＶＰＰ−Ｖｘ＝ＶＣＣ＋ＶＴＮ＋｜ＶＴＰ｜−Ｖｘ ＝Ｉ・Ｒ＋ＶＴＮ＋｜ＶＴＰ｜ Ｖｘ−ＶＢＢ＝Ｖｘ＋｜ＶＴＰ｜＋ＶＴＮ ＝ＶＴＮ＋｜ＶＴＰ｜＋Ｉ・Ｒ 上の２つの式から、項Ｉ・Ｒを消去すると、次式が得ら
れる。

【０１３８】Ｖｘ＝ＶＣＣ／２ したがって、ノード８上の電圧Ｖ８およびノード９上の
電圧Ｖ９は、それぞれ次式で表わされる。

【０１３９】Ｖ８＝ＶＣＣ／２＋｜ＶＴＰ｜＋ＶＴＮ Ｖ９＝ＶＣＣ／２−｜ＶＴＰ｜−ＶＴＮ ＭＯＳトランジスタＱ１５およびＱ１７は、それぞれソ
ースフォロアモードで動作し、ノード１およびノード２
からの電圧Ｖ１およびＶ２は、それぞれ次式で表わされ
る。

【０１４０】Ｖ１＝ＶＣＣ／２＋｜ＶＴＰ｜ Ｖ２＝ＶＣＣ／２−ＶＴＮ ノード１上の電圧Ｖ１が、この電圧レベルよりも上昇す
ると、ｐチャネルＭＯＳトランジスタルＱ１６がオン状
態となり、ノード１上の電圧Ｖ１の電圧レベルを低下さ
せる。このＭＯＳトランジスタＱ１６が放電することで
できる電圧レベルは、ＶＣＣ／２＋｜ＶＴＰ｜である。

【０１４１】また、同様に、ノード２上の電圧Ｖ２の電
圧レベルが上昇したとき、ＭＯＳトランジスタＱ１８が
動作し、ノード２上の電圧Ｖ２は、ＶＣＣ／２−ＶＴＮ
の電圧まで放電する。したがって、ノード１および２上
の電圧Ｖ１およびＶ２は、それぞれ、次式で示される電
圧レベルに保持される。

【０１４２】Ｖ１＝ＶＣＣ／２＋｜ＶＴＰ｜ Ｖ２＝ＶＣＣ／２−ＶＴＮ 出力回路ＯＵＴにおいては、ＭＯＳトランジスタＱ５お
よびＱ６がソースフォロアモードで動作するため、出力
ノード３上の電圧Ｖ０は、次式で表わされる。

【０１４３】Ｖ０＝ＶＣＣ／２＋｜ＶＴＰ｜−ＶＴＮ したがって、この図１１に示す回路構成を用いても、電
圧発生部ＶＧＢｃ、ＶＧＢｄおよび出力回路ＯＵＴが、
それぞれプッシュ・プル態様で動作するため、安定に所
定の電圧レベルの電圧を低消費電流で生成することがで
きる。

【０１４４】また、電圧発生部ＶＧＢａは、第３の電源
ノード５上の電圧ＶＰＰと第４の電源ノード６上の電圧
ＶＢＢの差は、電源電圧ＶＣＣからさらにこの電圧発生
部ＶＧＢａに含まれるＭＯＳトランジスタのしきい値電
圧の絶対値の和分高い値に設定される。したがって、電
源電圧ＶＣＣの電圧レベルが低い場合においても、確実
にこの電圧発生部ＶＧＢａに含まれるＭＯＳトランジス
タはすべてオン状態に設定することができ、低電源電圧
条件においても、安定に所定の電圧レベルの第３ないし
第５の電圧を生成することができる。

【０１４５】また、電圧発生部ＶＧＢａは、第５の電圧
も合わせて発生しており、第５の電圧を発生するための
電圧発生部ＶＧＢｂを設ける必要がなく、この電圧発生
部ＶＧＢｂにおける消費電流およびその占有面積をなく
することができ、低消費電流、かつ低占有面積の電圧発
生回路を実現することができる。

【０１４６】なお、この図１１に示す構成において、Ｍ
ＯＳトランジスタＱ９ＮとＭＯＳトランジスタＱ７Ｐの
位置が交換されてもよく、またＭＯＳトランジスタＱ８
ＮとＭＯＳトランジスタＱ１０Ｐの位置が交換されても
よい。

【０１４７】［その他の実施の形態］この電圧発生回路
ＶＧＢから出力される電圧Ｖ０は、電源電圧ＶＣＣの約
半分の電圧レベルを有するという表現を用いている。こ
れは、便宜的に用いたものであり、ＤＲＡＭにおいて実
際に必要とされる電圧値は、メモリセルキャパシタのス
トレージノードに記憶される“１”状態および“０”状
態に相当する電圧ＶＨおよびＶＬの中間値（ＶＨ＋Ｖ
Ｌ）／２またはメモリセルのデータが読出されるときの
ビット線の電圧（ワード線選択時におけるビット線の電
圧）を意味する。この間の事情について次に説明する。

【０１４８】今、図１２（Ａ）に示すように、メモリセ
ルキャパシタＣｓのストレージノードがビット線ＢＬが
接続される状態を考える。メモリセルキャパシタＣｓの
セルプレート電極へは、セルプレート電圧ＶＣＰが与え
られる。ビット線ＢＬには、寄生容量Ｃｂが存在する。
ビット線ＢＬが電圧ＶＢＬにプリチャージされている状
態を考える。メモリセルキャパシタＣｓのストレージノ
ードに、“１”の電圧が記憶されているとき、メモリセ
ル選択時においては、図１２（Ｂ）に示すように、ビッ
ト線ＢＬの電位は、ΔＶｈ上昇する。一方、メモリセル
キャパシタＣｓのストレージノードに“０”の電圧が格
納されている場合には、ビット線ＢＬの電位は、図１２
（Ｂ）に示すように、このプリチャージ電圧ＶＢＬから
ΔＶｌ低下する。以下、この読出電圧ΔＶｈおよびΔＶ
ｌについてまとめてみる。

【０１４９】今、メモリセルキャパシタＣｓの“１”状
態の電圧をＶＨ、“０”状態に対応する電圧をＶＬとす
る。情報“１”記憶状態および情報“０”記憶状態にお
けるメモリセルキャパシタＣｓのストレージノードの蓄
積電荷はそれぞれ次式（１０）および（１１）で表わさ
れる。

【０１５０】 “１”：Ｑ＝Ｃｓ・（ＶＨ−ＶＣＰ） …（１０） “０”：Ｑ＝Ｃｓ・（ＶＬ−ＶＣＰ） …（１１） 読出電圧ΔＶｈおよびΔＶｌの大きさが異なっていれ
ば、センスアンプの“１”データと“０”データに対す
るマージンが異なり、応じてセンスアンプの動作マージ
ンが低い方の読出電圧レベルにより決定され、センスマ
ージンが低下する。この読出電圧の大きさΔＶｈおよび
ΔＶｌを等しくするためには、上式（１０）および（１
１）で示した蓄積電荷量Ｑが、大きさが等しく、かつ符
号が反対であることが要求される。

【０１５１】すなわち、Ｃｓ・（ＶＨ−ＶＣＰ）＋Ｃｓ
・（ＶＬ−ＶＣＰ）＝０ 上式を変形すると、式（１２）が得られる。

【０１５２】 ＶＣＰ＝（ＶＨ＋ＶＬ）／２ …（１２） すなわち、セルプレート電圧ＶＣＰは、この“１”情報
記憶状態に対応する電圧ＶＨと“０”情報記憶状態に対
応する電圧ＶＬの中間値をとることが要求される。

【０１５３】ビット線ＢＬにおいては、同様、この電圧
ＶＨおよびＶＬの中間値をとる必要がある。同じ大きさ
の読出電圧ΔＶｈおよびΔＶｌが生成されても、ビット
線電位ＶＢＬが電圧ＶＨおよびＶＬの中間値からずれて
いる場合には、“１”データ読出時と“０”データ読出
時におけるビット線電位が異なるため、センスマージン
が低下するためである。したがって、これらのビット線
プリチャージ電圧ＶＢＬおよびセルプレート電圧ＶＣＰ
は、メモリセルキャパシタＣｓのストレージノードに蓄
積される“１”情報記憶状態に対応する電圧ＶＨと
“０”情報記憶状態に対応する電圧ＶＬの中間値に設定
される。この電圧発生回路ＶＧＢが生成する電圧Ｖ０
は、したがって、電源電圧の約半分というよりも、むし
ろ電圧ＶＨおよびＶＬの中間値またはビット線ＢＬのワ
ード線選択時における電圧レベルに対応する。

【０１５４】図１３は、ＭＯＳトランジスタのソースフ
ォロアモード動作を説明するための図である。図１３
（Ａ）にｎチャネルＭＯＳトランジスタを示し、図１３
（Ｂ）にｐチャネルＭＯＳトランジスタを示す。

【０１５５】図１３（Ａ）に示すように、ｎチャネルＭ
ＯＳトランジスタＮＱはソースフォロアモードで動作す
る場合、そのゲートＧの電圧Ｖｇと、ソースＳの電圧Ｖ
ｓの間には、次式で示される関係が成立する。

【０１５６】Ｖｓ＝Ｖｇ−ＶＴＮ ただし、ｎチャネルＭＯＳトランジスタＮＱは、飽和領
域で動作することが要求されるため、ドレインＤに与え
られる電圧Ｖｄは、以下の関係式を満足することが要求
される。

【０１５７】Ｖｄ≧Ｖｇ−ＶＴＮ ドレインＤの電圧Ｖｄは、上記の不等式を満足するかぎ
り、任意の値をとることができる。したがって、先の実
施の形態において、出力回路ＯＵＴに含まれる出力ノー
ド充電のためのＭＯＳトランジスタＱ５のドレインは、
電源ノード４ａに結合されて電源電圧ＶＣＣそのものを
受ける必要はない。ＶＣＣ±ΔＶＣＣの範囲の電圧（飽
和領域で動作させることが要求される）であればよい。
たとえば、外部電源電圧ＥＸＴＶＣＣを内部で降圧して
内部電源電圧ＩＮＴＶＣＣを発生するＤＲＡＭにおい
て、ＭＯＳトランジスタＱ５のドレインは、外部電源電
圧ＥＸＴＶＣＣを受けるようにされてもよい。この場
合、電圧発生部ＶＧＢは、内部動作電源電圧ＩＮＴＶＣ
Ｃを基準とする電圧を生成する。このドレイン電圧は、
他のソースフォロアモードで動作する電圧発生部ＶＧＢ
ｃおよびＶＧＢｄに含まれるＭＯＳトランジスタＱ１５
およびＱ１７についても同様である。

【０１５８】図１３（Ｂ）に示すように、ｐチャネルＭ
ＯＳトランジスタＰＱがソースフォロアモードで動作す
るとき、このゲートＧの電圧ＶｇとソースＳの電圧Ｖｓ
には、ｎチャネルＭＯＳトランジスタＮＱと同様の関係
が成立する。

【０１５９】Ｖｓ＝Ｖｇ−ＶＴＰ＝Ｖｇ＋｜ＶＴＰ｜ 飽和領域で動作することが要求されるため、ｐチャネル
ＭＯＳトランジスタにおいては、ドレインＤの電圧Ｖｄ
とゲート電圧Ｖｇには、以下の関係式が成立する。

【０１６０】Ｖｄ≦Ｖｇ−ＶＴＰ＝Ｖｇ＋｜ＶＴＰ｜ ここで、ＶＴＰは、ｐチャネルＭＯＳトランジスタＰＱ
のしきい値電圧であり、負の値を持つ。ｎチャネルＭＯ
ＳトランジスタＮＱのしきい値電圧ＶＴＮは、正の値を
持つ。

【０１６１】このｐチャネルＭＯＳトランジスタＰＱに
おいても、ドレイン電圧Ｖｄは、飽和領域動作を保証す
る限り、任意の値をとることができる。したがって、出
力回路ＯＵＴに含まれるＭＯＳトランジスタＱ６のドレ
インは、接地電圧ＶＳＳに設定される必要はなく、飽和
領域動作を保証する限り、０±ΔＶＳＳの範囲の電圧を
受けるようにされてもよい。これは、電圧発生部ＶＧＢ
ｃおよびＶＧＢｄに含まれるＭＯＳトランジスタＱ１６
およびＱ１８のドレイン電圧についても同様である。

【０１６２】すなわち、ソースフォロアモードで動作す
るＭＯＳトランジスタのソース電圧Ｖｓは、ゲート電圧
Ｖｇとしきい値電圧ＶＴＮまたはＶＴＰの値のみに従っ
て決定されており、ドレイン電圧Ｖｄの値には依存しな
い（飽和領域動作が保証されることが前提である）。し
たがって、接地ノード４ｂには、先の実施の形態におい
て、第４の電源ノード６上の電圧が与えられるように構
成されてもよい。

【０１６３】［第３の電源ノードに印加される電圧が発
生する回路１］図１４（Ａ）は、第３の電源ノードへ印
加される電圧ＶＰＰの発生する構成を示し、図１４
（Ｂ）は、その動作波形を示す図である。図１４（Ａ）
において、ＶＰＰ発生回路は、電源ノード４ａと第３の
電源ノード５の間に直列に接続されるダイオード素子Ｄ
１〜Ｄ４と、第３の電源ノード５の電圧を安定化するた
めの安定化容量ＣＬ１と、第３の電源ノード５と電源ノ
ード４ａの間に接続されるダイオードモードで動作する
ｎチャネルＭＯＳトランジスタＱ５０を含む。ダイオー
ド素子Ｄ１およびＤ４は、電源ノード４ａから第３の電
源ノード５に向かって順方向に配列される。ＶＰＰ発生
回路は、さらに、クロック信号入力ノード６０とダイオ
ード素子Ｄ１およびＤ２の間の接続ノード５０との間に
接続される昇圧容量Ｃ１と、クロック信号入力ノード６
１とダイオード素子Ｄ２およびＤ３の間の接続ノード５
１との間に接続される昇圧容量Ｃ２と、クロック信号入
力ノード６０とダイオード素子Ｄ３およびＤ４の間の接
続ノード５２との間に接続される昇圧容量Ｃ３を含む。
クロック信号入力ノード６０および６１へは、互いに相
補なクロック信号φおよび／φがそれぞれ与えられる。
クロック信号φおよび／φは、０Ｖと電源電圧ＶＣＣの
間で振動する。次に動作について図１４（Ｂ）を参照し
て説明する。

【０１６４】クロック信号φがハイレベルにあり、クロ
ック信号／φがローレベルのとき、ノード５０および５
２の電位は、昇圧容量Ｃ１およびＣ３のチャージポンプ
動作によりその電位が上昇する。一方、ノード５１の電
位は昇圧容量Ｃ２のチャージポンプ動作によりその電位
が低下する。ダイオード素子Ｄ１は、電源ノード４ａか
ら電源電圧ＶＣＣを受けており、ノード５０を、ＶＣＣ
−ＶＦの電位にプリチャージしている。ここで、ＶＦ
は、ダイオード素子Ｄ１〜Ｄ４の順方向降下電圧であ
る。したがって、クロック信号φがハイレベルに立上が
ると、このノード５０の電位は、昇圧容量Ｃ１のチャー
ジポンプ動作により、２・ＶＣＣ−ＶＦの電圧レベルに
まで上昇する。このノード５０の電荷が、ダイオード素
子Ｄ２を介してノード５１へ伝達され、ノード５１の電
位が上昇する。ノード５０の電位とノード５１の電位と
の差がＶＦとなったときに、ダイオード素子Ｄ２がオフ
状態となる。このとき、ダイオード素子Ｄ３はオフ状態
であり、ノード５２の電位が立上がると、ダイオード素
子Ｄ４を介して電荷が安定化容量ＣＬ１へ供給され、ノ
ード５の電位が上昇する。

【０１６５】クロック信号φがローレベルに立下がり、
クロック信号／φがハイレベルに立上がると、ノード５
０および５２の電位が低下し、ノード５１の電位が上昇
する。この状態において、ダイオード素子Ｄ３がオン状
態となり、ノード５１からノード５２へ電荷が注入さ
れ、ノード５２の電位が上昇する。したがって、この動
作を繰り返すことにより、安定状態においては、ノード
５０は、ＶＣＣ−ＶＦと２・ＶＣＣ−ＶＦの間でその電
位が変化する。ノード５１は、ノード５０からダイオー
ド素子Ｄ２を介してプリチャージされるため、２・ＶＣ
Ｃ−２・ＶＦと３・ＶＣＣ−２・ＶＦの間でその電位が
変化する。ノード５２は、ダイオード素子Ｄ３を介して
ノード５１からプリチャージされるため、その電位は、
３・ＶＣＣ−３・ＶＦと４・ＶＣＣ−３・ＶＦの間で変
化する。したがって、ダイオード素子Ｄ４からは、最大
発生可能電圧ＶＰＰ′として４（ＶＣＣ−ＶＦ）の電圧
が生成される。ＭＯＳトランジスタＱ５０は、第３の電
源ノード５と電源ノード４ａの間に接続されており、第
３の電源ノード５の電圧ＶＰＰと電源ノード４ａの電源
電圧ＶＣＣの差をそのしきい値電圧ＶＴＮに維持する。
したがって、第３の電源ノード５へ印加される電圧ＶＰ
Ｐは、 ＶＰＰ＝ＶＣＣ＋ＶＴＮ となる。このｎチャネルＭＯＳトランジスタＱ５０をク
ランプトランジスタとして用いて電源電圧ＶＣＣよりも
高い電圧ＶＰＰを発生する場合、ダイオード素子Ｄ１〜
Ｄ４および昇圧容量Ｃ１〜Ｃ３で構成されるチャージポ
ンプ回路が発生する電圧ＶＰＰ′が電圧ＶＰＰよりも高
いことが必要とされる。

【０１６６】図１５は、電源電圧ＶＣＣと、電圧ＶＰＰ
およびＶＰＰ′の関係を示す図である。横軸に電源電圧
ＶＣＣを示し、縦軸に電圧ＶＰＰおよびＶＰＰ′を示
す。ＭＯＳトランジスタＱ５０のクランプ動作により、
必要なレベルの電圧ＶＰＰを生成するためには、ＶＰＰ
≦ＶＰＰ′が要求される。すなわち、 ＶＰＰ′≧ＶＰＰ＝ＶＣＣ＋ＶＴＮ すなわち、 ４（ＶＣＣ−ＶＦ）≧ＶＣＣ＋ＶＴＮ ＶＣＣ≧（４ＶＦ＋ＶＴＮ）／３ の関係を満たすことが要求される。今、ダイオード素子
Ｄ１〜Ｄ４の順方向降下電圧ＶＦを０．７Ｖ、ｎチャネ
ルＭＯＳトランジスタＱ５０のしきい値電圧ＶＴＮを
０．８Ｖとすると、次の式が成立する。

【０１６７】 ＶＣＣ≧（２．８＋０．８）／３＝１．２Ｖ すなわち、電源電圧ＶＣＣが１．２Ｖ以上であれば、必
要とされる電圧レベルの電圧ＶＰＰを発生することがで
きる。逆に言えば、電源電圧ＶＣＣは、１．２Ｖまで低
下させることができる。

【０１６８】［ＶＰＰ発生回路２］図１６は、ＶＰＰ発
生回路の他の構成を示す図である。図１６において、Ｖ
ＰＰ発生回路は、電源電圧ＶＣＣとクロック信号φおよ
び／φに従って電圧ＶＰＰ′を発生するＶＰＰ′発生部
１００と、第３の電源ノード５と電源ノード４ａの間に
互いに直列にされるｎチャネルＭＯＳトランジスタＱ５
０およびｐチャネルＭＯＳトランジスタＱ５１を含む。
ＭＯＳトランジスタＱ５０およびＱ５１はそれぞれダイ
オード接続される。ＶＰＰ′発生部１００は、図１４に
示すダイオード素子Ｄ１〜Ｄ４、昇圧容量Ｃ１〜Ｃ３お
よび安定化容量ＣＬ１を含む。この図１６に示す構成に
おいては、第３の電源ノード５の電圧ＶＰＰの電圧レベ
ルは、次式で与えられる。

【０１６９】ＶＰＰ＝ＶＣＣ＋ＶＴＮ＋｜ＶＴＰ｜ ここで、ＶＴＮおよびＶＴＰは、ＭＯＳトランジスタＱ
５０およびＱ５１のそれぞれのしきい値電圧を示す。

【０１７０】［ＶＰＰ発生回路３］図１７は、ＶＰＰ発
生回路のさらに他の構成を示す図である。図１７におい
て、ＶＰＰ発生回路は、ＶＰＰ′発生部１００と、第３
の電源ノード５と電源ノード４ａの間に接続されるｐチ
ャネルＭＯＳトランジスタＱ５１を含む。ＭＯＳトラン
ジスタＱ５１は、そのゲートおよびドレインが電源ノー
ド４ａに接続され、ソースが第３の電源ノード５に接続
される。ＭＯＳトランジスタＱ５１は、第３の電源ノー
ド５上の電圧ＶＰＰがＶＣＣ＋｜ＶＴＰ｜よりも高いと
きにはオン状態となり、電圧ＶＰＰの電圧レベルを低下
させる。このＭＯＳトランジスタＱ５１のクランプ機能
により、次式で示す電圧レベルの電圧ＶＰＰが第３の電
源ノード５から出力される。

【０１７１】ＶＰＰ＝ＶＣＣ＋｜ＶＴＰ｜ ここで、ＶＴＰは、ＭＯＳトランジスタＱ５１のしきい
値電圧を示す。

【０１７２】電圧ＶＰＰ＝ＶＣＣ＋２ＶＴＮを発生する
ためには２つのダイオード接続されたｎチャネルＭＯＳ
トランジスタを直列に接続する構成が用いられればよ
い。

【０１７３】［ＶＢＢ発生回路１］図１８は、第４の電
源ノードへ印加される電圧ＶＢＢを発生する回路の構成
を示す図である。図１８において、ＶＢＢ発生回路は、
第４の電源ノード６と接地ノード４ｂの間に直列に接続
されるダイオード素子Ｄ１１〜Ｄ１４と、ダイオード素
子Ｄ１１およびＤ１２の間の接続ノードとクロック信号
入力ノード６０との間に接続されるチャージポンプ容量
Ｃ１１と、ダイオード素子Ｄ１２およびＤ１３の間の接
続ノード７１とクロック信号入力ノード６１との間に接
続されるチャージポンプ容量Ｃ１２と、ダイオード容量
Ｄ１３およびＤ１４の間の接続ノード７２とクロック信
号入力ノード６０との間に接続されるチャージポンプ容
量Ｃ１３を含む。ダイオード素子Ｄ１１〜Ｄ１４は、第
４の電源ノード６から接地ノード４ｂへ向かって順方向
に接続される。クロック信号入力ノード６０および６１
へは、互いに相補なクロック信号φおよび／φがそれぞ
れ与えられる。

【０１７４】ＶＢＢ発生回路は、さらに、第４の電源ノ
ード６と接地ノード４ｂの間に接続される安定化容量Ｃ
Ｌ２と、第４の電源ノード６と接地ノード４ｂの間に接
続されるｐチャネルＭＯＳトランジスタＱ６０を含む。
ＭＯＳトランジスタＱ６０は、そのゲートおよびドレイ
ンが第４の電源ノード６に接続される。ＭＯＳトランジ
スタＱ６０はしきい値電圧ＶＴＰを有し、ダイオード素
子Ｄ１１〜Ｄ１４は、順方向降下電圧ＶＦをそれぞれ有
する。次に動作について図１９を参照して説明する。

【０１７５】クロック信号φおよび／φは接地電圧０Ｖ
と電源電位ＶＣＣの間で変化する。クロック信号入力ノ
ード６０へ与えられるクロック信号φがハイレベルに立
上がると、クロック信号入力ノード６１へ与えられるク
ロック信号／φはローレベルへ立下がる。ノード７０
は、このクロック信号φの立上がりに応答してチャージ
ポンプ容量Ｃ１１によりその電位が上昇するが、ダイオ
ード素子Ｄ１１により、ＶＦのレベルにまで放電され
る。ノード７１は、クロック信号φの立下がりに応答し
てその電位がチャージポンプ容量Ｃ１２により低下し、
ダイオード素子Ｄ１２がオフ状態とされる。一方、ダイ
オード素子Ｄ１３は、ノード７２の電位がクロック信号
φの立上がりに応答してチャージポンプ容量Ｃ１３のチ
ャージポンプ動作によりその電位が上昇するため、導通
し、ノード７２からノード７１へダイオード素子Ｄ１３
を介して電荷が移動する。ノード７１の電位がノード７
２の電位より、順方向降下電圧ＶＦだけ低くなると、ダ
イオード素子Ｄ１３がオフ状態とされる。ダイオード素
子Ｄ１４は、ノード７２の電位が、ダイオード素子Ｄ１
４のアノードの電位よりも高いため、オフ状態とされ
る。

【０１７６】クロック信号φがローレベルへ立下がり、
クロック信号／φがハイレベルへ立下がると、ノード７
０およびノード７２の電位がチャージポンプ容量Ｃ１１
およびＣ１３により低下し、一方、ノード７１の電位が
チャージポンプ容量Ｃ１２により上昇する。この状態に
おいては、ダイオード素子Ｄ１２が導通し、ノード７１
からノード７０へ電荷が移動し、ノード７１の電位が低
下する。ノード７２の電位がノード７１の電位よりも低
いため、ダイオード素子Ｄ１３はこのときオフ状態であ
る。ノード７２の電位が低下するため、ダイオード素子
Ｄ１４を介して電荷がノード７２へ流れ込み、このダイ
オード素子Ｄ１４のアノードの電位が低下する。ダイオ
ード素子Ｄ１４のアノードとカソードの間の電位差がＶ
Ｆとなると、ダイオード素子Ｄ１４がオフ状態とされ
る。

【０１７７】安定状態においては、ノード７０の電位
が、ＶＦとＶＦ−ＶＣＣの間で変化する。ノード７１
は、ダイオード素子Ｄ１２が導通したとき、ノード７０
の電位がＶＦ−ＶＣＣであるため、２・ＶＦ−ＶＣＣの
レベルにまで放電される。したがってノード７１の電位
は、２・ＶＦ−ＶＣＣと２・ＶＦ−２・ＶＣＣの間で変
化する。ノード７２は、その電位上昇時において、ダイ
オード素子Ｄ１３が導通しかつそのとき、ノード７１の
電位は２・ＶＦ−２・ＶＣＣであるため、３・ＶＦ−２
・ＶＣＣのレベルにまで放電される。したがってノード
７２の電位は、３・ＶＦ−２・ＶＣＣと３・ＶＦ−３・
ＶＣＣの間で変化する。したがって、このダイオード素
子Ｄ１４を介して与えられる最低到達可能電位ＶＢＢ′
は、次式で与えられる。

【０１７８】ＶＢＢ′＝３・ＶＦ−３・ＶＣＣ＋ＶＦ＝
４・ＶＦ−３・ＶＣＣ 第４の電源ノード６と接地ノード４ｂの間に、ｐチャネ
ルＭＯＳトランジスタＱ６０が設けられている。このＭ
ＯＳトランジスタＱ６０は、第４の電源ノード６上の電
圧がＶＴＰ、すなわち−｜ＶＴＰ｜よりも低くなるとオ
ン状態となり、接地ノード４ｂから電流を第４の電源ノ
ード６へ供給してその電位を上昇させる。したがって、
この第４の電源ノード６から出力される電圧ＶＢＢの電
圧レベルは次式で与えられる。

【０１７９】ＶＢＢ＝−｜ＶＴＰ｜ 安定化容量ＣＬ２を設けることにより、ノイズ発生時に
おいても、この安定化容量ＣＬ２から負電荷または正電
荷を供給して安定に所定の電圧レベルにこの電圧ＶＢＢ
を維持することができる。

【０１８０】ＭＯＳトランジスタＱ６０のクランプ機能
を機能させるためには、次の関係式を満足することが必
要とされる。

【０１８１】ＶＢＢ′≦ＶＢＢ 図２０に、電圧ＶＢＢと電圧ＶＢＢ′の関係を示す。こ
の図２０に示す電圧ＶＢＢおよびＶＢＢ′の交点よりも
高い電源電圧の領域において電圧ＶＢＢへのクランプが
行なわれる。このクランプ領域は、図２０から次式で求
められる。

【０１８２】 −３（ＶＣＣ−ＶＦ）＋ＶＦ≦−｜ＶＴＰ｜ ＶＣＣ≧（４・ＶＦ＋｜ＶＴＰ｜）／３ 今、ＶＦ＝０．７Ｖ、｜ＶＴＰ｜＝０．８５Ｖとする
と、 ＶＣＣ≧（２．８＋０．８５）／３≒１．２Ｖ 上式から、電源電圧ＶＣＣが１．２Ｖ以上の範囲であれ
ば、ＭＯＳトランジスタＱ６０によりクランプ動作が実
現され、−｜ＶＴＰ｜レベルの電圧ＶＢＢを生成するこ
とができる。逆に言えば、この図１８に示すチャージポ
ンプ回路を用いることにより、電源電圧ＶＣＣが１．２
Ｖまで低下させることができる。

【０１８３】［ＶＢＢ発生回路２］図２１は、ＶＢＢ発
生回路の他の構成を示す図である。図２１において、Ｖ
ＢＢ発生回路は、電圧ＶＢＢ′を発生するＶＢＢ′発生
部１１０と、第４の電源ノード６と接地ノード４ｂの間
に接続されるｎチャネルＭＯＳトランジスタＱ６０Ｎを
含む。ＭＯＳトランジスタＱ６０Ｎは、このゲートおよ
びドレインが接地ノード４ｂに接続され、そのソースが
第４の電源ノード６に接続される。ＭＯＳトランジスタ
Ｑ６０Ｎは、この第４の電源ノード６上の電圧ＶＢＢが
−ＶＴＮよりも低くなると導通し、接地ノード４ｂから
電源ノード６へ電流を供給し、電圧ＶＢＢの電圧レベル
を上昇させる。したがって、このＭＯＳトランジスタＱ
６０Ｎ、電圧ＶＢＢを−ＶＴＮの電圧レベルにクランプ
する。

【０１８４】ＶＢＢ′発生部１１０は、図１８に示すダ
イオード素子Ｄ１１〜Ｄ１４およびチャージポンプ容量
Ｃ１１〜Ｃ１３および安定化容量ＣＬ２を含む。このＶ
ＢＢ′発生部１１０からチャージポンプ動作により生成
される負電圧ＶＢＢ′をＭＯＳトランジスタＱ６０Ｎで
クランプして所定の電圧レベル−ＶＴＮの電圧ＶＢＢを
発生する。

【０１８５】［ＶＢＢ発生回路３］図２２は、ＶＢＢ発
生回路のさらに他の構成を示す図である。この図２２に
示すＶＢＢ発生回路においては、第４の電源ノード６と
接地ノード４ｂの間に、互いに直列にｎチャネルＭＯＳ
トランジスタＱ６０ＮおよびｐチャネルＭＯＳトランジ
スタＱ６１が接続される。ＭＯＳトランジスタＱ６０Ｎ
およびＱ６１は、接地ノード４ｂから第４の電源ノード
６に向かって順方向にダイオードモードで動作するよう
にダイオード接続される。ＶＢＢ′発生部１１０は、図
１８に示すダイオード素子Ｄ１１〜Ｄ１４およびチャー
ジポンプ容量Ｃ１１〜Ｃ１３および安定化容量ＣＬ２を
含む。ＶＢＢ発生部１１０からチャージポンプ動作によ
り発生される電圧を、ＭＯＳトランジスタＱ６０Ｎおよ
びＱ６１によりクランプする。ＭＯＳトランジスタＱ６
０ＮおよびＱ６１は、それぞれＶＴＮおよび｜ＶＴＰ｜
の電圧差がそれぞれのゲートおよびソース間に生じたと
きにオン状態となる。したがって、第４の電源ノード６
から発生される電圧ＶＢＢは、次式で表わされる電圧レ
ベルを有する。

【０１８６】ＶＢＢ＝−ＶＴＮ−｜ＶＴＰ｜ なお、図２２において、ＭＯＳトランジスタＱ６０Ｎお
よびＱ６１の位置は交換されてもよい。

【０１８７】ＶＢＢ＝−２｜ＶＴＰ｜の電圧を発生する
には、２つのダイオード接続されたｐチャネルＭＯＳト
ランジスタを直列に接続する構成が用いられればよい。

【図面の簡単な説明】

【図１】 この発明の実施の形態１の電圧発生回路の構
成を示す図である。

【図２】 この発明の実施の形態２の電圧発生回路の構
成を示す図である。

【図３】 この発明の実施の形態３の電圧発生回路の構
成を示す図である。

【図４】 この発明の実施の形態４の電圧発生回路の構
成を示す図である。

【図５】 この発明の実施の形態５の電圧発生回路の構
成を示す図である。

【図６】 この発明の実施の形態６の電圧発生回路の構
成を示す図である。

【図７】 この発明の実施の形態７の電圧発生回路の構
成を示す図である。

【図８】 この発明の実施の形態８の電圧発生回路の構
成を示す図である。

【図９】 この発明の実施の形態９の電圧発生回路の構
成を示す図である。

【図１０】 この発明の実施の形態１０の電圧発生回路
の構成を示す図である。

【図１１】 この発明の実施の形態１１の電圧発生回路
の構成を示す図である。

【図１２】 電圧発生回路が発生する電圧のレベルを説
明するための図である。

【図１３】 ＭＯＳトランジスタのソースフォロア動作
を説明するための図である。

【図１４】 （Ａ）は、第３の電源ノードへ印加される
電圧ＶＰＰを発生するための回路構成を示し、（Ｂ）は
その動作波形を示す図である。

【図１５】 電圧ＶＰＰをクランプするのに必要とされ
る電源電圧のレベルを求めるための図である。

【図１６】 ＶＰＰ発生回路の他の構成を示す図であ
る。

【図１７】 ＶＰＰ発生回路のさらに他の構成を示す図
である。

【図１８】 第４の電源ノードへ印加される電圧ＶＢＢ
を発生するための回路構成を示す図である。

【図１９】 図１８に示すＶＢＢ発生回路の動作を示す
波形図である。

【図２０】 図１８に示すＶＢＢ発生回路のクランプ機
能を実現するための電源電圧レベルを求めるための図で
ある。

【図２１】 ＶＢＢ発生回路の他の構成を示す図であ
る。

【図２２】 ＶＢＢ発生回路のさらに他の構成を示す図
である。

【図２３】 この発明が適用されるＤＲＡＭの要部の構
成を示す図である。

【図２４】 図２２に示すＤＲＡＭの動作を示す波形図
である。

【図２５】 従来の中間電圧発生回路の構成を示す図で
ある。

【図２６】 従来の中間電圧発生回路の他の構成を示す
図である。

【図２７】 ＭＯＳトランジスタのサブスレッショルド
電流特性を示す図である。

【図２８】 従来の中間電圧発生回路の問題点を説明す
るための図である。

【符号の説明】

ＶＧＡ，ＶＧＢ 電圧発生部、ＶＧＡａ，ＶＧＡｂ，Ｖ
ＧＢａ〜ＶＧＢｄ 電圧発生部、ＯＵＴ 出力回路、Ｑ
１Ｎ、Ｑ３Ｎ、Ｑ５、Ｑ７Ｎ、Ｑ８Ｎ、Ｑ９Ｎ、Ｑ８
Ｎ、Ｑ１０Ｎ、Ｑ１１Ｎ、Ｑ１２Ｎ、Ｑ１３Ｎ、Ｑ１５
およびＱ１７ ｎチャネルＭＯＳトランジスタ、Ｑ１
Ｐ、Ｑ３Ｐ、Ｑ６、Ｑ７Ｐ、Ｑ８Ｐ、Ｑ９Ｐ、Ｑ１０
Ｐ、Ｑ１１Ｐ、Ｑ１４Ｐ、Ｑ１６、Ｑ１８ ｐチャネル
ＭＯＳトランジスタ、３ 出力ノード、４ａ 第１の電
源ノード、４ｂ 第２の電源ノード、５第３の電源ノー
ド、６ 第４の電源ノード、Ｒ１〜Ｒ１０ 抵抗性素
子、Ｑ５０，Ｑ６０Ｎ ｎチャネルＭＯＳトランジス
タ、Ｑ５１，Ｑ６０，Ｑ６１ ｐチャネルＭＯＳトラン
ジスタ、１００ ＶＰＰ′発生部、１１０ ＶＢＢ′発
生部、Ｄ１〜Ｄ４，Ｄ１１〜Ｄ１４ ダイオード素子、
Ｃ１〜Ｃ３，Ｃ１１〜Ｃ１３容量。

Claims (21)

【特許請求の範囲】
1. 【請求項１】 出力ノードに予め定められたレベルの電
   圧を発生するための電圧発生回路であって、 第１の電源ノードに結合される一方電極ノードと、前記
   出力ノードに結合される他方電極ノードとを有する第１
   導電型の第１の絶縁ゲート型電界効果トランジスタと、 第２の電源ノードに結合される一方電極ノードと、前記
   出力ノードに結合される他方電極ノードとを有する第２
   導電型の第２の絶縁ゲート型電界効果トランジスタと、 少なくとも第３および第４の電源ノード上の電圧を受
   け、受けた電圧に従って第１および第２の電圧を生成し
   てそれぞれ前記第１および第２の絶縁ゲート型電界効果
   トランジスタの制御電極ノードへ印加する電圧生成手段
   とを備え、 前記第１の電圧と前記第２の電圧の差は、前記第１の絶
   縁ゲート型電界効果トランジスタのしきい値電圧の絶対
   値と前記第２の絶縁ゲート型電界効果トランジスタのし
   きい値電圧の絶対値との和に等しく、 前記第３の電源ノードの電圧は、前記出力ノードから出
   力される電圧と前記出力ノードの電圧の測定基準値を与
   える測定基準電圧との差の２倍よりも高い電圧レベルに
   あり、 前記第４の電源ノードの電圧は、前記測定基準電圧より
   も低い電圧レベルである、電圧発生回路。
2. 【請求項２】 前記電圧生成手段は、 前記第３の電源ノードと前記第３の電源ノード上の電圧
   よりも低い電圧を受ける第５の電源ノードとの間に結合
   され、前記第３および第５の電源ノード上の電圧から前
   記第１の電圧を生成する第１の電圧発生部と、 前記第４の電源ノードと前記第４の電源ノード上の電圧
   よりも高い電圧を受ける第６の電源ノードとの間に接続
   され、前記第４および第６の電源ノード上の電圧から前
   記第２の電圧を生成する第２の電圧発生部とを備える、
   請求項１記載の電圧発生回路。
3. 【請求項３】 前記第１の電圧発生部は、 前記第３の電源ノードと第１の内部ノードとの間に接続
   され、前記第３の電源ノード上の電圧と前記第１の内部
   ノード上の電圧を分圧して前記第１の電圧を生成する第
   １の分圧手段と、 前記第１の内部ノードと前記第５の電源ノードとの間に
   接続される、ダイオードモードで動作する第３の絶縁ゲ
   ート型電界効果トランジスタとを備え、 前記第３の電源ノードの電圧は、前記出力ノードからの
   電圧と前記測定基準電圧の差の２倍の大きさの電圧と前
   記第３の絶縁ゲート型電界効果トランジスタのしきい値
   電圧の絶対値との和に実質的に等しく、かつ前記第５の
   電源ノード上の電圧は、前記測定基準電圧レベルの電圧
   である、請求項２記載の電圧発生回路。
4. 【請求項４】 前記第２の電圧発生部は、 前記第６の電源ノードと第２の内部ノードとの間に接続
   される、ダイオードモードで動作する第４の絶縁ゲート
   型電界効果トランジスタと、 前記第２の内部ノードと前記第４の電源ノードとの間に
   接続され、前記第２の内部ノード上の電圧と前記第４の
   電源ノード上の電圧とを分圧して前記第２の電圧を生成
   する第２の分圧手段を備え、 前記第６の電源ノードの電圧は、前記出力ノードからの
   電圧と前記測定基準電圧との差の２倍の大きさの電圧で
   あり、前記第４の電源ノード上の電圧は、前記測定基準
   電圧より前記第４の絶縁ゲート型電界効果トランジスタ
   のしきい値電圧の絶対値分低い電圧である、請求項２ま
   たは３記載の電圧発生回路。
5. 【請求項５】 前記電圧生成手段は、 前記第３の電源ノードと第１の内部ノードとの間に接続
   され、前記第３の電源ノード上の電圧と前記第１の内部
   ノード上の電圧とを分圧して前記第１の電圧を生成する
   第１の分圧手段と、 前記測定基準電圧レベルの電圧を受ける第５の電源ノー
   ドと前記第１の内部ノードとの間に接続される、ダイオ
   ードモードで動作する第３の絶縁ゲート型電界効果トラ
   ンジスタと、 前記第４の電源ノードと第２の内部ノードとの間に接続
   され、前記第４の電源ノード上の電圧と前記第２の内部
   ノード上の電圧とを分圧して前記第２の電圧を生成する
   第２の分圧手段と、 前記第２の内部ノードと前記第１および第２の電圧の和
   または差の電圧レベルに等しい電圧を受ける第６の電源
   ノードとの間に接続される、ダイオードモードで動作す
   る第４の絶縁ゲート型電界効果トランジスタとを備え、 前記第３の電源ノード上の電圧と前記第６の電源ノード
   上の電圧の差は、実質的に前記第４の絶縁ゲート型電界
   効果トランジスタのしきい値電圧の絶対値に等しく、か
   つ前記第４の電源ノード上の電圧は、前記測定基準電圧
   よりも実質的に前記第３の絶縁ゲート型電界効果トラン
   ジスタのしきい値電圧の絶対値分低い電圧である、請求
   項１記載の電圧発生回路。
6. 【請求項６】 前記電圧生成手段は、 前記第３の電源ノードと第１の内部ノードとの間に互い
   に直列に接続される第１の抵抗素子およびダイオード接
   続された第３の絶縁ゲート型電界効果トランジスタで構
   成され、前記第１の抵抗素子と前記第３の絶縁ゲート型
   電界効果トランジスタの接続部から前記第１の電圧を出
   力する第１の電圧発生部と、 前記第１の内部ノードと前記第４の電源ノードとの間
   に、互いに直列に接続される第２の抵抗素子および第４
   の絶縁ゲート型電界効果トランジスタとで構成され、前
   記第２の抵抗性素子と前記第４の絶縁ゲート型電界効果
   トランジスタの接続部から前記第２の電圧を出力する第
   ２の電圧発生部とを備える、請求項１記載の電圧発生回
   路。
7. 【請求項７】 前記第３の電源ノード上の電圧は、前記
   出力ノードから出力される電圧と前記測定基準電圧の差
   の２倍の大きさの電圧よりも高く、かつ前記第３および
   第４の電源ノード上の電圧の和は前記第１および第２の
   電圧の和に等しく、 前記第４の電源ノード上の電圧は、前記測定基準電圧よ
   りも前記第４の絶縁ゲート型電界効果トランジスタのし
   きい値電圧の絶対値分低いレベルの電圧に実質的に等し
   い、請求項６記載の電圧発生回路。
8. 【請求項８】 前記第３の絶縁ゲート型電界効果トラン
   ジスタは前記第１の導電型を有し、前記第４の絶縁ゲー
   ト型電界効果トランジスタは前記第２導電型を有する、
   請求項７記載の電圧発生回路。
9. 【請求項９】 前記第３の絶縁ゲート型電界効果トラン
   ジスタは前記第２の導電型を有し、かつ前記第４の絶縁
   ゲート型電界効果トランジスタは前記第１の導電型を有
   する、請求項７記載の電圧発生回路。
10. 【請求項１０】 前記電圧生成手段は、前記第３の電源
    ノードと前記第４の電源ノードとの間に接続され、前記
    第３の電源ノード上の電圧と前記第４の電源ノード上の
    電圧とから第３、第４および第５の電圧を発生する第１
    の電圧発生部と、 前記第３の電圧を制御電極ノードに受けて、ソースフォ
    ロアモードで動作して前記第１の電圧を生成する第３の
    絶縁ゲート型電界効果トランジスタと、 前記第５の電圧を制御電極ノードに受けてソースフォロ
    アモードで動作して前記第２の電圧を生成する第４の絶
    縁ゲート型電界効果トランジスタとを備え、 前記第３の電圧と前記第４の電圧との差は、前記第１の
    電圧と前記第２の電圧の差の２倍に実質的に等しく、か
    つ前記第５の電圧は、前記第３の電圧と前記第４の電圧
    の和の実質的に半分であり、かつ前記第３および第４の
    電極ノード上の電圧の和の半分に前記第５の電圧が実質
    的に等しい、請求項１記載の電圧発生回路。
11. 【請求項１１】 前記電圧生成手段は、さらに、 前記第５の電圧を制御電極ノードに受けて、ソースフォ
    ロアモードで動作して前記第１の電圧の上限レベルをク
    ランプする第５の絶縁ゲート型電界効果トランジスタ
    と、 前記第４の電圧を制御電極ノードに受けて、ソースフォ
    ロアモードで動作して前記第２の電圧の上限レベルをク
    ランプする第６の絶縁ゲート型電界効果トランジスタを
    備える、請求項１０記載の電圧発生回路。
12. 【請求項１２】 前記電圧生成手段は、 前記第３の電源ノードと第１の内部ノードとの間に互い
    に直列に接続される、第１の抵抗性素子および各々がダ
    イオード接続された第５および第６の絶縁ゲート型電界
    効果トランジスタで構成され、前記第１の抵抗性素子と
    前記第５の絶縁ゲート型電界効果トランジスタの接続部
    から前記第３の電圧を出力する第１の電圧発生部と、 前記第１の内部ノードと前記第４の電源ノードとの間に
    互いに直列に接続される第２の抵抗性素子および各々が
    ダイオード接続された第７および第８の絶縁ゲート型電
    界効果トランジスタで構成され、前記第２の抵抗性素子
    と前記第７の絶縁ゲート型電界効果トランジスタの接続
    部から前記第４の電圧を生成する第２の電圧発生部とを
    備える、請求項１０または１１記載の電圧発生回路。
13. 【請求項１３】 前記第３の電源ノードの電圧と前記第
    ４の電源ノード上の電圧の和は前記第３の電圧と前記第
    ４の電圧の和に等しく、かつ前記第４の電源ノードの電
    圧は、前記測定基準電圧よりも前記第７および第８の絶
    縁ゲート型電界効果トランジスタのしきい値電圧の絶対
    値の和分低くされる、請求項１２記載の電圧発生回路。
14. 【請求項１４】 前記第５および第６の絶縁ゲート型電
    界効果トランジスタは同じ導電型を有し、前記第７およ
    び第８の絶縁ゲート型電界効果トランジスタは同じ導電
    型を有しかつ前記第５および第６の絶縁ゲート型電界効
    果トランジスタの導電型と異なる導電型を有する、請求
    項１２記載の電圧発生回路。
15. 【請求項１５】 前記第５および第６の絶縁ゲート型電
    界効果トランジスタは互いに異なる導電型を有し、かつ
    前記第７および第８の絶縁ゲート型電界効果トランジス
    タは互いに異なる導電型を有する、請求項１２記載の電
    圧発生回路。
16. 【請求項１６】 前記第３の電源ノード上の電圧は、前
    記第１の電圧の２倍の電圧と前記第５の絶縁ゲート型電
    界効果トランジスタのしきい値電圧の絶対値の和から前
    記第７の絶縁ゲート型電界効果トランジスタのしきい値
    電圧の絶対値分低い電圧レベルであり、 前記第４の電源ノードの電圧レベルは前記測定基準電圧
    よりも前記第５および第７の絶縁ゲート型電界効果トラ
    ンジスタのそれぞれのしきい値電圧の絶対値の和分低い
    電圧レベルであり、 前記第５および第７の絶縁ゲート型電界効果トランジス
    タは互いに異なる導電型を有する、請求項１２記載の電
    圧発生回路。
17. 【請求項１７】 前記電圧発生手段はさらに、 前記第３の電源ノードと前記第５の電圧が出力される第
    ３の内部ノードとの間に接続され、かつ互いに直列に接
    続される第３の抵抗性素子と各々がダイオードモードで
    動作する第９および第１０の絶縁ゲート型電界効果トラ
    ンジスタで構成される第３の電圧発生部と、 前記第３の内部ノードと前記第４の電源ノードとの間に
    接続されかつ互いに直列に接続される第４の抵抗性素子
    および各々がダイオード接続される第１１および第１２
    の絶縁ゲート型電界効果トランジスタで構成される第４
    の電圧発生部を備える、請求項１０ないし１６のいずれ
    かに記載の電圧発生回路。
18. 【請求項１８】 前記第１の内部ノードから前記第５の
    電圧が出力される、請求項１０ないし１６のいずれかに
    記載の電圧発生回路。
19. 【請求項１９】 前記電圧発生回路の出力ノードから出
    力される電圧は、ダイナミック型半導体記憶装置におい
    て利用され、前記ダイナミック型半導体記憶装置は、各
    々に１列のメモリセルが接続され、かつスタンバイ時に
    前記電圧発生回路から出力される電圧が伝達される複数
    のビット線対を含む、請求項１ないし１８のいずれかに
    記載の電圧発生回路。
20. 【請求項２０】 前記電圧発生回路が出力する電圧は、
    ダイナミック型半導体記憶装置において利用され、前記
    ダイナミック型半導体記憶装置は、各々が情報を電荷の
    形態で格納するためのキャパシタと、前記キャパシタの
    記憶された情報を読出すためのアクセストランジスタと
    を有する複数のメモリセルを含み、各前記キャパシタは
    対応のアクセストランジスタに接続するストレージ電極
    ノードと、前記電圧発生回路の出力ノードから出力され
    る電圧が印加される共通電極を有する、請求項１ないし
    １９のいずれかに記載の電圧発生回路。
21. 【請求項２１】 前記電圧発生手段はさらに前記第３の
    電源ノードと前記第４の電源ノードとの間に結合され、
    前記第３および第４の電源ノード上の電圧を分圧して前
    記第５の電圧を生成する分圧手段を備える、請求項１０
    ないし１６のいずれかに記載の電圧発生回路。