JPH0426542B2 - - Google Patents

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JPH0426542B2
JPH0426542B2 JP60030508A JP3050885A JPH0426542B2 JP H0426542 B2 JPH0426542 B2 JP H0426542B2 JP 60030508 A JP60030508 A JP 60030508A JP 3050885 A JP3050885 A JP 3050885A JP H0426542 B2 JPH0426542 B2 JP H0426542B2
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    • Y10S148/082—Ion implantation FETs/COMs

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置の製造方法に関し、特に多
結晶シリコンからなるゲート電極を有したMOS
型トラスジスタの製造方法に係わる。
〔発明の技術的背景とその問題点〕
最近、MOS型トランジスタのゲート電極下の
半導体基板の不純物濃度を高めることなく、微細
デバイスのパンチスルー効果を防止する方法とし
て、Ｐ−pocket構造のMOS型トランジスタが提
案されている。以下、こうした構造のMOS型ト
ランジスタの製造方法を第２図ａ，ｂを参照して
説明する。
まず、Ｐ型の半導体基板１表面に素子分離領域
２を形成した後、同基板１上にゲート酸化膜３を
介して多結晶シリコンからなるゲート電極４を形
成する。つづいて、ゲート電極４をマスクとして
基板１にヒ素イオンをイオン注入して浅いN-型
領域５ａ，５ｂを形成する。次いで、ボロンイオ
ンを加速電圧80keV、ドーズ量３×1012／cm2の条
件で基板１にイオン注入し、P+型領域６を形成
する（第２図ａ図示）。
次に、全面にCVD−シリコン酸化膜７を堆積
した後、これを反応性イオンエツチング（RIE）
によりエツチング除去し、ゲート電極４及びゲー
ト酸化膜３の側壁のみに前記シリコン酸化膜７を
残存させた。つづいて、この残存したシリコン酸
化膜７及びゲート電極４をマスクとして基板１に
リンイオンをイオン注入しN+型領域８ａ，８ｂ
を形成する。ここで、一方のN-型領域５ａ、N+
型領域８ａよりソース領域９が構成され、他方の
N-型領域５ｂ、N+型領域８ｂよりドレイン領域
１０が構成される。また、N-型領域５ａ，５ｂ
の下方には夫々P+型領域、いわゆるＰ−pocket
領域１１ａ，１１ｂが形成される。次いで、全面
に保護膜１２を形成した後、前記N+型領域８ａ，
８ｂに夫々対応する保護膜１２を選択的に除去し
てコンタクトホール１３を形成する。更に、これ
らコンタクトホール１３にAl電極１４を形成し
LDD（Lightly doped drain）構造のMOS型トラ
ンジスタを形成する（第２図ｂ図示）。
しかしながら、従来技術によれば、ゲート電極
４をマスクとして基板１にN-型領域５ａ，５ｂ
を形成した後、原子半径の小さいボロンのイオン
注入を比較的高加速電圧で行うため、ボロンがソ
ース、ドレイン領域形成予定部のみならず、ゲー
ト電極４、ゲート酸化膜３を突き抜けてチヤネル
形成予定部中へ達成する、いわゆるチヤネリング
現象が生じる。この結果、トランジスタのしきい
値電圧が変動するという問題を生じる。
そこで、ゲート電極４の膜厚を厚くすることに
よりボロンイオンの突き抜けを防止する方法も考
えられる。しかし、この場合均一にパターニング
したゲート電極４を得ること、素子の平坦化とい
うことから考えて必要以上に厚くすることは不可
能であり、せいぜい4000〜6000Åである。従つ
て、しきい値電圧の変動を解消するには至らな
い。
〔発明の目的〕
本発明は上記事情に鑑みてなされたもので、Ｐ
−pocket形成用のイオンのゲート電極等への突
き抜けを防止し、しきい値電圧の制御を確実にな
し得る半導体装置の製造方法を提供することを目
的とする。
〔発明の概要〕
本発明は、半導体基板上に絶縁膜を介して多結
晶シリコン層を形成した後、この多結晶シリコン
層の少なくとも一定厚み部分を非晶質層に変え、
この後パターニング、イオン注入を行うことを骨
子とするもので、非晶質層の形成によりＰ−
pocket形成用のイオンのゲート電極及びゲート
酸化膜への突き抜けを防止し、しきい値電圧の制
御を確実になし得るものである。
本発明において、多結晶シリコン層の少なくと
も一定厚み部分を非晶質層に変える手段として
は、多結晶シリコン層にシリコン、フツ素あるい
は酸素のいずれかをイオン注入する方法が挙げら
れる。
〔発明の実施例〕
以下、本発明の一実施例を第１図ａ〜ｆを参照
して説明する。
(1) まず、Ｐ型（100）シリコン基板２１表面の
素子領域以外に選択酸化法により素子分離領域
２２を形成した（第１図ａ図示）。つづいて、
全面に厚さ250Åの酸化膜２３を酸素雰囲気中
で形成した後、厚さ4000Åのアンドープ多結晶
シリコン層２４を形成した。次いで、POCl3拡
散法によりリンを前記多結晶シリコン層２４中
に拡散させた（第１図ｂ図示）。更に、前記多
結晶シリコン層２４の全面にシリコンを加速電
圧180keV、ドーズ量２×1015／cm2の条件でイ
オン注入した。その結果、多結晶シリコン層２
４の表面から厚さ約2500Åまでが非晶質シリコ
ン層２５となつた（第１図ｃ図示）。しかる後、
前記非晶質シリコン層２５、多結晶シリコン層
２４及び酸化膜２５をフオトリソグラフイ技
術、RIE等により適宜エツチング除去しゲート
電極２６、ゲート酸化膜２７を形成した。ひき
つづき、前記基板２１にＰ−pocket形成用の
ボロンイオンを加速電圧80keV、ドーズ量３×
1012／cm2の条件でイオン注入しボロン注入層２
８ａ，２８ｂを形成した後、N-型領域形成用
のリンイオンを加速電圧35keV、ドーズ量２×
1013／cm2の条件でイオン注入しリン注入層２９
ａ，２９ｂを夫々形成した（第１図ｄ図示）。
(2) 次に、厚さ3000ÅのCVD−シリコン酸化膜
３０を全面に堆積した後、RIEによりこれをエ
ツチングしてゲート電極２６、ゲート酸化膜２
７の側壁のみに前記シリコン酸化膜３０を残存
させた。つづいて、この残存するシリコン酸化
膜３０及びゲート電極２６をマスクとしてN+
型領域形成用のヒ素イオンを加速電圧４０
keV、ドーズ量５×1015／cm2の条件でイオン注
入し、ヒ素注入層３１ａ，３１ｂを形成した
（第１図ｅ図示）。次いで、全面に保護膜として
の厚さ約5000ÅのPSG（Phospho Silicate
Glass）膜３２を堆積した後、前記イオン注入
の不純物の電気的活性化のため、900℃、窒素
雰囲気中で20分間熱処理を施した。その結果、
浅いN-型領域３３ａと深いN+型領域３４ａか
らなるソース領域３５、浅いN-型領域３３ｂ
と深いN+型領域３４ｂからなるドレイン領域
３６、及びＰ−pocket３７ａ，３７ｂが夫々
形成された。又、同時にゲート電極２６の上層
の非晶質シリコン層は多結晶シリコン層とな
り、ゲート電極の表面抵抗が高くなることはな
い。更に、前記N+型領域３４ａ，３４ｂに
夫々対応するPSG膜３２を選択的に除去し、
コンタクトホール３８を形成した。しかる後、
全面にアルミニウム（Al）を厚さ約1.0μｍ蒸着
し、これをパターニングしてAl電極３９を形
成してLDD／Ｐ−pocket構造のＮチヤネル
MOS型トランジスタを製造した（第１図ｆ図
示）。
しかして、本発明によれば、シリコン基板２１
上に酸化膜２３を介してアンドープ多結晶シリコ
ン層２４を形成し、更にPOCl3拡散法によりリン
を拡散した後、多結晶シリコン層２４の上層部に
シリコンイオンをイオン注入して非晶質シリコン
層２５を形成するため、後工程でＰ−pocket形
成用のボロンイオン注入時、ボロンイオンがゲー
ト電極２６及びゲート酸化膜２７を突き抜けて基
板２１のチヤネル形成予定部中に入り込むのを防
止できる。即ち、ボロンイオンがゲート電極２６
の多結晶シリコン層あるいは非晶質シリコン層中
にとどまり、チヤネリング現象の発生を回避で
き、しきい値電圧の制御を確実になし得る。
なお、上記実施例では、多結晶シリコン層への
不純物としてリンを用いてＮ型化したが、ボロン
等をイオン注入してＰ型化してもよい。
上記実施例では、多結晶シリコン層の上層部の
みを非晶質化した場合について述べたが、多結晶
シリコン層全体を非晶質化してもよい。また、非
晶質化の手段はシリコンの代りにフツ素、酸素を
用いてもよい。
上記実施例では、LDD／Ｐ−pocket構造のＮ
チヤネルMOS型トランジスタの製造に適用した
場合について述べたが、これに限らない。例え
ば、ＮチヤネルとＰチヤネルを同一基板上につく
るCMOSトランジスタにおいて、Ｐチヤネル側
のソース、ドレイン領域形成のためのボロンイオ
ン注入時、ゲート電極等への突き抜け防止につい
ても本発明は有効である。
〔発明の効果〕
以上詳述した如く本発明によれば、Ｐ−
pocket形成用のイオンのゲート電極等への突き
抜けを防止し、しきい値電圧の制御を確実になし
得る高信頼性の半導体装置の製造方法を提供でき
る。
【図面の簡単な説明】
第１図ａ〜ｆは本発明の一実施例に係る
LDD／Ｐ−pocket構造のＮチヤネルMOS型トラ
ンジスタの製造方法を工程順に示す断面図、第２
図ａ，ｂは従来のLDD／Ｐ−pocket構造のＮチ
ヤネルMOS型トランジスタの製造方法を工程順
に示す断面図である。 ２１……Ｐ型（100）シリコン基板、２２……
素子分離領域、２４……アンドープ多結晶シリコ
ン層、２５……非晶質シリコン層、２６……ゲー
ト電極、２７……ゲート酸化膜、３０……CVD
−シリコン酸化膜、３２……PSG膜、３３ａ，
３３ｂ……N-型領域、３４ａ，３４ｂ……N+型
領域、３５……ソース領域、３６……ドレイン領
域、３７ａ，３７ｂ……Ｐ−pocket、３８……
コンタクトホール、３９……Al電極。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板上に絶縁膜を介して多結晶シリコ
    ン層を形成する工程と、ゲート電極形成予定部に
    対応する前記多結晶シリコン層の少なくとも一定
    厚み部分を非晶質層に変える工程と、前記多結晶
    シリコン層及び非晶質層をパターニングする工程
    と、不純物を前記基板にイオン注入する工程とを
    具備することを特徴とする半導体装置の製造方
    法。 ２ 多結晶シリコン層の少なくとも一定厚み部分
    を非晶質層に変える手段として、多結晶シリコン
    層にシリコン、フツ素あるいは酸素のいずれかを
    イオン注入することを特徴とする特許請求の範囲
    第１項記載の半導体装置の製造方法。
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