JPH11260967A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11260967A JPH11260967A JP5934998A JP5934998A JPH11260967A JP H11260967 A JPH11260967 A JP H11260967A JP 5934998 A JP5934998 A JP 5934998A JP 5934998 A JP5934998 A JP 5934998A JP H11260967 A JPH11260967 A JP H11260967A
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Abstract
(57)【要約】
【課題】 銅配線の表面の酸化を防止でき、銅配線とプ
ラグとのコンタクト抵抗が低く、銅の層間絶縁膜中への
拡散を回避でき、更に寄生容量を低減できて配線遅延を
抑制できる半導体装置及びその製造方法を提供する。 【解決手段】 半導体基板１０上の層間絶縁膜に溝を形
成し、溝の側壁面及び底面に窒化チタン等からなるバリ
アメタル層１４を被覆した後、溝内に銅を埋め込んで銅
配線１６を形成する。その後、銅配線１６上を、バリア
メタル層１７で被覆する。次に、全面にＳｉＯ2 からな
る層間絶縁膜１８を形成し、ＣＨＦ3 ガスを用いたＲＩ
Ｅによりコンタクトホール１８ａを形成する。このと
き、バリアメタル層１７はエッチングストップ層として
作用する。
ラグとのコンタクト抵抗が低く、銅の層間絶縁膜中への
拡散を回避でき、更に寄生容量を低減できて配線遅延を
抑制できる半導体装置及びその製造方法を提供する。 【解決手段】 半導体基板１０上の層間絶縁膜に溝を形
成し、溝の側壁面及び底面に窒化チタン等からなるバリ
アメタル層１４を被覆した後、溝内に銅を埋め込んで銅
配線１６を形成する。その後、銅配線１６上を、バリア
メタル層１７で被覆する。次に、全面にＳｉＯ2 からな
る層間絶縁膜１８を形成し、ＣＨＦ3 ガスを用いたＲＩ
Ｅによりコンタクトホール１８ａを形成する。このと
き、バリアメタル層１７はエッチングストップ層として
作用する。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線構造を有
する半導体装置及びその製造方法に関し、特に配線材料
として銅又は銅合金を使用した半導体装置及びその製造
方法に関する。
する半導体装置及びその製造方法に関し、特に配線材料
として銅又は銅合金を使用した半導体装置及びその製造
方法に関する。
【０００２】
【従来の技術】従来、半導体装置の配線材料としては一
般的にアルミニウムが使用されていた。近年、半導体装
置のより一層の高速化及び高密度化が促進され、論理演
算装置を構成した場合に、配線での遅延時間が問題にな
ってきた。このため、配線材料として、アルミニウムよ
りも導電率が高いことから、銅を使用することが検討さ
れている。
般的にアルミニウムが使用されていた。近年、半導体装
置のより一層の高速化及び高密度化が促進され、論理演
算装置を構成した場合に、配線での遅延時間が問題にな
ってきた。このため、配線材料として、アルミニウムよ
りも導電率が高いことから、銅を使用することが検討さ
れている。
【０００３】図５〜図９は従来の多層銅配線構造を有す
る半導体装置の製造方法を工程順に示す断面図である。
まず、図５（ａ）に示すように、シリコン半導体基板３
０上にＳｉＯ2 膜３１を形成する。その後、ＳｉＯ2 膜
３１上に、窒化シリコン（ＳｉＮ）からなるエッチング
ストップ層３２を形成し、このエッチングストップ層３
２上に酸化シリコン（ＳｉＯ2 ）からなる層間絶縁膜３
３を形成する。
る半導体装置の製造方法を工程順に示す断面図である。
まず、図５（ａ）に示すように、シリコン半導体基板３
０上にＳｉＯ2 膜３１を形成する。その後、ＳｉＯ2 膜
３１上に、窒化シリコン（ＳｉＮ）からなるエッチング
ストップ層３２を形成し、このエッチングストップ層３
２上に酸化シリコン（ＳｉＯ2 ）からなる層間絶縁膜３
３を形成する。
【０００４】次に、図５（ｂ）に示すように、層間絶縁
膜３３上にレジストを塗布してレジスト膜３４を形成
し、露光及び現像処理を施して、レジスト膜３４に所定
の配線パターンで開口部３４ａを形成する。次に、図５
（ｃ）に示すように、レジスト膜３４をマスクとして層
間絶縁膜３３をエッチングし、溝３３ａを形成する。こ
の場合、エッチングストップ層３２を構成する窒化シリ
コンは層間絶縁膜３３を構成する酸化シリコンに比べて
耐エッチング性が十分高いので、エッチングストップ層
３２が露出した時点で深さ方向のエッチングが終了す
る。
膜３３上にレジストを塗布してレジスト膜３４を形成
し、露光及び現像処理を施して、レジスト膜３４に所定
の配線パターンで開口部３４ａを形成する。次に、図５
（ｃ）に示すように、レジスト膜３４をマスクとして層
間絶縁膜３３をエッチングし、溝３３ａを形成する。こ
の場合、エッチングストップ層３２を構成する窒化シリ
コンは層間絶縁膜３３を構成する酸化シリコンに比べて
耐エッチング性が十分高いので、エッチングストップ層
３２が露出した時点で深さ方向のエッチングが終了す
る。
【０００５】次に、図６（ａ）に示すように、レジスト
膜３４を除去する。そして、図６（ｂ）に示すように、
溝３３ａの底部のエッチングストップ層３２をエッチン
グ除去する。次に、図６（ｃ）に示すように、基板３０
の上側全面に窒化チタン（ＴｉＮ）等からなるバリアメ
タル層３４を形成する。このバリアメタル層３４によ
り、溝３３ａの側壁面及び底面が覆われる。その後、基
板３０の上側全面に銅を堆積して銅膜３５を形成する。
この場合、溝３３ａが銅により埋め込まれるようにす
る。
膜３４を除去する。そして、図６（ｂ）に示すように、
溝３３ａの底部のエッチングストップ層３２をエッチン
グ除去する。次に、図６（ｃ）に示すように、基板３０
の上側全面に窒化チタン（ＴｉＮ）等からなるバリアメ
タル層３４を形成する。このバリアメタル層３４によ
り、溝３３ａの側壁面及び底面が覆われる。その後、基
板３０の上側全面に銅を堆積して銅膜３５を形成する。
この場合、溝３３ａが銅により埋め込まれるようにす
る。
【０００６】次に、図７（ａ）に示すように、ＣＭＰ
（化学的機械研磨）法により、層間絶縁膜３３が露出す
るまで銅膜３５及びバリアメタル層３４を研磨し、基板
３０の上を平坦化する。これにより、溝３３ａ内に銅が
残存し、銅配線３６が形成される。次に、図７（ｂ）に
示すように、基板３０の上側全面に窒化シリコンからな
るエッチングストップ層３７を形成し、その上に酸化シ
リコンからなる層間絶縁膜３８を形成する。
（化学的機械研磨）法により、層間絶縁膜３３が露出す
るまで銅膜３５及びバリアメタル層３４を研磨し、基板
３０の上を平坦化する。これにより、溝３３ａ内に銅が
残存し、銅配線３６が形成される。次に、図７（ｂ）に
示すように、基板３０の上側全面に窒化シリコンからな
るエッチングストップ層３７を形成し、その上に酸化シ
リコンからなる層間絶縁膜３８を形成する。
【０００７】次に、図７（ｃ）に示すように、層間絶縁
膜３８上にレジスト膜３９を塗布し、このレジスト膜３
９を露光及び現像処理して、コンタクトホール形成領域
に開口部３９ａを設ける。そして、図８（ａ）に示すよ
うに、レジスト膜３９をマスクとして層間絶縁膜３８を
エッチングストップ層３７が露出するまでエッチング
し、コンタクトホール３８ａを形成する。
膜３８上にレジスト膜３９を塗布し、このレジスト膜３
９を露光及び現像処理して、コンタクトホール形成領域
に開口部３９ａを設ける。そして、図８（ａ）に示すよ
うに、レジスト膜３９をマスクとして層間絶縁膜３８を
エッチングストップ層３７が露出するまでエッチング
し、コンタクトホール３８ａを形成する。
【０００８】次に、図８（ｂ）に示すように、レジスト
膜３９を除去する。また、図８（ｃ）に示すように、コ
ンタクトホール３８ａの底部に露出したエッチングスト
ップ層３７をエッチングして、銅配線３６の一部を露出
させる。次に、図９（ａ）に示すように、基板３０の上
側全面にバリアメタル層３９を形成する。このとき、コ
ンタクトホール３８ａの側壁面及び底面もバリアメタル
層３９により覆われる。その後、基板３０の上側全面に
銅を堆積させて、銅膜４０を形成する。この場合、コン
タクトホール３８ａ内に銅が埋め込まれるようにする。
膜３９を除去する。また、図８（ｃ）に示すように、コ
ンタクトホール３８ａの底部に露出したエッチングスト
ップ層３７をエッチングして、銅配線３６の一部を露出
させる。次に、図９（ａ）に示すように、基板３０の上
側全面にバリアメタル層３９を形成する。このとき、コ
ンタクトホール３８ａの側壁面及び底面もバリアメタル
層３９により覆われる。その後、基板３０の上側全面に
銅を堆積させて、銅膜４０を形成する。この場合、コン
タクトホール３８ａ内に銅が埋め込まれるようにする。
【０００９】次いで、図９（ｂ）に示すように、ＣＭＰ
法により、層間絶縁膜３８が露出するまで、銅膜４０及
びバリアメタル層３９を研磨し、基板３０の上を平坦化
する。これにより、コンタクトホール３８ａ内に銅が残
存し、下層配線と上層配線とを電気的に接続するための
プラグ４１が形成される。このようにして、銅配線及び
プラグの形成を複数回繰り返して、基板３０上に複数層
の銅配線を形成する。
法により、層間絶縁膜３８が露出するまで、銅膜４０及
びバリアメタル層３９を研磨し、基板３０の上を平坦化
する。これにより、コンタクトホール３８ａ内に銅が残
存し、下層配線と上層配線とを電気的に接続するための
プラグ４１が形成される。このようにして、銅配線及び
プラグの形成を複数回繰り返して、基板３０上に複数層
の銅配線を形成する。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置の製造方法では、コンタクトホール
３８ａを形成する際に、コンタクトホール３８ａの底部
に露出した銅配線３６の表面が酸化されて、プラグ４１
と銅配線３６とのコンタクト抵抗が大きくなるという欠
点がある。また、コンタクトホール３８ａの形成時に銅
配線３６が若干エッチングされて、コンタクトホール３
８ａの側壁面及び底面に銅が付着し、その銅が層間絶縁
膜（シリコン酸化膜）３３，３８中を拡散して絶縁不良
が発生したり、極端な場合には銅が基板３０の表面にま
で到達して、半導体装置の特性が劣化することもある。
た従来の半導体装置の製造方法では、コンタクトホール
３８ａを形成する際に、コンタクトホール３８ａの底部
に露出した銅配線３６の表面が酸化されて、プラグ４１
と銅配線３６とのコンタクト抵抗が大きくなるという欠
点がある。また、コンタクトホール３８ａの形成時に銅
配線３６が若干エッチングされて、コンタクトホール３
８ａの側壁面及び底面に銅が付着し、その銅が層間絶縁
膜（シリコン酸化膜）３３，３８中を拡散して絶縁不良
が発生したり、極端な場合には銅が基板３０の表面にま
で到達して、半導体装置の特性が劣化することもある。
【００１１】更にまた、従来はエッチングストップ層３
２，３７の材料として誘電率が高い窒化シリコンを使用
しているため、寄生容量が大きくなって配線遅延が発生
するという欠点もある。本発明は、銅配線の表面の酸化
を防止でき、銅配線とプラグとのコンタクト抵抗が低
く、銅の層間絶縁膜中への拡散を回避でき、更に寄生容
量を低減できて配線遅延を抑制できる半導体装置及びそ
の製造方法を提供することを目的とする。
２，３７の材料として誘電率が高い窒化シリコンを使用
しているため、寄生容量が大きくなって配線遅延が発生
するという欠点もある。本発明は、銅配線の表面の酸化
を防止でき、銅配線とプラグとのコンタクト抵抗が低
く、銅の層間絶縁膜中への拡散を回避でき、更に寄生容
量を低減できて配線遅延を抑制できる半導体装置及びそ
の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記した課題は、半導体
基板と、前記半導体基板上に形成された第１の層間絶縁
膜と、前記第１の層間絶縁膜に形成された溝と、前記溝
の側壁面及び底面を被覆する第１のバリアメタル層と、
前記溝内に埋め込まれた銅又は銅合金からなる銅配線
と、前記銅配線の上を被覆する第２のバリアメタル層
と、前記第１の層間絶縁膜及び前記第２のバリアメタル
層の上に形成された第２の層間絶縁膜と、前記第２の層
間絶縁膜に形成されたコンタクトホールと、前記コンタ
クトホールの側壁面及び底面を被覆する第３のバリアメ
タル層と、前記コンタクトホール内に埋め込まれた導電
材料からなるプラグとを有することを特徴とする半導体
装置により解決する。
基板と、前記半導体基板上に形成された第１の層間絶縁
膜と、前記第１の層間絶縁膜に形成された溝と、前記溝
の側壁面及び底面を被覆する第１のバリアメタル層と、
前記溝内に埋め込まれた銅又は銅合金からなる銅配線
と、前記銅配線の上を被覆する第２のバリアメタル層
と、前記第１の層間絶縁膜及び前記第２のバリアメタル
層の上に形成された第２の層間絶縁膜と、前記第２の層
間絶縁膜に形成されたコンタクトホールと、前記コンタ
クトホールの側壁面及び底面を被覆する第３のバリアメ
タル層と、前記コンタクトホール内に埋め込まれた導電
材料からなるプラグとを有することを特徴とする半導体
装置により解決する。
【００１３】上記した課題は、半導体基板上に第１の層
間絶縁膜を形成する工程と、前記第１の層間絶縁膜に溝
を形成する工程と、前記溝の側壁面及び底面を第１のバ
リアメタル層で被覆する工程と、前記溝内に銅又は銅合
金を埋め込んで銅配線を形成する工程と、前記銅配線の
上を覆う第２のバリアメタル層を形成する工程と、前記
第１の層間絶縁膜及び前記第２のバリアメタル層上に第
２の層間絶縁膜を形成する工程と、前記第２のバリアメ
タル層をエッチングストッパとして前記第２の層間絶縁
膜をエッチングすることによりコンタクトホールを形成
する工程と、前記コンタクトホールの側壁面及び底面を
第３のバリアメタル層で被覆する工程と、前記コンタク
トホール内に導電材料を埋め込んでプラグを形成する工
程とを有することを特徴とする半導体装置の製造方法に
より解決する。
間絶縁膜を形成する工程と、前記第１の層間絶縁膜に溝
を形成する工程と、前記溝の側壁面及び底面を第１のバ
リアメタル層で被覆する工程と、前記溝内に銅又は銅合
金を埋め込んで銅配線を形成する工程と、前記銅配線の
上を覆う第２のバリアメタル層を形成する工程と、前記
第１の層間絶縁膜及び前記第２のバリアメタル層上に第
２の層間絶縁膜を形成する工程と、前記第２のバリアメ
タル層をエッチングストッパとして前記第２の層間絶縁
膜をエッチングすることによりコンタクトホールを形成
する工程と、前記コンタクトホールの側壁面及び底面を
第３のバリアメタル層で被覆する工程と、前記コンタク
トホール内に導電材料を埋め込んでプラグを形成する工
程とを有することを特徴とする半導体装置の製造方法に
より解決する。
【００１４】以下、本発明の作用について説明する。本
発明においては、層間絶縁膜の溝内に銅又は銅合金を埋
め込んで銅配線を形成した後、該銅配線の上に窒化チタ
ン、タンタル、窒化タンタル、タングステン及び窒化タ
ングステン等からなる第２のバリアメタル層を形成す
る。この第２のバリアメタル層は、第２の層間絶縁膜に
コンタクトホールを形成する際にエッチングストッパと
して作用し、銅配線が露出したり、エッチングされるこ
とが防止される。これにより、銅配線の表面が酸化され
ることがなく、銅配線とプラグとのコンタクト抵抗の増
大が回避される。また、コンタクトホール形成時に銅配
線がエッチングされることがなく、銅の層間絶縁膜中へ
の拡散に起因する不具合を回避できる。更に、バリアメ
タル層をエッチングストッパとして使用するので、エッ
チングストッパ（エッチングストップ層）を窒化シリコ
ンにより形成した場合に比べて寄生容量を低減でき、配
線遅延が抑制される。
発明においては、層間絶縁膜の溝内に銅又は銅合金を埋
め込んで銅配線を形成した後、該銅配線の上に窒化チタ
ン、タンタル、窒化タンタル、タングステン及び窒化タ
ングステン等からなる第２のバリアメタル層を形成す
る。この第２のバリアメタル層は、第２の層間絶縁膜に
コンタクトホールを形成する際にエッチングストッパと
して作用し、銅配線が露出したり、エッチングされるこ
とが防止される。これにより、銅配線の表面が酸化され
ることがなく、銅配線とプラグとのコンタクト抵抗の増
大が回避される。また、コンタクトホール形成時に銅配
線がエッチングされることがなく、銅の層間絶縁膜中へ
の拡散に起因する不具合を回避できる。更に、バリアメ
タル層をエッチングストッパとして使用するので、エッ
チングストッパ（エッチングストップ層）を窒化シリコ
ンにより形成した場合に比べて寄生容量を低減でき、配
線遅延が抑制される。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。図１〜図４は本発
明の実施の形態に係る半導体装置の製造方法を工程順に
示す図である。まず、図１（ａ）に示すように、シリコ
ン半導体基板１０の上にＳｉＯ2 膜１１を形成する。そ
の後、例えば窒素雰囲気中でチタン（Ｔｉ）をスパッタ
リングして、ＳｉＯ2 膜１１の上に厚さが約２０ｎｍの
窒化チタン膜を形成し、その窒化チタン膜を所定の配線
パターンにエッチングして、バリアメタル層１２を形成
する。このバリアメタル層１２は、上記の窒化チタンの
他、タンタル（Ｔａ）、窒化タンタル、タングステン
（Ｗ）及び窒化タングステンにより形成してもよい。ま
た、これらの材料を２層以上積層してバリアメタル層１
２としてもよい。
て、添付の図面を参照して説明する。図１〜図４は本発
明の実施の形態に係る半導体装置の製造方法を工程順に
示す図である。まず、図１（ａ）に示すように、シリコ
ン半導体基板１０の上にＳｉＯ2 膜１１を形成する。そ
の後、例えば窒素雰囲気中でチタン（Ｔｉ）をスパッタ
リングして、ＳｉＯ2 膜１１の上に厚さが約２０ｎｍの
窒化チタン膜を形成し、その窒化チタン膜を所定の配線
パターンにエッチングして、バリアメタル層１２を形成
する。このバリアメタル層１２は、上記の窒化チタンの
他、タンタル（Ｔａ）、窒化タンタル、タングステン
（Ｗ）及び窒化タングステンにより形成してもよい。ま
た、これらの材料を２層以上積層してバリアメタル層１
２としてもよい。
【００１６】次に、図１（ｂ）に示すように、プラズマ
ＣＶＤ法により、基板１０の上側全面に酸化シリコン
（ＳｉＯ2 ）を堆積させて、層間絶縁膜１３を形成す
る。そして、図１（ｃ）に示すように、ホトリソグラフ
ィにより、層間絶縁膜１３に所定の配線パターンで溝１
３ａを形成する。このときのエッチングは、例えばエッ
チングガスとしてＣＨＦ3 を使用し、１２００Ｗの条件
のＲＩＥ（反応性イオンエッチング）により行う。この
場合、バリアメタル層１２がエッチングストッパとして
作用し、バリアメタル層１２が露出した時点で深さ方向
のエッチングが終了する。
ＣＶＤ法により、基板１０の上側全面に酸化シリコン
（ＳｉＯ2 ）を堆積させて、層間絶縁膜１３を形成す
る。そして、図１（ｃ）に示すように、ホトリソグラフ
ィにより、層間絶縁膜１３に所定の配線パターンで溝１
３ａを形成する。このときのエッチングは、例えばエッ
チングガスとしてＣＨＦ3 を使用し、１２００Ｗの条件
のＲＩＥ（反応性イオンエッチング）により行う。この
場合、バリアメタル層１２がエッチングストッパとして
作用し、バリアメタル層１２が露出した時点で深さ方向
のエッチングが終了する。
【００１７】次に、図２（ａ）に示すように、窒素雰囲
気中でチタンをスパッタリングして、基板１０の上側全
面にバリアメタル層１４を形成し、このバリアメタル層
１４により溝１３ａの側壁面及び底面を被覆する。その
後、基板１０の上側全面に銅を約１μｍの厚さに堆積さ
せて、銅膜１５を形成する。これにより、溝１３ａ内に
銅が埋め込まれる。
気中でチタンをスパッタリングして、基板１０の上側全
面にバリアメタル層１４を形成し、このバリアメタル層
１４により溝１３ａの側壁面及び底面を被覆する。その
後、基板１０の上側全面に銅を約１μｍの厚さに堆積さ
せて、銅膜１５を形成する。これにより、溝１３ａ内に
銅が埋め込まれる。
【００１８】次に、図２（ｂ）に示すように、ＣＭＰ法
により、層間絶縁膜１３が露出するまで銅膜１５及びバ
リアメタル層１４を研磨し、基板１０の上を平坦化す
る。これにより、溝１３ａ内に銅が残存し、銅配線１６
となる。次に、図２（ｃ）に示すように、銅配線１６の
上を覆うバリアメタル層１７を例えば窒化チタン等によ
り約２０ｎｍの厚さに形成する。この場合に、バリアメ
タル層１７の幅は、位置ずれを考慮して、配線の幅（約
０．２〜１．０μｍ）よりも若干広くしておく。その
後、図３（ａ）に示すように、プラズマＣＶＤ法によ
り、基板１０の上側全面に酸化シリコンを堆積させて、
厚さが約１μｍの層間絶縁膜１８を形成する。
により、層間絶縁膜１３が露出するまで銅膜１５及びバ
リアメタル層１４を研磨し、基板１０の上を平坦化す
る。これにより、溝１３ａ内に銅が残存し、銅配線１６
となる。次に、図２（ｃ）に示すように、銅配線１６の
上を覆うバリアメタル層１７を例えば窒化チタン等によ
り約２０ｎｍの厚さに形成する。この場合に、バリアメ
タル層１７の幅は、位置ずれを考慮して、配線の幅（約
０．２〜１．０μｍ）よりも若干広くしておく。その
後、図３（ａ）に示すように、プラズマＣＶＤ法によ
り、基板１０の上側全面に酸化シリコンを堆積させて、
厚さが約１μｍの層間絶縁膜１８を形成する。
【００１９】次に、図３（ｂ）に示すように、ホトリソ
グラフィにより、層間絶縁膜１８にコンタクトホール１
８ａを開口して、バリアメタル層１７の一部を露出させ
る。このときのエッチングも、例えばエッチングガスと
してＣＨＦ3 を使用し、１２００Ｗの条件のＲＩＥによ
り行う。これにより、バリアメタル層１７がエッチング
ストッパとして作用し、バリアメタル層１７が露出した
時点でエッチングが終了する。
グラフィにより、層間絶縁膜１８にコンタクトホール１
８ａを開口して、バリアメタル層１７の一部を露出させ
る。このときのエッチングも、例えばエッチングガスと
してＣＨＦ3 を使用し、１２００Ｗの条件のＲＩＥによ
り行う。これにより、バリアメタル層１７がエッチング
ストッパとして作用し、バリアメタル層１７が露出した
時点でエッチングが終了する。
【００２０】その後、図３（ｃ）に示すように、窒素雰
囲気中でチタンをスパッタして、基板１０の上側全面に
バリアメタル層１９を約２０ｎｍの厚さに形成する。こ
のスパッタリングにより、コンタクトホール１８ａの側
壁面及び底面もバリアメタル層１９に覆われる。その
後、基板１０の上側全面に銅を堆積して銅膜２０を形成
する。
囲気中でチタンをスパッタして、基板１０の上側全面に
バリアメタル層１９を約２０ｎｍの厚さに形成する。こ
のスパッタリングにより、コンタクトホール１８ａの側
壁面及び底面もバリアメタル層１９に覆われる。その
後、基板１０の上側全面に銅を堆積して銅膜２０を形成
する。
【００２１】次いで、図４に示すように、ＣＭＰ法によ
り層間絶縁膜１８が露出するまで銅膜２０及びバリアメ
タル層１９を研磨し、基板１０の上を平坦化する。これ
により、コンタクトホール１８ａ内に銅が残存し、下層
配線と上層配線とを電気的に接続するためのプラグ２１
となる。なお、プラグ２１は、上記した銅以外にも、タ
ングステン又はタングステン合金等により形成してもよ
い。
り層間絶縁膜１８が露出するまで銅膜２０及びバリアメ
タル層１９を研磨し、基板１０の上を平坦化する。これ
により、コンタクトホール１８ａ内に銅が残存し、下層
配線と上層配線とを電気的に接続するためのプラグ２１
となる。なお、プラグ２１は、上記した銅以外にも、タ
ングステン又はタングステン合金等により形成してもよ
い。
【００２２】このようにして、銅配線及びプラグの形成
を複数回繰り返して、基板１０上に複数層の銅配線を形
成する。本実施の形態においては、コンタクトホール１
８ａを形成する際に、銅配線１６の上をバリアメタル層
１７で被覆するので、銅配線１６の表面の酸化が防止さ
れる。これにより、銅配線１６とプラグ２１とのコンタ
クト抵抗が低減される。また、銅配線１６がバリアメタ
ル層１７で覆われているので、コンタクトホール１８ａ
の形成時に銅配線１６がエッチングされることもなく、
従って銅が層間絶縁膜１３，１８中に拡散することを防
止できる。更に、エッチングストッパとしてバリアメタ
ル層１２，１７，１９を使用しているので、エッチング
ストッパ（エッチングストップ層）を窒化シリコンで形
成する従来方法に比べて寄生容量を著しく低減すること
ができ、配線遅延が抑制されるという効果が得られる。
を複数回繰り返して、基板１０上に複数層の銅配線を形
成する。本実施の形態においては、コンタクトホール１
８ａを形成する際に、銅配線１６の上をバリアメタル層
１７で被覆するので、銅配線１６の表面の酸化が防止さ
れる。これにより、銅配線１６とプラグ２１とのコンタ
クト抵抗が低減される。また、銅配線１６がバリアメタ
ル層１７で覆われているので、コンタクトホール１８ａ
の形成時に銅配線１６がエッチングされることもなく、
従って銅が層間絶縁膜１３，１８中に拡散することを防
止できる。更に、エッチングストッパとしてバリアメタ
ル層１２，１７，１９を使用しているので、エッチング
ストッパ（エッチングストップ層）を窒化シリコンで形
成する従来方法に比べて寄生容量を著しく低減すること
ができ、配線遅延が抑制されるという効果が得られる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
銅配線の上を第２のバリアメタル層で被覆するので、コ
ンタクトホールを形成する際に銅配線が露出することが
なく、銅配線の表面の酸化が防止される。これにより、
銅配線とプラグとのコンタクト抵抗が低減される。ま
た、銅配線の上を第２のバリアメタル層で被覆するの
で、コンタクトホールを形成する際に銅配線がエッチン
グされることがなく、層間絶縁膜中に銅が拡散すること
が防止される。これにより、銅の拡散に起因する絶縁不
良や半導体装置の特性劣化が防止される。また、コンタ
クトホール形成時には第２のバリアメタル層がエッチン
グストッパとして作用するので、窒化シリコンによりエ
ッチングストッパを形成する必要がない。これにより、
寄生容量による配線遅延が抑制されるという効果を奏す
る。
銅配線の上を第２のバリアメタル層で被覆するので、コ
ンタクトホールを形成する際に銅配線が露出することが
なく、銅配線の表面の酸化が防止される。これにより、
銅配線とプラグとのコンタクト抵抗が低減される。ま
た、銅配線の上を第２のバリアメタル層で被覆するの
で、コンタクトホールを形成する際に銅配線がエッチン
グされることがなく、層間絶縁膜中に銅が拡散すること
が防止される。これにより、銅の拡散に起因する絶縁不
良や半導体装置の特性劣化が防止される。また、コンタ
クトホール形成時には第２のバリアメタル層がエッチン
グストッパとして作用するので、窒化シリコンによりエ
ッチングストッパを形成する必要がない。これにより、
寄生容量による配線遅延が抑制されるという効果を奏す
る。
【図１】本発明の実施の形態に係る半導体装置の製造方
法を示す図（その１）である。
法を示す図（その１）である。
【図２】本発明の実施の形態に係る半導体装置の製造方
法を示す図（その２）である。
法を示す図（その２）である。
【図３】本発明の実施の形態に係る半導体装置の製造方
法を示す図（その３）である。
法を示す図（その３）である。
【図４】本発明の実施の形態に係る半導体装置の製造方
法を示す図（その４）である。
法を示す図（その４）である。
【図５】従来の多層銅配線構造を有する半導体装置の製
造方法を示す断面図（その１）である。
造方法を示す断面図（その１）である。
【図６】従来の多層銅配線構造を有する半導体装置の製
造方法を示す断面図（その２）である。
造方法を示す断面図（その２）である。
【図７】従来の多層銅配線構造を有する半導体装置の製
造方法を示す断面図（その３）である。
造方法を示す断面図（その３）である。
【図８】従来の多層銅配線構造を有する半導体装置の製
造方法を示す断面図（その４）である。
造方法を示す断面図（その４）である。
【図９】従来の多層銅配線構造を有する半導体装置の製
造方法を示す断面図（その５）である。
造方法を示す断面図（その５）である。
１０，３０ 半導体基板、 １２，１４，１７，１９，３４ バリアメタル層、 １３，１８，３３，３８ 層間絶縁膜、 １５，２０，３５，４０ 銅膜、 １６，３６ 銅配線、 ２１，４１ プラグ、 ３２，３７ エッチングストップ層。
Claims (7)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成された第１の層間絶縁膜と、 前記第１の層間絶縁膜に形成された溝と、 前記溝の側壁面及び底面を被覆する第１のバリアメタル
層と、 前記溝内に埋め込まれた銅又は銅合金からなる銅配線
と、 前記銅配線の上を被覆する第２のバリアメタル層と、 前記第１の層間絶縁膜及び前記第２のバリアメタル層の
上に形成された第２の層間絶縁膜と、 前記第２の層間絶縁膜に形成されたコンタクトホール
と、 前記コンタクトホールの側壁面及び底面を被覆する第３
のバリアメタル層と、 前記コンタクトホール内に埋め込まれた導電材料からな
るプラグとを有することを特徴とする半導体装置。 - 【請求項２】 前記第１、第２及び第３のバリアメタル
は、窒化チタン、タンタル、窒化タンタル、タングステ
ン及び窒化タングステンのうちいずれか１種の材料から
なることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第１、第２及び第３のバリアメタル
は、窒化チタン、タンタル、窒化タンタル、タングステ
ン及び窒化タングステンのうちいずれか２種以上の材料
を積層した積層構造を有することを特徴とする請求項１
に記載の半導体装置。 - 【請求項４】 前記プラグは、銅、銅合金、タングステ
ン及びタングステン合金のいずれか１種の金属からなる
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項５】 半導体基板上に第１の層間絶縁膜を形成
する工程と、 前記第１の層間絶縁膜に溝を形成する工程と、 前記溝の側壁面及び底面を第１のバリアメタル層で被覆
する工程と、 前記溝内に銅又は銅合金を埋め込んで銅配線を形成する
工程と、 前記銅配線の上を覆う第２のバリアメタル層を形成する
工程と、 前記第１の層間絶縁膜及び前記第２のバリアメタル層上
に第２の層間絶縁膜を形成する工程と、 前記第２のバリアメタル層をエッチングストッパとして
前記第２の層間絶縁膜をエッチングすることによりコン
タクトホールを形成する工程と、 前記コンタクトホールの側壁面及び底面を第３のバリア
メタル層で被覆する工程と、 前記コンタクトホール内に導電材料を埋め込んでプラグ
を形成する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項６】 前記第２のバリアメタル層は、前記銅配
線よりも広い幅に形成することを特徴とする請求項５に
記載の半導体装置の製造方法。 - 【請求項７】 前記第１及び第２の層間絶縁膜を酸化シ
リコンにより形成し、前記第１、第２及び第３のバリア
メタル層を窒化チタンにより形成し、前記コンタクトホ
ールをＣＨＦ3 ガスを使用した反応性イオンエッチング
により形成することを特徴とする請求項５に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5934998A JPH11260967A (ja) | 1998-03-11 | 1998-03-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5934998A JPH11260967A (ja) | 1998-03-11 | 1998-03-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11260967A true JPH11260967A (ja) | 1999-09-24 |
Family
ID=13110732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5934998A Withdrawn JPH11260967A (ja) | 1998-03-11 | 1998-03-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11260967A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100386369B1 (ko) * | 1999-12-23 | 2003-06-02 | 인터내셔널 비지네스 머신즈 코포레이션 | 범용 회로 애플리케이션을 위한 집적화된 정합 저항값을가진 캐패시터 구조 |
| KR100419272B1 (ko) * | 2000-01-25 | 2004-02-18 | 가부시끼가이샤 도시바 | 반도체 장치 및 반도체 장치의 제조 방법 |
| KR100625388B1 (ko) * | 2000-04-04 | 2006-09-18 | 주식회사 하이닉스반도체 | 반도체소자의 금속배선 형성방법 |
| CN102683313B (zh) * | 2012-06-11 | 2017-03-08 | 上海华虹宏力半导体制造有限公司 | 半导体接合焊盘结构以及集成电路 |
-
1998
- 1998-03-11 JP JP5934998A patent/JPH11260967A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100386369B1 (ko) * | 1999-12-23 | 2003-06-02 | 인터내셔널 비지네스 머신즈 코포레이션 | 범용 회로 애플리케이션을 위한 집적화된 정합 저항값을가진 캐패시터 구조 |
| KR100419272B1 (ko) * | 2000-01-25 | 2004-02-18 | 가부시끼가이샤 도시바 | 반도체 장치 및 반도체 장치의 제조 방법 |
| KR100625388B1 (ko) * | 2000-04-04 | 2006-09-18 | 주식회사 하이닉스반도체 | 반도체소자의 금속배선 형성방법 |
| CN102683313B (zh) * | 2012-06-11 | 2017-03-08 | 上海华虹宏力半导体制造有限公司 | 半导体接合焊盘结构以及集成电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |