JPH0974103A - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the sameInfo
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Abstract
(57)【要約】
【課題】 SiGeとSiとの接触を形成する際のGe
の偏析を抑制する。
【解決手段】 Geが含まれる領域にSnを導入する。
(57) 【Abstract】 PROBLEM TO BE SOLVED: To form a contact between SiGe and Si.
Suppress the segregation of. Sn is introduced into a region containing Ge.
Description
【0001】[0001]
【発明の属する技術分野】本発明はバンドギャップの異
なる半導体の接合、特にSi層とSiおよびGeからな
る層との接合の形成に利用する。さらに詳しくは、これ
らの層の間に極めて急峻な界面を得るための方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is used for forming a junction between semiconductors having different band gaps, particularly for forming a junction between a Si layer and a layer composed of Si and Ge. More specifically, it relates to a method for obtaining a very steep interface between these layers.
【0002】本明細書において「基板上」あるいは「〜
の上」という表現を用いるが、これらは結晶成長の方向
を意味し、製造中の方向や最終的に製造される素子の方
向をいうものではない。In the present specification, "on a substrate" or "...
Although the expression "above" is used, they mean the direction of crystal growth, not the direction during manufacturing or the direction of a finally manufactured device.
【0003】[0003]
【従来の技術】バンドギャップの異なる半導体の接合を
利用した半導体素子として従来から、ヘテロ・バイポー
ラ・トランジスタ(以下「HBT」という)がよく知ら
れている。GaAs系のものがよく知られているが、S
i系(以下「SiHBT」という)についても、ベース
にSiおよびGeからなる層(以下「SiGe層」とい
う)を用いた構造や、ベース・エミッタ間にSiC層を
設けた構造が知られている。SiGe層あるいはSiC
層は、高々100オングストローム程度の極めて薄い層
に形成される。SiGe層を用いる場合には、数原子層
程度の厚さのSi層とGe層とを交互に積層させた超格
子や、SiとGeとの固溶体が用いられる。2. Description of the Related Art A hetero bipolar transistor (hereinafter referred to as "HBT") is well known as a semiconductor device utilizing a junction of semiconductors having different band gaps. GaAs type is well known, but S
Also for i-type (hereinafter referred to as “SiHBT”), a structure using a layer composed of Si and Ge (hereinafter referred to as “SiGe layer”) as a base and a structure in which a SiC layer is provided between a base and an emitter are known. . SiGe layer or SiC
The layers are formed in very thin layers, at most 100 Angstroms. When the SiGe layer is used, a superlattice in which Si layers and Ge layers each having a thickness of several atomic layers are alternately stacked, or a solid solution of Si and Ge is used.
【0004】SiGe層をベースとするHBTを製造す
るには、コレクタ用のSi層が形成されたSi基板上に
SiGe層を結晶成長させ、さらにその上にSiを結晶
成長させてエミッタを形成する。これらの結晶成長は分
子線エピタキシ(MolecularBeam Epitaxy、以下「MB
E」という)により行われる。In order to manufacture an HBT based on a SiGe layer, a SiGe layer is crystal-grown on a Si substrate on which a Si layer for collector is formed, and then Si is further crystal-grown to form an emitter. . These crystal growths are based on Molecular Beam Epitaxy (hereinafter “MB”).
"E").
【0005】[0005]
【発明が解決しようとする課題】しかし、SiGe層を
形成する場合、Geが偏析してしまう問題がある。Ge
の偏析が生じると、ベースとエミッタとの界面がぼけて
しまい、HBTの特性が低下してしまう。これを防止す
るために従来は、Geが含まれる部分にSbあるいはB
iを添加することが行われていた。しかし、Sb、Bi
はSiおよびGeに対してn型の不純物であり、偏析の
制御とn型の程度とを独立に制御することはできなかっ
た。However, when forming a SiGe layer, there is a problem that Ge segregates. Ge
If the segregation occurs, the interface between the base and the emitter will be blurred and the characteristics of the HBT will deteriorate. In order to prevent this, conventionally, Sb or B is added to the portion containing Ge.
i was being added. However, Sb, Bi
Is an n-type impurity with respect to Si and Ge, and it was not possible to control segregation and the degree of n-type independently.
【0006】本発明は、このような課題を解決し、Si
GeとSiとの接触を用いた特性のよい半導体素子を提
供することを最終的な目的とし、そのため、Geの偏析
を抑制しながらSi基板上にSiGe層を成長させるこ
とのできる半導体素子の製造方法を提供することを目的
とする。The present invention solves such a problem and solves the problem of Si.
A final object is to provide a semiconductor device having good characteristics using contact between Ge and Si. Therefore, manufacturing of a semiconductor device capable of growing a SiGe layer on a Si substrate while suppressing segregation of Ge. The purpose is to provide a method.
【0007】[0007]
【課題を解決するための手段】本発明の第一の観点は半
導体素子の製造方法であり、Si基板上にSiおよびG
eからなる層を結晶成長させる工程を含む半導体素子の
製造方法において、少なくともGeが含まれる層にSn
(錫)を導入することを特徴とする。結晶成長させる工
程はMBEによる成長工程を含み、この成長工程におい
てSiおよびGeと共にSnを導入することがよい。A first aspect of the present invention is a method of manufacturing a semiconductor device, which comprises Si and G on a Si substrate.
In a method of manufacturing a semiconductor device including a step of crystal-growing a layer made of e, Sn is contained in at least a layer containing Ge.
It is characterized by introducing (tin). The step of growing a crystal includes a growth step by MBE, and it is preferable to introduce Sn together with Si and Ge in this growth step.
【0008】本発明の第二の観点は以上の方法により製
造される半導体素子であり、SiおよびGeからなる層
の少なくともGeが含まれる層にSnが添加されたこと
を特徴とする。SiおよびGeからなる層はSiHBT
のベース層として形成されることがよい。A second aspect of the present invention is a semiconductor device manufactured by the above method, which is characterized in that Sn is added to at least a layer containing Ge in a layer made of Si and Ge. The layer made of Si and Ge is SiHBT
Is preferably formed as a base layer.
【0009】Geの偏析を抑制するためにSnを導入す
る。SnはSiおよびGeと同じくIV族元素であり、
その導入による電気的影響はない。このため、SiHB
Tを製造する場合に、HBTとしての特性を最大にする
膜構成と、偏析の抑制とを同時に達成できる。Sn is introduced to suppress the segregation of Ge. Sn is a group IV element like Si and Ge,
There is no electrical impact due to its introduction. Therefore, SiHB
When manufacturing T, a film structure that maximizes the characteristics as HBT and suppression of segregation can be achieved at the same time.
【0010】[0010]
【実施例】図1は本発明の半導体素子の製造方法を説明
する図である。この方法では一般的なSi−MBE装置
を用いる。この装置は内部が超高真空に保たれる反応槽
1を備え、この反応槽1に複数の分子線源2、3、4が
接続される。反応槽1内には分子線源2、3、4からの
分子線が入射する位置に基板ホルダ11が設けられ、こ
の基板ホルダ11にSi基板12が取り付けられる。反
応槽1内にはまた、分子線源2、3、4からの分子線を
断続するためのシャッタ13を備える。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a diagram for explaining a method of manufacturing a semiconductor device according to the present invention. This method uses a general Si-MBE apparatus. This apparatus includes a reaction tank 1 whose inside is kept in an ultrahigh vacuum, and a plurality of molecular beam sources 2, 3, 4 are connected to the reaction tank 1. A substrate holder 11 is provided in the reaction tank 1 at a position where the molecular beams from the molecular beam sources 2, 3, and 4 are incident, and the Si substrate 12 is attached to the substrate holder 11. The reaction tank 1 is also provided with a shutter 13 for interrupting the molecular beams from the molecular beam sources 2, 3, 4.
【0011】分子線源2、3はそれぞれSi、Ge用で
あり、分子線源2からの分子線をSi基板12に入射す
ることで、Si基板12上にSiを結晶成長させること
ができる。また、分子線源2、3からのそれぞれ分子線
を同時にSi基板12に入射することで、SiGeを成
長させることができる。The molecular beam sources 2 and 3 are for Si and Ge, respectively. By injecting the molecular beam from the molecular beam source 2 into the Si substrate 12, Si crystal can be grown on the Si substrate 12. Further, SiGe can be grown by simultaneously injecting the respective molecular beams from the molecular beam sources 2 and 3 into the Si substrate 12.
【0012】本発明を実施する場合にはさらに、Sn用
の分子線源4を用い、Sn分子線をSiおよびGeのそ
れぞれの分子線と同時にSi基板12に入射する。Si
とGeとの割合は例えば8対2とし、SnはGeより4
桁程度少なくする。すなわち、Snの濃度は通常のn型
あるいはp型の不純物濃度と同程度である。これにより
SiGe層にSnが導入され、Geの偏析を抑えること
ができる。When the present invention is carried out, the molecular beam source 4 for Sn is further used, and the Sn molecular beam is incident on the Si substrate 12 at the same time as the molecular beams of Si and Ge. Si
For example, the ratio of Ge to Ge is 8 to 2, and Sn is 4 from Ge
Reduce by about a few digits. That is, the Sn concentration is about the same as the normal n-type or p-type impurity concentration. As a result, Sn is introduced into the SiGe layer, and segregation of Ge can be suppressed.
【0013】図2は以上の方法により製造されるSiH
BTの構造を示す断面図である。このSiHBTはSi
基板上にエピタキシャルに積層されたn型Siコレクタ
層21、p型SiGeベース層22およびn型Siエミ
ッタ層23を備え、それぞれにコレクタ電極24、ベー
ス電極25、エミッタ電極26が接続される。p型Si
Geベース層22には、Geの偏析を抑えるためにSn
が添加される。SnはSiやGeと同じIV族元素のた
め、n型、p型のいずれのドーパントになることもな
く、p型SiGeベース層22の電気的特性に影響を与
えることがない。このため、p型SiGeベース層22
の電気的特性とは無関係にGeの偏析を抑えることがで
きる。FIG. 2 shows the SiH produced by the above method.
It is sectional drawing which shows the structure of BT. This SiHBT is Si
The substrate is provided with an n-type Si collector layer 21, a p-type SiGe base layer 22 and an n-type Si emitter layer 23 which are epitaxially laminated on the substrate, and a collector electrode 24, a base electrode 25 and an emitter electrode 26 are connected to each. p-type Si
The Ge base layer 22 contains Sn to suppress the segregation of Ge.
Is added. Since Sn is the same group IV element as Si and Ge, it does not become an n-type or p-type dopant, and does not affect the electrical characteristics of the p-type SiGe base layer 22. Therefore, the p-type SiGe base layer 22
Segregation of Ge can be suppressed irrespective of the electrical characteristics of.
【0014】ここではNPNトランジスタを例に説明し
たが、PNPトランジスタの場合も本発明を同様に実施
できる。従来のようにSiGeベース層にSbあるいは
Biを添加する場合には、ベースがn型となるPNPト
ランジスタしか実現できないが、本発明によりNPNト
ランジスタも実現できる。Although the NPN transistor has been described as an example here, the present invention can be similarly implemented in the case of a PNP transistor. When Sb or Bi is added to the SiGe base layer as in the prior art, only a PNP transistor having an n-type base can be realized, but the present invention can also realize an NPN transistor.
【0015】[0015]
【発明の効果】以上説明したように、本発明の半導体素
子の製造方法では、SiおよびGeからなる層を結晶成
長させるとき、Geの偏析を抑制するためにSnを導入
する。SnはSiおよびGeと同じくIV族元素であ
り、その導入による電気的影響はない。したがって、特
にSiHBTを製造する場合に、HBTとしての特性を
最大にする膜構成と、偏析の抑制とを同時に達成できる
効果がある。As described above, in the method of manufacturing a semiconductor device of the present invention, Sn is introduced in order to suppress the segregation of Ge when the layer of Si and Ge is grown by crystal growth. Sn is a group IV element like Si and Ge, and its introduction has no electrical effect. Therefore, particularly in the case of manufacturing SiHBT, there is an effect that a film structure that maximizes the characteristics as HBT and suppression of segregation can be achieved at the same time.
【図1】本発明の半導体素子の製造方法を説明する図。FIG. 1 is a diagram illustrating a method for manufacturing a semiconductor device of the present invention.
【図2】SiHBTの構造を示す断面図。FIG. 2 is a cross-sectional view showing the structure of SiHBT.
1 反応槽 2、3、4 分子線源 11 基板ホルダ 12 Si基板 13 シャッタ 21 n型Siコレクタ層 22 p型SiGeベース層 23 n型Siエミッタ層 24 コレクタ電極 25 ベース電極 26 エミッタ電極 1 Reaction Tanks 2, 3, 4 Molecular Beam Source 11 Substrate Holder 12 Si Substrate 13 Shutter 21 n-type Si Collector Layer 22 p-type SiGe Base Layer 23 n-type Si Emitter Layer 24 Collector Electrode 25 Base Electrode 26 Emitter Electrode
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 信治 東京都武蔵野市中町二丁目11番13号 株式 会社テラテック内 (72)発明者 藤田 忠重 東京都武蔵野市中町二丁目11番13号 株式 会社テラテック内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Shinji Kobayashi 2-11-13 Nakamachi, Musashino-shi, Tokyo Inside Teratech Co., Ltd. Inside
Claims (4)
を結晶成長させる工程を含む半導体素子の製造方法にお
いて、少なくともGeが含まれる層にSnを導入するこ
とを特徴とする半導体素子の製造方法。1. A method of manufacturing a semiconductor device, comprising a step of crystal-growing a layer of Si and Ge on a Si substrate, wherein Sn is introduced into at least the layer of Ge. .
キシによる成長工程を含み、この成長工程においてSi
およびGeと共にSnを導入する請求項1記載の半導体
素子の製造方法。2. The crystal growing step includes a growth step by molecular beam epitaxy, in which Si is grown.
The method for manufacturing a semiconductor device according to claim 1, wherein Sn is introduced together with Ge.
体素子において、前記SiおよびGeからなる層の少な
くともGeが含まれる層にSnが添加されたことを特徴
とする半導体素子。3. A semiconductor device having a layer made of Si and Ge, wherein Sn is added to at least a layer containing Ge in the layer made of Si and Ge.
テロ・バイポーラ・トランジスタのベース層として形成
された請求項1記載の半導体素子。4. The semiconductor device according to claim 1, wherein the layer composed of Si and Ge is formed as a base layer of a Si hetero bipolar transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7226720A JPH0974103A (en) | 1995-09-04 | 1995-09-04 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7226720A JPH0974103A (en) | 1995-09-04 | 1995-09-04 | Semiconductor device and method of manufacturing the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974103A true JPH0974103A (en) | 1997-03-18 |
Family
ID=16849576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7226720A Pending JPH0974103A (en) | 1995-09-04 | 1995-09-04 | Semiconductor device and method of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0974103A (en) |
-
1995
- 1995-09-04 JP JP7226720A patent/JPH0974103A/en active Pending
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