JPH0974103A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
- Publication number
- JPH0974103A JPH0974103A JP7226720A JP22672095A JPH0974103A JP H0974103 A JPH0974103 A JP H0974103A JP 7226720 A JP7226720 A JP 7226720A JP 22672095 A JP22672095 A JP 22672095A JP H0974103 A JPH0974103 A JP H0974103A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- manufacturing
- type
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 7
- 239000013078 crystal Substances 0.000 claims description 6
- 230000012010 growth Effects 0.000 claims description 6
- 238000001451 molecular beam epitaxy Methods 0.000 claims description 4
- 125000005842 heteroatom Chemical group 0.000 claims description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 abstract description 15
- 238000005204 segregation Methods 0.000 abstract description 11
- 229910052787 antimony Inorganic materials 0.000 description 3
- 229910021480 group 4 element Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】
【課題】 ＳｉＧｅとＳｉとの接触を形成する際のＧｅ
の偏析を抑制する。 【解決手段】 Ｇｅが含まれる領域にＳｎを導入する。
の偏析を抑制する。 【解決手段】 Ｇｅが含まれる領域にＳｎを導入する。
Description
【０００１】
【発明の属する技術分野】本発明はバンドギャップの異
なる半導体の接合、特にＳｉ層とＳｉおよびＧｅからな
る層との接合の形成に利用する。さらに詳しくは、これ
らの層の間に極めて急峻な界面を得るための方法に関す
る。
なる半導体の接合、特にＳｉ層とＳｉおよびＧｅからな
る層との接合の形成に利用する。さらに詳しくは、これ
らの層の間に極めて急峻な界面を得るための方法に関す
る。
【０００２】本明細書において「基板上」あるいは「〜
の上」という表現を用いるが、これらは結晶成長の方向
を意味し、製造中の方向や最終的に製造される素子の方
向をいうものではない。
の上」という表現を用いるが、これらは結晶成長の方向
を意味し、製造中の方向や最終的に製造される素子の方
向をいうものではない。
【０００３】
【従来の技術】バンドギャップの異なる半導体の接合を
利用した半導体素子として従来から、ヘテロ・バイポー
ラ・トランジスタ（以下「ＨＢＴ」という）がよく知ら
れている。ＧａＡｓ系のものがよく知られているが、Ｓ
ｉ系（以下「ＳｉＨＢＴ」という）についても、ベース
にＳｉおよびＧｅからなる層（以下「ＳｉＧｅ層」とい
う）を用いた構造や、ベース・エミッタ間にＳｉＣ層を
設けた構造が知られている。ＳｉＧｅ層あるいはＳｉＣ
層は、高々１００オングストローム程度の極めて薄い層
に形成される。ＳｉＧｅ層を用いる場合には、数原子層
程度の厚さのＳｉ層とＧｅ層とを交互に積層させた超格
子や、ＳｉとＧｅとの固溶体が用いられる。
利用した半導体素子として従来から、ヘテロ・バイポー
ラ・トランジスタ（以下「ＨＢＴ」という）がよく知ら
れている。ＧａＡｓ系のものがよく知られているが、Ｓ
ｉ系（以下「ＳｉＨＢＴ」という）についても、ベース
にＳｉおよびＧｅからなる層（以下「ＳｉＧｅ層」とい
う）を用いた構造や、ベース・エミッタ間にＳｉＣ層を
設けた構造が知られている。ＳｉＧｅ層あるいはＳｉＣ
層は、高々１００オングストローム程度の極めて薄い層
に形成される。ＳｉＧｅ層を用いる場合には、数原子層
程度の厚さのＳｉ層とＧｅ層とを交互に積層させた超格
子や、ＳｉとＧｅとの固溶体が用いられる。
【０００４】ＳｉＧｅ層をベースとするＨＢＴを製造す
るには、コレクタ用のＳｉ層が形成されたＳｉ基板上に
ＳｉＧｅ層を結晶成長させ、さらにその上にＳｉを結晶
成長させてエミッタを形成する。これらの結晶成長は分
子線エピタキシ（MolecularBeam Epitaxy、以下「ＭＢ
Ｅ」という）により行われる。
るには、コレクタ用のＳｉ層が形成されたＳｉ基板上に
ＳｉＧｅ層を結晶成長させ、さらにその上にＳｉを結晶
成長させてエミッタを形成する。これらの結晶成長は分
子線エピタキシ（MolecularBeam Epitaxy、以下「ＭＢ
Ｅ」という）により行われる。
【０００５】
【発明が解決しようとする課題】しかし、ＳｉＧｅ層を
形成する場合、Ｇｅが偏析してしまう問題がある。Ｇｅ
の偏析が生じると、ベースとエミッタとの界面がぼけて
しまい、ＨＢＴの特性が低下してしまう。これを防止す
るために従来は、Ｇｅが含まれる部分にＳｂあるいはＢ
ｉを添加することが行われていた。しかし、Ｓｂ、Ｂｉ
はＳｉおよびＧｅに対してｎ型の不純物であり、偏析の
制御とｎ型の程度とを独立に制御することはできなかっ
た。
形成する場合、Ｇｅが偏析してしまう問題がある。Ｇｅ
の偏析が生じると、ベースとエミッタとの界面がぼけて
しまい、ＨＢＴの特性が低下してしまう。これを防止す
るために従来は、Ｇｅが含まれる部分にＳｂあるいはＢ
ｉを添加することが行われていた。しかし、Ｓｂ、Ｂｉ
はＳｉおよびＧｅに対してｎ型の不純物であり、偏析の
制御とｎ型の程度とを独立に制御することはできなかっ
た。
【０００６】本発明は、このような課題を解決し、Ｓｉ
ＧｅとＳｉとの接触を用いた特性のよい半導体素子を提
供することを最終的な目的とし、そのため、Ｇｅの偏析
を抑制しながらＳｉ基板上にＳｉＧｅ層を成長させるこ
とのできる半導体素子の製造方法を提供することを目的
とする。
ＧｅとＳｉとの接触を用いた特性のよい半導体素子を提
供することを最終的な目的とし、そのため、Ｇｅの偏析
を抑制しながらＳｉ基板上にＳｉＧｅ層を成長させるこ
とのできる半導体素子の製造方法を提供することを目的
とする。
【０００７】
【課題を解決するための手段】本発明の第一の観点は半
導体素子の製造方法であり、Ｓｉ基板上にＳｉおよびＧ
ｅからなる層を結晶成長させる工程を含む半導体素子の
製造方法において、少なくともＧｅが含まれる層にＳｎ
（錫）を導入することを特徴とする。結晶成長させる工
程はＭＢＥによる成長工程を含み、この成長工程におい
てＳｉおよびＧｅと共にＳｎを導入することがよい。
導体素子の製造方法であり、Ｓｉ基板上にＳｉおよびＧ
ｅからなる層を結晶成長させる工程を含む半導体素子の
製造方法において、少なくともＧｅが含まれる層にＳｎ
（錫）を導入することを特徴とする。結晶成長させる工
程はＭＢＥによる成長工程を含み、この成長工程におい
てＳｉおよびＧｅと共にＳｎを導入することがよい。
【０００８】本発明の第二の観点は以上の方法により製
造される半導体素子であり、ＳｉおよびＧｅからなる層
の少なくともＧｅが含まれる層にＳｎが添加されたこと
を特徴とする。ＳｉおよびＧｅからなる層はＳｉＨＢＴ
のベース層として形成されることがよい。
造される半導体素子であり、ＳｉおよびＧｅからなる層
の少なくともＧｅが含まれる層にＳｎが添加されたこと
を特徴とする。ＳｉおよびＧｅからなる層はＳｉＨＢＴ
のベース層として形成されることがよい。
【０００９】Ｇｅの偏析を抑制するためにＳｎを導入す
る。ＳｎはＳｉおよびＧｅと同じくＩＶ族元素であり、
その導入による電気的影響はない。このため、ＳｉＨＢ
Ｔを製造する場合に、ＨＢＴとしての特性を最大にする
膜構成と、偏析の抑制とを同時に達成できる。
る。ＳｎはＳｉおよびＧｅと同じくＩＶ族元素であり、
その導入による電気的影響はない。このため、ＳｉＨＢ
Ｔを製造する場合に、ＨＢＴとしての特性を最大にする
膜構成と、偏析の抑制とを同時に達成できる。
【００１０】
【実施例】図１は本発明の半導体素子の製造方法を説明
する図である。この方法では一般的なＳｉ−ＭＢＥ装置
を用いる。この装置は内部が超高真空に保たれる反応槽
１を備え、この反応槽１に複数の分子線源２、３、４が
接続される。反応槽１内には分子線源２、３、４からの
分子線が入射する位置に基板ホルダ１１が設けられ、こ
の基板ホルダ１１にＳｉ基板１２が取り付けられる。反
応槽１内にはまた、分子線源２、３、４からの分子線を
断続するためのシャッタ１３を備える。
する図である。この方法では一般的なＳｉ−ＭＢＥ装置
を用いる。この装置は内部が超高真空に保たれる反応槽
１を備え、この反応槽１に複数の分子線源２、３、４が
接続される。反応槽１内には分子線源２、３、４からの
分子線が入射する位置に基板ホルダ１１が設けられ、こ
の基板ホルダ１１にＳｉ基板１２が取り付けられる。反
応槽１内にはまた、分子線源２、３、４からの分子線を
断続するためのシャッタ１３を備える。
【００１１】分子線源２、３はそれぞれＳｉ、Ｇｅ用で
あり、分子線源２からの分子線をＳｉ基板１２に入射す
ることで、Ｓｉ基板１２上にＳｉを結晶成長させること
ができる。また、分子線源２、３からのそれぞれ分子線
を同時にＳｉ基板１２に入射することで、ＳｉＧｅを成
長させることができる。
あり、分子線源２からの分子線をＳｉ基板１２に入射す
ることで、Ｓｉ基板１２上にＳｉを結晶成長させること
ができる。また、分子線源２、３からのそれぞれ分子線
を同時にＳｉ基板１２に入射することで、ＳｉＧｅを成
長させることができる。
【００１２】本発明を実施する場合にはさらに、Ｓｎ用
の分子線源４を用い、Ｓｎ分子線をＳｉおよびＧｅのそ
れぞれの分子線と同時にＳｉ基板１２に入射する。Ｓｉ
とＧｅとの割合は例えば８対２とし、ＳｎはＧｅより４
桁程度少なくする。すなわち、Ｓｎの濃度は通常のｎ型
あるいはｐ型の不純物濃度と同程度である。これにより
ＳｉＧｅ層にＳｎが導入され、Ｇｅの偏析を抑えること
ができる。
の分子線源４を用い、Ｓｎ分子線をＳｉおよびＧｅのそ
れぞれの分子線と同時にＳｉ基板１２に入射する。Ｓｉ
とＧｅとの割合は例えば８対２とし、ＳｎはＧｅより４
桁程度少なくする。すなわち、Ｓｎの濃度は通常のｎ型
あるいはｐ型の不純物濃度と同程度である。これにより
ＳｉＧｅ層にＳｎが導入され、Ｇｅの偏析を抑えること
ができる。
【００１３】図２は以上の方法により製造されるＳｉＨ
ＢＴの構造を示す断面図である。このＳｉＨＢＴはＳｉ
基板上にエピタキシャルに積層されたｎ型Ｓｉコレクタ
層２１、ｐ型ＳｉＧｅベース層２２およびｎ型Ｓｉエミ
ッタ層２３を備え、それぞれにコレクタ電極２４、ベー
ス電極２５、エミッタ電極２６が接続される。ｐ型Ｓｉ
Ｇｅベース層２２には、Ｇｅの偏析を抑えるためにＳｎ
が添加される。ＳｎはＳｉやＧｅと同じＩＶ族元素のた
め、ｎ型、ｐ型のいずれのドーパントになることもな
く、ｐ型ＳｉＧｅベース層２２の電気的特性に影響を与
えることがない。このため、ｐ型ＳｉＧｅベース層２２
の電気的特性とは無関係にＧｅの偏析を抑えることがで
きる。
ＢＴの構造を示す断面図である。このＳｉＨＢＴはＳｉ
基板上にエピタキシャルに積層されたｎ型Ｓｉコレクタ
層２１、ｐ型ＳｉＧｅベース層２２およびｎ型Ｓｉエミ
ッタ層２３を備え、それぞれにコレクタ電極２４、ベー
ス電極２５、エミッタ電極２６が接続される。ｐ型Ｓｉ
Ｇｅベース層２２には、Ｇｅの偏析を抑えるためにＳｎ
が添加される。ＳｎはＳｉやＧｅと同じＩＶ族元素のた
め、ｎ型、ｐ型のいずれのドーパントになることもな
く、ｐ型ＳｉＧｅベース層２２の電気的特性に影響を与
えることがない。このため、ｐ型ＳｉＧｅベース層２２
の電気的特性とは無関係にＧｅの偏析を抑えることがで
きる。
【００１４】ここではＮＰＮトランジスタを例に説明し
たが、ＰＮＰトランジスタの場合も本発明を同様に実施
できる。従来のようにＳｉＧｅベース層にＳｂあるいは
Ｂｉを添加する場合には、ベースがｎ型となるＰＮＰト
ランジスタしか実現できないが、本発明によりＮＰＮト
ランジスタも実現できる。
たが、ＰＮＰトランジスタの場合も本発明を同様に実施
できる。従来のようにＳｉＧｅベース層にＳｂあるいは
Ｂｉを添加する場合には、ベースがｎ型となるＰＮＰト
ランジスタしか実現できないが、本発明によりＮＰＮト
ランジスタも実現できる。
【００１５】
【発明の効果】以上説明したように、本発明の半導体素
子の製造方法では、ＳｉおよびＧｅからなる層を結晶成
長させるとき、Ｇｅの偏析を抑制するためにＳｎを導入
する。ＳｎはＳｉおよびＧｅと同じくＩＶ族元素であ
り、その導入による電気的影響はない。したがって、特
にＳｉＨＢＴを製造する場合に、ＨＢＴとしての特性を
最大にする膜構成と、偏析の抑制とを同時に達成できる
効果がある。
子の製造方法では、ＳｉおよびＧｅからなる層を結晶成
長させるとき、Ｇｅの偏析を抑制するためにＳｎを導入
する。ＳｎはＳｉおよびＧｅと同じくＩＶ族元素であ
り、その導入による電気的影響はない。したがって、特
にＳｉＨＢＴを製造する場合に、ＨＢＴとしての特性を
最大にする膜構成と、偏析の抑制とを同時に達成できる
効果がある。
【図１】本発明の半導体素子の製造方法を説明する図。
【図２】ＳｉＨＢＴの構造を示す断面図。
１ 反応槽 ２、３、４ 分子線源 １１ 基板ホルダ １２ Ｓｉ基板 １３ シャッタ ２１ ｎ型Ｓｉコレクタ層 ２２ ｐ型ＳｉＧｅベース層 ２３ ｎ型Ｓｉエミッタ層 ２４ コレクタ電極 ２５ ベース電極 ２６ エミッタ電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 信治 東京都武蔵野市中町二丁目11番13号 株式 会社テラテック内 (72)発明者 藤田 忠重 東京都武蔵野市中町二丁目11番13号 株式 会社テラテック内
Claims (4)
- 【請求項１】 Ｓｉ基板上にＳｉおよびＧｅからなる層
を結晶成長させる工程を含む半導体素子の製造方法にお
いて、少なくともＧｅが含まれる層にＳｎを導入するこ
とを特徴とする半導体素子の製造方法。 - 【請求項２】 前記結晶成長させる工程は分子線エピタ
キシによる成長工程を含み、この成長工程においてＳｉ
およびＧｅと共にＳｎを導入する請求項１記載の半導体
素子の製造方法。 - 【請求項３】 ＳｉおよびＧｅからなる層を備えた半導
体素子において、前記ＳｉおよびＧｅからなる層の少な
くともＧｅが含まれる層にＳｎが添加されたことを特徴
とする半導体素子。 - 【請求項４】 前記ＳｉおよびＧｅからなる層はＳｉヘ
テロ・バイポーラ・トランジスタのベース層として形成
された請求項１記載の半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7226720A JPH0974103A (ja) | 1995-09-04 | 1995-09-04 | 半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7226720A JPH0974103A (ja) | 1995-09-04 | 1995-09-04 | 半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974103A true JPH0974103A (ja) | 1997-03-18 |
Family
ID=16849576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7226720A Pending JPH0974103A (ja) | 1995-09-04 | 1995-09-04 | 半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0974103A (ja) |
-
1995
- 1995-09-04 JP JP7226720A patent/JPH0974103A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3299807B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| US20040232441A1 (en) | Heterojunction bipolar transistor | |
| EP0442414B1 (en) | Compound semiconductor substrate and method of manufacturing the same | |
| EP0740350B1 (en) | Compound semiconductor device having reduced resistance | |
| JP2576828B2 (ja) | 高利得ｍｉｓトランジスタ | |
| JP3326704B2 (ja) | Ｉｉｉ／ｖ系化合物半導体装置の製造方法 | |
| JP2002359249A (ja) | 化合物半導体装置及びその製造方法 | |
| JPH0974103A (ja) | 半導体素子およびその製造方法 | |
| JP3227083B2 (ja) | バイポーラトランジスタの作製方法 | |
| JP2920838B2 (ja) | 半導体装置 | |
| JP2004140038A (ja) | 薄膜結晶ウェーハの製造方法及び半導体デバイス並びにその製造方法 | |
| JP2800246B2 (ja) | 縦型トランジスタの製造方法 | |
| JP2679336B2 (ja) | ゲルマニウム・砒化ガリウム接合の製造方法 | |
| WO2010116701A1 (ja) | 半導体基板の製造方法および半導体基板 | |
| JPS61280665A (ja) | ヘテロ接合バイポ−ラトランジスタ及びその製造方法 | |
| JPH09298160A (ja) | 化合物半導体結晶成長方法及びヘテロ接合バイポーラトランジスタ | |
| JP2000323491A (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| JPH05129322A (ja) | 半導体装置の製造方法 | |
| JP2000340576A (ja) | 化合物半導体薄膜結晶およびそれを用いたヘテロバイポーラトランジスタ | |
| JPH08330240A (ja) | 半導体エピタキシャル成長層の製造方法 | |
| JPH0451973B2 (ja) | ||
| JPH063807B2 (ja) | 半導体装置およびその製造方法 | |
| JPH05291279A (ja) | 半導体装置の製造方法 | |
| JP2002043327A (ja) | 炭素ドープベース層を有するヘテロ接合バイポーラトランジスタの製造方法 | |
| JPS63127528A (ja) | 半導体装置およびその製造方法 |