JPH0974202A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0974202A JPH0974202A JP22765695A JP22765695A JPH0974202A JP H0974202 A JPH0974202 A JP H0974202A JP 22765695 A JP22765695 A JP 22765695A JP 22765695 A JP22765695 A JP 22765695A JP H0974202 A JPH0974202 A JP H0974202A
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Abstract
(57)【要約】
【課題】 素子領域の面積を増大させることなく、チャ
ネル領域の電位を固定することができる半導体装置及び
その製造方法を提供する。 【解決手段】 シリコン基板１０上の埋込酸化膜１４上
に、ＭＯＳＦＥＴ用の素子領域であるシリコン層１６が
形成されている。シリコン層１６にはチャネル領域２
０、ソース領域２２及びドレイン領域２４が形成されて
いる。ソース領域２２及びドレイン領域２４の膜厚は、
チャネル領域２０の膜厚より相対的に薄くなっている。
ソース領域２２及びドレイン領域２４上にはシリコン酸
化膜２６、２８が形成され、シリコン酸化膜２６、２８
とチャネル領域２４の上面はほぼ一致している。シリコ
ン酸化膜２６、２８及びチャネル領域２４上には基板電
極層３０が形成されている。この基板電極層３０はチャ
ネル領域２４にのみコンタクトしている。
ネル領域の電位を固定することができる半導体装置及び
その製造方法を提供する。 【解決手段】 シリコン基板１０上の埋込酸化膜１４上
に、ＭＯＳＦＥＴ用の素子領域であるシリコン層１６が
形成されている。シリコン層１６にはチャネル領域２
０、ソース領域２２及びドレイン領域２４が形成されて
いる。ソース領域２２及びドレイン領域２４の膜厚は、
チャネル領域２０の膜厚より相対的に薄くなっている。
ソース領域２２及びドレイン領域２４上にはシリコン酸
化膜２６、２８が形成され、シリコン酸化膜２６、２８
とチャネル領域２４の上面はほぼ一致している。シリコ
ン酸化膜２６、２８及びチャネル領域２４上には基板電
極層３０が形成されている。この基板電極層３０はチャ
ネル領域２４にのみコンタクトしている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特にＳＯＩ構造のＭＯＳＦＥＴ及びそ
の製造方法に関する。薄膜の半導体層を用いたＳＯＩ構
造のＣＭＯＳＬＳＩは、低消費電力で、耐放射線性に優
れ、高速動作が可能であり、将来の高性能ＬＳＩとして
期待されている。
製造方法に係り、特にＳＯＩ構造のＭＯＳＦＥＴ及びそ
の製造方法に関する。薄膜の半導体層を用いたＳＯＩ構
造のＣＭＯＳＬＳＩは、低消費電力で、耐放射線性に優
れ、高速動作が可能であり、将来の高性能ＬＳＩとして
期待されている。
【０００２】
【従来の技術】従来のＳＯＩ構造の半導体装置は、バル
クの半導体基板に形成される半導体装置と異なり、構造
上の理由からチャネル領域の半導体層の電位を固定せず
フローティング状態にしておく、所謂フローティングチ
ャネル構造のものが一般的である。
クの半導体基板に形成される半導体装置と異なり、構造
上の理由からチャネル領域の半導体層の電位を固定せず
フローティング状態にしておく、所謂フローティングチ
ャネル構造のものが一般的である。
【０００３】しかしながら、フローティングチャネル構
造のＭＯＳＦＥＴは、ドレイン耐圧が低下する等の種々
の問題があった。このため、フローティングチャネル構
造のＭＯＳＦＥＴは、移動通信用ＬＳＩ等のような電源
電圧が低い用途に限定されていた。このような問題を解
決するため、ＳＯＩ構造のＭＯＳＦＥＴの半導体層のチ
ャネル領域に外部電極を接続して電位を固定しようとす
る試みがなされている。
造のＭＯＳＦＥＴは、ドレイン耐圧が低下する等の種々
の問題があった。このため、フローティングチャネル構
造のＭＯＳＦＥＴは、移動通信用ＬＳＩ等のような電源
電圧が低い用途に限定されていた。このような問題を解
決するため、ＳＯＩ構造のＭＯＳＦＥＴの半導体層のチ
ャネル領域に外部電極を接続して電位を固定しようとす
る試みがなされている。
【０００４】
【発明が解決しようとする課題】しかしながら、ＳＯＩ
構造の半導体層では裏面に電極を直接設けることができ
ないので、チャネル領域を外部に引き出すための領域が
新たに必要となり、素子領域の面積が増大するという問
題があった。本発明の目的は、素子領域の面積を増大さ
せることなく、チャネル領域の電位を固定することがで
きる半導体装置及びその製造方法を提供することにあ
る。
構造の半導体層では裏面に電極を直接設けることができ
ないので、チャネル領域を外部に引き出すための領域が
新たに必要となり、素子領域の面積が増大するという問
題があった。本発明の目的は、素子領域の面積を増大さ
せることなく、チャネル領域の電位を固定することがで
きる半導体装置及びその製造方法を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明による半導体装置
は、絶縁層と、前記絶縁層上に形成され、チャネル領域
と、前記チャネル領域よりも膜厚が薄いソース領域及び
ドレイン領域とを有する半導体層と、前記チャネル領域
下の前記絶縁層中に形成されたゲート電極層と、前記半
導体層の前記ソース領域及びドレイン領域上に形成さ
れ、上面が前記チャネル領域の上面にほぼ一致する絶縁
膜と、前記半導体層のチャネル領域及び前記絶縁膜上に
形成され、前記チャネル領域にコンタクトする基板電極
層とを有することを特徴とする。
は、絶縁層と、前記絶縁層上に形成され、チャネル領域
と、前記チャネル領域よりも膜厚が薄いソース領域及び
ドレイン領域とを有する半導体層と、前記チャネル領域
下の前記絶縁層中に形成されたゲート電極層と、前記半
導体層の前記ソース領域及びドレイン領域上に形成さ
れ、上面が前記チャネル領域の上面にほぼ一致する絶縁
膜と、前記半導体層のチャネル領域及び前記絶縁膜上に
形成され、前記チャネル領域にコンタクトする基板電極
層とを有することを特徴とする。
【０００６】本発明によれば、チャンネル領域の直上に
基板電極層を設けたので、素子領域の面積を増大させる
ことなく、チャネル領域の電位を固定することができ
る。上述した半導体装置において、前記半導体層を取り
囲む素子分離用酸化膜を更に有することが望ましい。本
発明による半導体装置の製造方法は、第１の半導体基板
の表面に、不純物濃度が相対的に低いチャネル領域と、
前記チャネル領域を挟んで形成され、不純物濃度が相対
的に高いソース領域及びドレイン領域とを形成する第１
の工程と、前記チャネル領域上にゲート電極層が埋め込
まれた第１の絶縁層を形成する第２の工程と、前記第１
の絶縁層上に第２の基板を張り合わせる第３の工程と、
前記第１の半導体基板を裏面から前記ソース領域及びド
レイン領域が露出するまで研磨する第４の工程と、不純
物濃度が相対的に高い前記ソース領域及びドレイン領域
を、不純物濃度が相対的に低い前記チャネル領域に対し
て選択的にエッチングする第５の工程と、前記チャネル
領域、ソース領域及びドレイン領域上に第２の絶縁層を
形成する第６の工程と、前記第２の絶縁層を、前記ソー
ス領域及びドレイン領域上に絶縁層が残存し、前記チャ
ネル領域が露出するまで研磨する第７の工程と、露出し
た前記チャネル領域にコンタクトする基板電極層を形成
する第８の工程とを有することを特徴とする。
基板電極層を設けたので、素子領域の面積を増大させる
ことなく、チャネル領域の電位を固定することができ
る。上述した半導体装置において、前記半導体層を取り
囲む素子分離用酸化膜を更に有することが望ましい。本
発明による半導体装置の製造方法は、第１の半導体基板
の表面に、不純物濃度が相対的に低いチャネル領域と、
前記チャネル領域を挟んで形成され、不純物濃度が相対
的に高いソース領域及びドレイン領域とを形成する第１
の工程と、前記チャネル領域上にゲート電極層が埋め込
まれた第１の絶縁層を形成する第２の工程と、前記第１
の絶縁層上に第２の基板を張り合わせる第３の工程と、
前記第１の半導体基板を裏面から前記ソース領域及びド
レイン領域が露出するまで研磨する第４の工程と、不純
物濃度が相対的に高い前記ソース領域及びドレイン領域
を、不純物濃度が相対的に低い前記チャネル領域に対し
て選択的にエッチングする第５の工程と、前記チャネル
領域、ソース領域及びドレイン領域上に第２の絶縁層を
形成する第６の工程と、前記第２の絶縁層を、前記ソー
ス領域及びドレイン領域上に絶縁層が残存し、前記チャ
ネル領域が露出するまで研磨する第７の工程と、露出し
た前記チャネル領域にコンタクトする基板電極層を形成
する第８の工程とを有することを特徴とする。
【０００７】本発明によれば、不純物濃度の相違を利用
してソース領域及びドレイン領域を選択的にエッチング
してチャネル領域を厚く残存することにより、チャネル
領域だけを表面に露出したので、素子領域の面積を増大
させることなく、チャネル領域だけにコンタクトする基
板電極層を形成することができる。上述した半導体装置
の製造方法において、前記第１の工程は、前記第１の半
導体基板の表面に、前記チャネル領域、前記ソース領域
及びドレイン領域とを取り囲む素子分離用酸化膜を形成
する工程を更に有し、前記第４の工程は、前記第１の半
導体基板を裏面から前記素子分離用酸化膜が露出するま
で研磨することが望ましい。
してソース領域及びドレイン領域を選択的にエッチング
してチャネル領域を厚く残存することにより、チャネル
領域だけを表面に露出したので、素子領域の面積を増大
させることなく、チャネル領域だけにコンタクトする基
板電極層を形成することができる。上述した半導体装置
の製造方法において、前記第１の工程は、前記第１の半
導体基板の表面に、前記チャネル領域、前記ソース領域
及びドレイン領域とを取り囲む素子分離用酸化膜を形成
する工程を更に有し、前記第４の工程は、前記第１の半
導体基板を裏面から前記素子分離用酸化膜が露出するま
で研磨することが望ましい。
【０００８】
【発明の実施の形態】本発明の一実施形態による半導体
装置を図１を用いて説明する。本実施形態の半導体装置
はＳＯＩ構造のＭＯＳＦＥＴである。支持用のシリコン
基板１０には約０．５〜１．０μｍ厚のＢＰＳＧ層１２
が形成され、ＢＰＳＧ層１２上に約１．０μｍ厚の埋込
酸化膜１４が形成されている。埋込酸化膜１４上にはＭ
ＯＳＦＥＴ用の素子領域であるシリコン層１６が形成さ
れている。このシリコン層１６は約６００ｎｍ厚の素子
分離用酸化膜１８により周囲のシリコン層１６′から素
子分離されている。
装置を図１を用いて説明する。本実施形態の半導体装置
はＳＯＩ構造のＭＯＳＦＥＴである。支持用のシリコン
基板１０には約０．５〜１．０μｍ厚のＢＰＳＧ層１２
が形成され、ＢＰＳＧ層１２上に約１．０μｍ厚の埋込
酸化膜１４が形成されている。埋込酸化膜１４上にはＭ
ＯＳＦＥＴ用の素子領域であるシリコン層１６が形成さ
れている。このシリコン層１６は約６００ｎｍ厚の素子
分離用酸化膜１８により周囲のシリコン層１６′から素
子分離されている。
【０００９】素子領域であるシリコン層１６には、不純
物濃度が１×１０16ｃｍー3と相対的に低いチャネル領域
２０が形成され、チャネル領域２０を挟んで両側に、不
純物濃度が１×１０21ｃｍー3と相対的に高いソース領域
２２及びドレイン領域２４が形成されている。シリコン
層１６において、ソース領域２２及びドレイン領域２４
の膜厚は約２００ｎｍ、チャネル領域２０の膜厚は約３
００ｎｍと、ソース領域２２及びドレイン領域２４が相
対的に薄くなっている。ソース領域２２及びドレイン領
域２４上には、それぞれ約１００ｎｍ厚のシリコン酸化
膜２６、２８が形成されており、シリコン酸化膜２６、
２８とチャネル領域２４の上面はほぼ一致している。
物濃度が１×１０16ｃｍー3と相対的に低いチャネル領域
２０が形成され、チャネル領域２０を挟んで両側に、不
純物濃度が１×１０21ｃｍー3と相対的に高いソース領域
２２及びドレイン領域２４が形成されている。シリコン
層１６において、ソース領域２２及びドレイン領域２４
の膜厚は約２００ｎｍ、チャネル領域２０の膜厚は約３
００ｎｍと、ソース領域２２及びドレイン領域２４が相
対的に薄くなっている。ソース領域２２及びドレイン領
域２４上には、それぞれ約１００ｎｍ厚のシリコン酸化
膜２６、２８が形成されており、シリコン酸化膜２６、
２８とチャネル領域２４の上面はほぼ一致している。
【００１０】シリコン酸化膜２６、２８及びチャネル領
域２４上には、不純物が添加された多結晶シリコン、シ
リサイド、又は金属等の導電物質からなる約０．１μｍ
厚の基板電極層３０が形成されている。この基板電極層
３０はチャネル領域２４にのみコンタクトしている。チ
ャネル領域２４は基板電極層３０の電位に固定される。
域２４上には、不純物が添加された多結晶シリコン、シ
リサイド、又は金属等の導電物質からなる約０．１μｍ
厚の基板電極層３０が形成されている。この基板電極層
３０はチャネル領域２４にのみコンタクトしている。チ
ャネル領域２４は基板電極層３０の電位に固定される。
【００１１】シリコン層１６のチャネル領域２４下の埋
込酸化膜１４内には、約８ｎｍ厚のゲート酸化膜３２を
介して、多結晶シリコン又はシリサイド等の導電物質か
らなる約４００ｎｍ厚のゲート電極層３４が形成されて
いる。このように、本実施形態によれば、素子領域であ
るシリコン層１６の直上に基板電位を固定するための基
板電極層３０を設け、この基板電極層３０を所定の電位
とすることによりチャネル層２４の電位を固定すること
ができる。したがって、素子領域の面積を増大させるこ
となく、チャネル領域２４の電位を固定することがで
き、ドレイン耐圧が低下する等の不都合のないＳＯＩ構
造の半導体装置を実現することができる。
込酸化膜１４内には、約８ｎｍ厚のゲート酸化膜３２を
介して、多結晶シリコン又はシリサイド等の導電物質か
らなる約４００ｎｍ厚のゲート電極層３４が形成されて
いる。このように、本実施形態によれば、素子領域であ
るシリコン層１６の直上に基板電位を固定するための基
板電極層３０を設け、この基板電極層３０を所定の電位
とすることによりチャネル層２４の電位を固定すること
ができる。したがって、素子領域の面積を増大させるこ
となく、チャネル領域２４の電位を固定することがで
き、ドレイン耐圧が低下する等の不都合のないＳＯＩ構
造の半導体装置を実現することができる。
【００１２】次に、本発明の一実施形態による半導体装
置の製造方法について図２乃至図４を用いて説明する。
まず、シリコン基板４０の表面にＬＯＣＯＳ法により約
６００ｎｍ厚の素子分離用酸化膜４２を形成して素子領
域を画定する。素子領域に、例えば、イオン注入により
不純物を添加して、不純物濃度が１×１０21ｃｍー3のソ
ース領域４４、ドレイン領域４６を形成する。ソース領
域４４とドレイン領域４６間が、不純物濃度が１×１０
16ｃｍー3のチャネル領域４８となる。ソース領域４４及
びドレイン領域４６の深さは約５００ｎｍと、素子分離
用酸化膜４２の深さよりも深くしておく（図２
（ａ））。
置の製造方法について図２乃至図４を用いて説明する。
まず、シリコン基板４０の表面にＬＯＣＯＳ法により約
６００ｎｍ厚の素子分離用酸化膜４２を形成して素子領
域を画定する。素子領域に、例えば、イオン注入により
不純物を添加して、不純物濃度が１×１０21ｃｍー3のソ
ース領域４４、ドレイン領域４６を形成する。ソース領
域４４とドレイン領域４６間が、不純物濃度が１×１０
16ｃｍー3のチャネル領域４８となる。ソース領域４４及
びドレイン領域４６の深さは約５００ｎｍと、素子分離
用酸化膜４２の深さよりも深くしておく（図２
（ａ））。
【００１３】続いて、チャネル領域４８上方には約８ｎ
ｍ厚のゲート酸化膜５０を介して、多結晶シリコン又は
シリサイド等の導電物質からなる約４００ｎｍ厚のゲー
ト電極層５２を形成し、全面にＣＶＤ法により埋込酸化
膜５４を約１μｍ厚だけ堆積する（図２（ａ））。次
に、埋込酸化膜５４上にＣＶＤ法によりＢＰＳＧ層５６
を約１μｍ厚だけ堆積し、表面を研磨により平坦化する
（図２（ｂ））。
ｍ厚のゲート酸化膜５０を介して、多結晶シリコン又は
シリサイド等の導電物質からなる約４００ｎｍ厚のゲー
ト電極層５２を形成し、全面にＣＶＤ法により埋込酸化
膜５４を約１μｍ厚だけ堆積する（図２（ａ））。次
に、埋込酸化膜５４上にＣＶＤ法によりＢＰＳＧ層５６
を約１μｍ厚だけ堆積し、表面を研磨により平坦化する
（図２（ｂ））。
【００１４】次に、支持用基板であるシリコン基板５８
を用意する。シリコン基板５８の上面に、シリコン基板
４０をひっくり返して重ね合わせ、約６００〜８００℃
に加熱して圧着する（図２（ｃ））。シリコン基板４０
のＢＰＳＧ膜５６がシリコン基板５８の表面に熱圧着さ
れる。なお、前もってシリコン基板５８の表面に熱酸化
膜を形成しておくと、熱圧着の強さが強力となるので望
ましい。
を用意する。シリコン基板５８の上面に、シリコン基板
４０をひっくり返して重ね合わせ、約６００〜８００℃
に加熱して圧着する（図２（ｃ））。シリコン基板４０
のＢＰＳＧ膜５６がシリコン基板５８の表面に熱圧着さ
れる。なお、前もってシリコン基板５８の表面に熱酸化
膜を形成しておくと、熱圧着の強さが強力となるので望
ましい。
【００１５】次に、シリコン基板４０を、研削装置を用
いて１０μｍ程度の厚さにした後、その裏面から研磨す
る。素子分離用酸化膜４２が露出するまでシリコン基板
４０を研磨する（図３（ａ））。これにより、埋込酸化
膜５４上に、素子分離用酸化膜４２により他の素子領域
から素子分離された約３００ｎｍ厚のシリコン層６０が
形成され、このシリコン層６０の表面にはチャネル領域
４８、ソース領域４４及びドレイン領域４６が露出して
いる（図３（ａ））。
いて１０μｍ程度の厚さにした後、その裏面から研磨す
る。素子分離用酸化膜４２が露出するまでシリコン基板
４０を研磨する（図３（ａ））。これにより、埋込酸化
膜５４上に、素子分離用酸化膜４２により他の素子領域
から素子分離された約３００ｎｍ厚のシリコン層６０が
形成され、このシリコン層６０の表面にはチャネル領域
４８、ソース領域４４及びドレイン領域４６が露出して
いる（図３（ａ））。
【００１６】次に、例えば、弗酸、硝酸、酢酸を１：
３：８で混合したエッチング液を用いてシリコン層６０
を選択的にエッチングする。このエッチング液は、不純
物濃度が低いチャネル層４８に対して、不純物濃度が高
く抵抗値が低いソース領域４４及びドレイン領域４６を
選択的にエッチングする。チャネル領域４８の不純物濃
度が１×１０16ｃｍー3で、ソース領域４４、ドレイン領
域４６の不純物濃度が１×１０21ｃｍー3である場合、選
択比は約２００となる。約０．５分間エッチングする
と、ソース領域４４及びドレイン領域４６の膜厚は約２
００ｎｍ厚、チャネル領域４８の膜厚は約３００ｎｍ厚
と、ソース領域４４及びドレイン領域４６の方が膜厚が
薄くなる（図３（ｂ））。
３：８で混合したエッチング液を用いてシリコン層６０
を選択的にエッチングする。このエッチング液は、不純
物濃度が低いチャネル層４８に対して、不純物濃度が高
く抵抗値が低いソース領域４４及びドレイン領域４６を
選択的にエッチングする。チャネル領域４８の不純物濃
度が１×１０16ｃｍー3で、ソース領域４４、ドレイン領
域４６の不純物濃度が１×１０21ｃｍー3である場合、選
択比は約２００となる。約０．５分間エッチングする
と、ソース領域４４及びドレイン領域４６の膜厚は約２
００ｎｍ厚、チャネル領域４８の膜厚は約３００ｎｍ厚
と、ソース領域４４及びドレイン領域４６の方が膜厚が
薄くなる（図３（ｂ））。
【００１７】次に、ＣＶＤ法により全面に約０．５μｍ
厚のシリコン酸化膜６２を堆積する（図３（ｃ））。な
お、シリコン酸化膜６２を堆積する前に、シリコン層６
０のチャネル領域４８、ソース領域４４及びドレイン領
域４６の表面を熱処理して薄い熱酸化膜を形成しておい
てもよい。界面特性の劣化を抑制することができる。次
に、シリコン酸化膜６２を、チャネル領域４８が露出す
るまで研磨する（図４（ａ））。このとき、ソース領域
４４及びドレイン領域４６は、チャネル領域４８より薄
いので、その上面にシリコン酸化膜６２を残した状態で
研磨が終了する（図４（ａ））。
厚のシリコン酸化膜６２を堆積する（図３（ｃ））。な
お、シリコン酸化膜６２を堆積する前に、シリコン層６
０のチャネル領域４８、ソース領域４４及びドレイン領
域４６の表面を熱処理して薄い熱酸化膜を形成しておい
てもよい。界面特性の劣化を抑制することができる。次
に、シリコン酸化膜６２を、チャネル領域４８が露出す
るまで研磨する（図４（ａ））。このとき、ソース領域
４４及びドレイン領域４６は、チャネル領域４８より薄
いので、その上面にシリコン酸化膜６２を残した状態で
研磨が終了する（図４（ａ））。
【００１８】次に、不純物を添加した多結晶シリコン、
シリサイド、又は金属等の導電物質を全面に堆積し、続
いて、所定形状にパターニングすることにより約０．１
μｍ厚の基板電極層６４を形成する（図４（ｂ））。こ
のように、本実施形態によれば、不純物濃度の相違を利
用してソース領域４４及びドレイン領域４６を選択的に
エッチングしてチャネル領域４８を厚く残存することに
より、チャネル領域４８だけを表面に露出することがで
きる。これにより、チャネル領域４８だけにコンタクト
する基板電極層６４を形成することができる。したがっ
て、素子領域の面積を増大させることなく、チャネル領
域４８の電位を固定したＳＯＩ構造の半導体装置を容易
に製造することができる。
シリサイド、又は金属等の導電物質を全面に堆積し、続
いて、所定形状にパターニングすることにより約０．１
μｍ厚の基板電極層６４を形成する（図４（ｂ））。こ
のように、本実施形態によれば、不純物濃度の相違を利
用してソース領域４４及びドレイン領域４６を選択的に
エッチングしてチャネル領域４８を厚く残存することに
より、チャネル領域４８だけを表面に露出することがで
きる。これにより、チャネル領域４８だけにコンタクト
する基板電極層６４を形成することができる。したがっ
て、素子領域の面積を増大させることなく、チャネル領
域４８の電位を固定したＳＯＩ構造の半導体装置を容易
に製造することができる。
【００１９】本発明は上述した実施形態に限らず種々の
変形が可能である。例えば、上記実施形態における材
料、厚さ、不純物濃度等はあくまで例示であり、上述し
た実施形態の構成に限定されないことはいうまでもな
い。
変形が可能である。例えば、上記実施形態における材
料、厚さ、不純物濃度等はあくまで例示であり、上述し
た実施形態の構成に限定されないことはいうまでもな
い。
【００２０】
【発明の効果】以上の通り、本発明によれば、チャンネ
ル領域の直上に基板電極層を設けたので、素子領域の面
積を増大させることなく、チャネル領域の電位を固定す
ることができる。また、本発明によれば、不純物濃度の
相違を利用してソース領域及びドレイン領域を選択的に
エッチングしてチャネル領域を厚く残存することによ
り、チャネル領域だけを表面に露出したので、素子領域
の面積を増大させることなく、チャネル領域だけにコン
タクトする基板電極層を形成することができる。
ル領域の直上に基板電極層を設けたので、素子領域の面
積を増大させることなく、チャネル領域の電位を固定す
ることができる。また、本発明によれば、不純物濃度の
相違を利用してソース領域及びドレイン領域を選択的に
エッチングしてチャネル領域を厚く残存することによ
り、チャネル領域だけを表面に露出したので、素子領域
の面積を増大させることなく、チャネル領域だけにコン
タクトする基板電極層を形成することができる。
【図１】本発明の一実施形態による半導体装置を示す断
面図である。
面図である。
【図２】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その１）である。
法を示す工程断面図（その１）である。
【図３】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その２）である。
法を示す工程断面図（その２）である。
【図４】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その３）である。
法を示す工程断面図（その３）である。
１０…シリコン基板 １２…ＢＰＳＧ層 １４…埋込酸化膜 １６、１６′…シリコン層 １８…素子分離用酸化膜 ２０…チャネル領域 ２２…ソース領域 ２４…ドレイン領域 ２６、２８…シリコン酸化膜 ３０…基板電極層 ３２…ゲート酸化膜 ３４…ゲート電極層 ４０…シリコン基板 ４２…素子分離用酸化膜 ４４…ソース領域 ４６…ドレイン領域 ４８…チャネル領域 ５０…ゲート酸化膜 ５２…ゲート電極層 ５４…埋込酸化膜 ５６…ＢＰＳＧ層 ５８…シリコン基板 ６０…シリコン層 ６２…シリコン酸化膜 ６４…基板電極層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６１６Ｓ ６２１
Claims (4)
- 【請求項１】 絶縁層と、 前記絶縁層上に形成され、チャネル領域と、前記チャネ
ル領域よりも膜厚が薄いソース領域及びドレイン領域と
を有する半導体層と、 前記チャネル領域下の前記絶縁層中に形成されたゲート
電極層と、 前記半導体層の前記ソース領域及びドレイン領域上に形
成され、上面が前記チャネル領域の上面にほぼ一致する
絶縁膜と、 前記半導体層のチャネル領域及び前記絶縁膜上に形成さ
れ、前記チャネル領域にコンタクトする基板電極層とを
有することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記半導体層を取り囲む素子分離用酸化膜を更に有する
ことを特徴とする半導体装置。 - 【請求項３】 第１の半導体基板の表面に、不純物濃度
が相対的に低いチャネル領域と、前記チャネル領域を挟
んで形成され、不純物濃度が相対的に高いソース領域及
びドレイン領域とを形成する第１の工程と、 前記チャネル領域上にゲート電極層が埋め込まれた第１
の絶縁層を形成する第２の工程と、 前記第１の絶縁層上に第２の基板を張り合わせる第３の
工程と、 前記第１の半導体基板を裏面から前記ソース領域及びド
レイン領域が露出するまで研磨する第４の工程と、 不純物濃度が相対的に高い前記ソース領域及びドレイン
領域を、不純物濃度が相対的に低い前記チャネル領域に
対して選択的にエッチングする第５の工程と、 前記チャネル領域、ソース領域及びドレイン領域上に第
２の絶縁層を形成する第６の工程と、 前記第２の絶縁層を、前記ソース領域及びドレイン領域
上に絶縁層が残存し、前記チャネル領域が露出するまで
研磨する第７の工程と、 露出した前記チャネル領域にコンタクトする基板電極層
を形成する第８の工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 前記第１の工程は、前記第１の半導体基板の表面に、前
記チャネル領域、前記ソース領域及びドレイン領域とを
取り囲む素子分離用酸化膜を形成する工程を更に有し、 前記第４の工程は、前記第１の半導体基板を裏面から前
記素子分離用酸化膜が露出するまで研磨することを特徴
とする半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22765695A JP3483671B2 (ja) | 1995-09-05 | 1995-09-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22765695A JP3483671B2 (ja) | 1995-09-05 | 1995-09-05 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0974202A true JPH0974202A (ja) | 1997-03-18 |
| JP3483671B2 JP3483671B2 (ja) | 2004-01-06 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22765695A Expired - Fee Related JP3483671B2 (ja) | 1995-09-05 | 1995-09-05 | 半導体装置及びその製造方法 |
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| JP (1) | JP3483671B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100632A (ja) * | 2004-09-30 | 2006-04-13 | Sanyo Electric Co Ltd | 有機半導体装置 |
| US7528446B2 (en) | 2004-03-26 | 2009-05-05 | Sharp Kabushiki Kaisha | Semiconductor substrate, semiconductor device, and manufacturing methods for them |
| JP2009200512A (ja) * | 2009-04-16 | 2009-09-03 | Sharp Corp | 半導体装置 |
-
1995
- 1995-09-05 JP JP22765695A patent/JP3483671B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8293621B2 (en) | 2004-03-26 | 2012-10-23 | Sharp Kabushiki Kaisha | Semiconductor substrate, semiconductor device, and manufacturing methods for them |
| US8563406B2 (en) | 2004-03-26 | 2013-10-22 | Sharp Kabushiki Kaisha | Semiconductor substrate, semiconductor device, and manufacturing methods for them |
| JP2006100632A (ja) * | 2004-09-30 | 2006-04-13 | Sanyo Electric Co Ltd | 有機半導体装置 |
| JP2009200512A (ja) * | 2009-04-16 | 2009-09-03 | Sharp Corp | 半導体装置 |
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| JP3483671B2 (ja) | 2004-01-06 |
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