JPH098023A - 半導体素子の分離方法 - Google Patents
半導体素子の分離方法Info
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- JPH098023A JPH098023A JP8168378A JP16837896A JPH098023A JP H098023 A JPH098023 A JP H098023A JP 8168378 A JP8168378 A JP 8168378A JP 16837896 A JP16837896 A JP 16837896A JP H098023 A JPH098023 A JP H098023A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
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- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 半導体素子の分離方法を提供する。
【解決手段】 半導体基板１０上にパッド酸化膜１２を
形成する段階、前記パッド酸化膜１２上に酸化バッファ
層１４を形成する段階、酸化バッファ層１４が形成され
た前記結果物の表面を窒化させ窒化膜１６を形成する段
階、及び窒化膜１６が形成された前記結果物上に酸化防
止膜１８を形成する段階を具備する。従って、複雑な工
程の追加なく従来のSEPOX 素子分離方法で発生される酸
化バッファ層１４と酸化防止膜１８の界面の二次バーズ
ビークの発生を抑制しうるので高集積素子で信頼性のあ
る素子分離が可能である。
形成する段階、前記パッド酸化膜１２上に酸化バッファ
層１４を形成する段階、酸化バッファ層１４が形成され
た前記結果物の表面を窒化させ窒化膜１６を形成する段
階、及び窒化膜１６が形成された前記結果物上に酸化防
止膜１８を形成する段階を具備する。従って、複雑な工
程の追加なく従来のSEPOX 素子分離方法で発生される酸
化バッファ層１４と酸化防止膜１８の界面の二次バーズ
ビークの発生を抑制しうるので高集積素子で信頼性のあ
る素子分離が可能である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の分離方
法に係り、特に選択的なポリシリコン酸化方法で二次バ
ーズビークの発生を抑制しうる半導体素子の分離方法に
関する。
法に係り、特に選択的なポリシリコン酸化方法で二次バ
ーズビークの発生を抑制しうる半導体素子の分離方法に
関する。
【０００２】
【従来の技術】半導体装置の高集積化されることによ
り、半導体基板上に形成されるそれぞれの素子の大きさ
が縮小されるだけでなく、それぞれの素子を電気的に分
離させる素子分離領域の大きさも徐々に縮小されてい
る。それぞれの素子を電気的に分離させる様々の素子分
離方法が紹介された。その中、局部的酸化（Local Oxid
ation of Silicon、以下LOCOS と称する）方法が一般的
に使用されて来た。しかし、よく知られたように前記LO
COS 方法はその製造工程は簡単であるが活性領域側に浸
透するバーズビークを発生させるので高集積素子に適用
するには不適当である。
り、半導体基板上に形成されるそれぞれの素子の大きさ
が縮小されるだけでなく、それぞれの素子を電気的に分
離させる素子分離領域の大きさも徐々に縮小されてい
る。それぞれの素子を電気的に分離させる様々の素子分
離方法が紹介された。その中、局部的酸化（Local Oxid
ation of Silicon、以下LOCOS と称する）方法が一般的
に使用されて来た。しかし、よく知られたように前記LO
COS 方法はその製造工程は簡単であるが活性領域側に浸
透するバーズビークを発生させるので高集積素子に適用
するには不適当である。
【０００３】このようなLOCOS 方法の問題点を解決する
ために、選択的なポリシリコン酸化（Selective Polysi
licon Oxidation ：以下SEPOX と称する）方法が提案さ
れた。前記SEPOX 方法は比較的に工程が簡単なので６４
Mbit DRAM 級の線幅を有する集積回路に主に使用されて
いる。図１Ａ及び図１Ｄは従来の技術による一般的なSE
POX 方法を説明するために示した断面図である。
ために、選択的なポリシリコン酸化（Selective Polysi
licon Oxidation ：以下SEPOX と称する）方法が提案さ
れた。前記SEPOX 方法は比較的に工程が簡単なので６４
Mbit DRAM 級の線幅を有する集積回路に主に使用されて
いる。図１Ａ及び図１Ｄは従来の技術による一般的なSE
POX 方法を説明するために示した断面図である。
【０００４】半導体基板１上に熱酸化工程を通して薄い
パッド酸化膜を形成し、前記パッド酸化膜３の上に多結
晶シリコン層５を形成した後、前記多結晶シリコン層５
の上にシリコン窒化膜７を順次に形成する（図１Ａ）。
次いで、写真蝕刻工程で素子分離領域の上部に形成され
ている前記シリコン窒化膜７を蝕刻した後（図１Ｂ）、
前記シリコン窒化膜７が蝕刻されて露出された前記多結
晶シリコン層５及び半導体基板１の表面を部分的に酸化
し厚いフィールド酸化膜９を形成する（図１Ｃ）。引続
き、前記シリコン窒化膜７及び多結晶シリコン層５を順
次に除去する（図１Ｄ）。
パッド酸化膜を形成し、前記パッド酸化膜３の上に多結
晶シリコン層５を形成した後、前記多結晶シリコン層５
の上にシリコン窒化膜７を順次に形成する（図１Ａ）。
次いで、写真蝕刻工程で素子分離領域の上部に形成され
ている前記シリコン窒化膜７を蝕刻した後（図１Ｂ）、
前記シリコン窒化膜７が蝕刻されて露出された前記多結
晶シリコン層５及び半導体基板１の表面を部分的に酸化
し厚いフィールド酸化膜９を形成する（図１Ｃ）。引続
き、前記シリコン窒化膜７及び多結晶シリコン層５を順
次に除去する（図１Ｄ）。
【０００５】前述した一般的なSEPOX 方法によれば、フ
ィールド酸化膜９の形成時半導体基板１より多結晶シリ
コン層５が先に酸化されるので従来のLOCOS 方法でパッ
ド酸化膜３により発生された酸素イオンの側面浸透を防
止し半導体基板１と多結晶シリコン層５との間に形成さ
れる一次バーズビークを減少させうる。しかし、前記多
結晶シリコン層５の形成後その結果物が大気中に露出さ
れることにより多結晶シリコン層５の上には自然酸化膜
（図示せず）が成長され、これはフィールド酸化工程時
多結晶シリコン層５とシリコン窒化膜７の界面を通した
酸化物の側面浸透を可能にする。従って、多結晶シリコ
ン層５とシリコン窒化膜７の界面に二次バーズビーク
（図１Ｂ及び図１Ｃのｂ）が長く発生され、このような
二次バーズビークｂは高集積回路の素子面積を減少させ
る。また、前記二次バーズビークにより引続き実施され
るシリコン窒化膜７及び多結晶シリコン層５の蝕刻工程
で前記二次バーズビークｂと半導体基板１との間に多結
晶シリコン層５が蝕刻されなく残留されうる。
ィールド酸化膜９の形成時半導体基板１より多結晶シリ
コン層５が先に酸化されるので従来のLOCOS 方法でパッ
ド酸化膜３により発生された酸素イオンの側面浸透を防
止し半導体基板１と多結晶シリコン層５との間に形成さ
れる一次バーズビークを減少させうる。しかし、前記多
結晶シリコン層５の形成後その結果物が大気中に露出さ
れることにより多結晶シリコン層５の上には自然酸化膜
（図示せず）が成長され、これはフィールド酸化工程時
多結晶シリコン層５とシリコン窒化膜７の界面を通した
酸化物の側面浸透を可能にする。従って、多結晶シリコ
ン層５とシリコン窒化膜７の界面に二次バーズビーク
（図１Ｂ及び図１Ｃのｂ）が長く発生され、このような
二次バーズビークｂは高集積回路の素子面積を減少させ
る。また、前記二次バーズビークにより引続き実施され
るシリコン窒化膜７及び多結晶シリコン層５の蝕刻工程
で前記二次バーズビークｂと半導体基板１との間に多結
晶シリコン層５が蝕刻されなく残留されうる。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は半導体素子の分離工程で自然酸化膜により発生される
二次バーズビークを減少させうる半導体素子の分離方法
を提供することにある。
は半導体素子の分離工程で自然酸化膜により発生される
二次バーズビークを減少させうる半導体素子の分離方法
を提供することにある。
【０００７】
【課題を解決するための手段】前記本発明の目的を達成
するために、半導体基板上にパッド酸化膜を形成する段
階と、前記パッド酸化膜上に酸化バッファ層を形成する
段階と、酸化バッファ層が形成された前記結果物の表面
を窒化させ窒化膜を形成する段階と、窒化膜が形成され
た前記結果物上に酸化防止膜を形成する段階を具備する
ことを特徴とする半導体素子の分離方法を提供する。
するために、半導体基板上にパッド酸化膜を形成する段
階と、前記パッド酸化膜上に酸化バッファ層を形成する
段階と、酸化バッファ層が形成された前記結果物の表面
を窒化させ窒化膜を形成する段階と、窒化膜が形成され
た前記結果物上に酸化防止膜を形成する段階を具備する
ことを特徴とする半導体素子の分離方法を提供する。
【０００８】ここで、酸化バッファ層が形成された結果
物の表面を窒化させ形成する前記窒化膜はプラズマ反応
器内に注入されたアンモニア、プラズマを利用し形成す
る。一方、前記プラズマはプラズマ反応器に１００〜４
００Ｗの高周波RF電力を印加して形成し、半導体基板の
温度は常温４００℃を保ち、酸化バッファ層が形成され
た前記結果物を窒化させる前記段階は１０〜１００秒間
実施することが望ましい。また、前記酸化バッファ層は
不純物のドーピングの有無とは係らず多結晶シリコンま
たは非晶質シリコンで形成し、前記酸化防止膜はシリコ
ン窒化物で形成する。一方、前記酸化防止膜の形成段階
後、素子分離領域の上部に積層された窒化膜及び酸化防
止膜を除去する段階と、前記窒化膜及び酸化防止膜が蝕
刻されその表面が露出された前記基板を選択的に酸化さ
せる段階をさらに具備しうる。
物の表面を窒化させ形成する前記窒化膜はプラズマ反応
器内に注入されたアンモニア、プラズマを利用し形成す
る。一方、前記プラズマはプラズマ反応器に１００〜４
００Ｗの高周波RF電力を印加して形成し、半導体基板の
温度は常温４００℃を保ち、酸化バッファ層が形成され
た前記結果物を窒化させる前記段階は１０〜１００秒間
実施することが望ましい。また、前記酸化バッファ層は
不純物のドーピングの有無とは係らず多結晶シリコンま
たは非晶質シリコンで形成し、前記酸化防止膜はシリコ
ン窒化物で形成する。一方、前記酸化防止膜の形成段階
後、素子分離領域の上部に積層された窒化膜及び酸化防
止膜を除去する段階と、前記窒化膜及び酸化防止膜が蝕
刻されその表面が露出された前記基板を選択的に酸化さ
せる段階をさらに具備しうる。
【０００９】前記目的を達成するために本発明はまた、
半導体基板上にパッド酸化膜を形成する段階と、前記パ
ッド酸化膜上に酸化バッファ層を形成する段階と、酸化
バッファ層が形成された前記結果物上に窒素イオンを注
入し前記結果物の表面に窒化膜を形成する段階と、窒化
膜が形成された前記結果物上に酸化防止膜を形成する段
階を具備することを特徴とする半導体素子の分離方法を
提供する。
半導体基板上にパッド酸化膜を形成する段階と、前記パ
ッド酸化膜上に酸化バッファ層を形成する段階と、酸化
バッファ層が形成された前記結果物上に窒素イオンを注
入し前記結果物の表面に窒化膜を形成する段階と、窒化
膜が形成された前記結果物上に酸化防止膜を形成する段
階を具備することを特徴とする半導体素子の分離方法を
提供する。
【００１０】ここで、前記窒素イオンは１００KeV 以下
のイオン注入エネルギーと1E15 ions ／cm2 以上のドー
ズ量の条件で注入することが望ましい。一方、前記酸化
防止膜の形成段階後、素子分離領域の上部の前記窒化膜
及び酸化防止膜を除去する段階と、前記窒化膜及び酸化
防止膜が蝕刻されその表面が露出された前記基板を選択
的に酸化させる段階をさらに具備しうる。
のイオン注入エネルギーと1E15 ions ／cm2 以上のドー
ズ量の条件で注入することが望ましい。一方、前記酸化
防止膜の形成段階後、素子分離領域の上部の前記窒化膜
及び酸化防止膜を除去する段階と、前記窒化膜及び酸化
防止膜が蝕刻されその表面が露出された前記基板を選択
的に酸化させる段階をさらに具備しうる。
【００１１】前記目的を達成するために本発明はまた、
半導体基板上にパッド酸化膜を形成する段階と、前記パ
ッド酸化膜上に酸化バッファ層を形成する段階と、酸化
バッファ層が形成された前記結果物をアンモニアガス雰
囲気のチャンバでアニーリングして前記結果物の表面に
窒化膜を形成する段階と、窒化膜が形成された前記結果
物上に酸化防止膜を形成する段階を具備することを特徴
とする半導体素子の分離方法を提供する。
半導体基板上にパッド酸化膜を形成する段階と、前記パ
ッド酸化膜上に酸化バッファ層を形成する段階と、酸化
バッファ層が形成された前記結果物をアンモニアガス雰
囲気のチャンバでアニーリングして前記結果物の表面に
窒化膜を形成する段階と、窒化膜が形成された前記結果
物上に酸化防止膜を形成する段階を具備することを特徴
とする半導体素子の分離方法を提供する。
【００１２】ここで、アンモニアガス雰囲気で実施する
前記アニーリングは前記酸化防止膜を形成する装備と同
一装備で実施し、前記酸化防止膜はLPCVD 装備で形成
し、前記アンモニアガスの雰囲気でのアニーリングは７
００〜９００℃温度で３０分以上実施することが望まし
い。一方、前記酸化防止膜の形成段階後、素子分離領域
の上部の前記窒化膜及び酸化防止膜を除去する段階と、
前記酸化防止膜が蝕刻され表面が露出された前記基板を
選択的に酸化させる段階をさらに具備しうる。
前記アニーリングは前記酸化防止膜を形成する装備と同
一装備で実施し、前記酸化防止膜はLPCVD 装備で形成
し、前記アンモニアガスの雰囲気でのアニーリングは７
００〜９００℃温度で３０分以上実施することが望まし
い。一方、前記酸化防止膜の形成段階後、素子分離領域
の上部の前記窒化膜及び酸化防止膜を除去する段階と、
前記酸化防止膜が蝕刻され表面が露出された前記基板を
選択的に酸化させる段階をさらに具備しうる。
【００１３】前記目的を達成するために本発明はまた、
半導体基板上にパッド酸化膜を形成する段階と、前記パ
ッド酸化膜上に酸化バッファ層及び酸化防止膜を順次に
形成する段階と、酸化防止膜が形成された前記結果物を
１０００℃以上の高温で熱処理して前記酸化バッファ層
と酸化防止膜の界面に窒化膜を形成する段階を具備する
ことを特徴とする半導体素子の分離方法を提供する。
半導体基板上にパッド酸化膜を形成する段階と、前記パ
ッド酸化膜上に酸化バッファ層及び酸化防止膜を順次に
形成する段階と、酸化防止膜が形成された前記結果物を
１０００℃以上の高温で熱処理して前記酸化バッファ層
と酸化防止膜の界面に窒化膜を形成する段階を具備する
ことを特徴とする半導体素子の分離方法を提供する。
【００１４】ここで、前記酸化防止膜はシリコン窒化物
で形成することが望ましい。一方、前記熱処理の段階
後、素子分離領域の上部の前記窒化膜及び酸化防止膜を
除去する段階と、前記酸化防止膜が蝕刻されその表面が
露出された前記基板を選択的に酸化させる段階をさらに
具備しうる。従って、酸化防止膜の形成の前、酸化バッ
ファ層上に存在する自然酸化膜を窒化させることにより
素子分離のための酸化工程時自然酸化膜により形成され
る二次バーズビークを抑制しうり、前記方法は６４Mbit
DRAM 級以上の微細パターンの形成が必要である集積回
路に適用しうる。
で形成することが望ましい。一方、前記熱処理の段階
後、素子分離領域の上部の前記窒化膜及び酸化防止膜を
除去する段階と、前記酸化防止膜が蝕刻されその表面が
露出された前記基板を選択的に酸化させる段階をさらに
具備しうる。従って、酸化防止膜の形成の前、酸化バッ
ファ層上に存在する自然酸化膜を窒化させることにより
素子分離のための酸化工程時自然酸化膜により形成され
る二次バーズビークを抑制しうり、前記方法は６４Mbit
DRAM 級以上の微細パターンの形成が必要である集積回
路に適用しうる。
【００１５】
【発明の実施の形態】以下、添付の図面に基づき本発明
の実施例等を詳しく説明する。 （第１実施例）図２Ａ乃至図２Ｅは本発明によるSEPOX
方法の第１実施例を説明するために示した断面図であ
る。
の実施例等を詳しく説明する。 （第１実施例）図２Ａ乃至図２Ｅは本発明によるSEPOX
方法の第１実施例を説明するために示した断面図であ
る。
【００１６】図２Ａは酸化バッファ層１４を形成する段
階を示す。半導体基板１０上に通常の熱酸化工程を利用
し薄いパッド酸化膜１２を形成した後、前記パッド酸化
膜１２上に例えば多結晶シリコンまたは非晶質シリコン
を低圧化学気相蒸着法（Low Pressure Chemical Vapor
Deposition、以下LPCVD と称する）で蒸着し酸化バッフ
ァ層１４を形成する。
階を示す。半導体基板１０上に通常の熱酸化工程を利用
し薄いパッド酸化膜１２を形成した後、前記パッド酸化
膜１２上に例えば多結晶シリコンまたは非晶質シリコン
を低圧化学気相蒸着法（Low Pressure Chemical Vapor
Deposition、以下LPCVD と称する）で蒸着し酸化バッフ
ァ層１４を形成する。
【００１７】ここで、前記パッド酸化膜１２は１００Å
〜２００Åの厚さで形成し、前記酸化バッファ層１４は
不純物のドーピングの有無を問わず多結晶シリコンまた
は非晶質シリコンを使用して７００Å〜９００Åの厚さ
で、望ましくは７００Åの厚さで形成する。図２Ｂは酸
化バッファ層１４が形成された結果物を窒化させる段階
を示す。
〜２００Åの厚さで形成し、前記酸化バッファ層１４は
不純物のドーピングの有無を問わず多結晶シリコンまた
は非晶質シリコンを使用して７００Å〜９００Åの厚さ
で、望ましくは７００Åの厚さで形成する。図２Ｂは酸
化バッファ層１４が形成された結果物を窒化させる段階
を示す。
【００１８】前記酸化バッファ層１４の上に形成されて
いる自然酸化膜（図示せず）を除去するために酸化バッ
ファ層１４が形成された前記結果物の表面を窒化させ
る。ここで、前記プラズマ窒化処理は窒素が含まれたガ
ス、例えばアンモニアガスをプラズマ反応器に注入し前
記プラズマ反応器に１００〜４００Ｗの高周波RF電力を
印加して発生されるアンモニアプラズマを利用し酸化バ
ッファ層１４が形成された前記結果物の表面を窒化させ
る。
いる自然酸化膜（図示せず）を除去するために酸化バッ
ファ層１４が形成された前記結果物の表面を窒化させ
る。ここで、前記プラズマ窒化処理は窒素が含まれたガ
ス、例えばアンモニアガスをプラズマ反応器に注入し前
記プラズマ反応器に１００〜４００Ｗの高周波RF電力を
印加して発生されるアンモニアプラズマを利用し酸化バ
ッファ層１４が形成された前記結果物の表面を窒化させ
る。
【００１９】この際、半導体基板は常温４００℃ほどの
温度を保つことが望ましい。前記酸化バッファ層１４の
上に自然に形成された自然酸化膜が前記アンモニアプラ
ズマの窒素と反応し前記結果物の表面に薄い窒化膜１６
が形成される。一方、前記窒化処理は望ましくは１０〜
１００秒ほど実施し、さらに望ましくは６０秒内外で実
施する。
温度を保つことが望ましい。前記酸化バッファ層１４の
上に自然に形成された自然酸化膜が前記アンモニアプラ
ズマの窒素と反応し前記結果物の表面に薄い窒化膜１６
が形成される。一方、前記窒化処理は望ましくは１０〜
１００秒ほど実施し、さらに望ましくは６０秒内外で実
施する。
【００２０】図２Ｃは窒化膜１６及び酸化防止膜１８を
蝕刻する段階を示す。プラズマ窒化処理により窒化膜１
６が形成された前記結果物上に例えばシリコン窒化物を
蒸着して酸化防止膜１８を形成し、前記酸化防止膜１８
の上にフォトレジストを塗布した後パタニングしてフォ
トレジストパターン（図示せず）を形成する。引続き、
前記フォトレジストパターンを蝕刻マスクとして使用し
前記酸化バッファ層１４の上に積層されている窒化膜１
６及び酸化防止膜１８を選択的に蝕刻することにより素
子分離領域に形成された前記酸化バッファ層１４を露出
させる。
蝕刻する段階を示す。プラズマ窒化処理により窒化膜１
６が形成された前記結果物上に例えばシリコン窒化物を
蒸着して酸化防止膜１８を形成し、前記酸化防止膜１８
の上にフォトレジストを塗布した後パタニングしてフォ
トレジストパターン（図示せず）を形成する。引続き、
前記フォトレジストパターンを蝕刻マスクとして使用し
前記酸化バッファ層１４の上に積層されている窒化膜１
６及び酸化防止膜１８を選択的に蝕刻することにより素
子分離領域に形成された前記酸化バッファ層１４を露出
させる。
【００２１】ここで、前記酸化防止膜１８は例えばLPCV
D 方法を利用して１５００Å〜２０００Åの厚さで、望
ましくは１５００Åの厚さで形成しうる。図２Ｄはフィ
ールド酸化膜２０を形成する段階を示す。窒化膜１６及
び酸化防止膜１８が蝕刻され露出された前記基板を通常
の熱酸化工程を利用して選択的に酸化させ素子分離領域
にフィールド酸化膜２０を形成する。
D 方法を利用して１５００Å〜２０００Åの厚さで、望
ましくは１５００Åの厚さで形成しうる。図２Ｄはフィ
ールド酸化膜２０を形成する段階を示す。窒化膜１６及
び酸化防止膜１８が蝕刻され露出された前記基板を通常
の熱酸化工程を利用して選択的に酸化させ素子分離領域
にフィールド酸化膜２０を形成する。
【００２２】図２Ｅは酸化防止膜１８、窒化膜１６、及
び酸化バッファ層１４を除去する段階を示す。活性領域
の上部に形成されている前記酸化防止膜１８、窒化膜１
６、及び酸化バッファ層１４を順次に除去して半導体基
板上に素子分離領域を完成する。前記第１実施例によれ
ば、酸化バッファ層の表面をアンモニアプラズマを利用
して窒化させることにより従来の酸化バッファ層１４と
酸化防止膜１８との界面に発生された二次バーズビーク
を抑制しうる。
び酸化バッファ層１４を除去する段階を示す。活性領域
の上部に形成されている前記酸化防止膜１８、窒化膜１
６、及び酸化バッファ層１４を順次に除去して半導体基
板上に素子分離領域を完成する。前記第１実施例によれ
ば、酸化バッファ層の表面をアンモニアプラズマを利用
して窒化させることにより従来の酸化バッファ層１４と
酸化防止膜１８との界面に発生された二次バーズビーク
を抑制しうる。
【００２３】（第２実施例）本発明の第２実施例は前記
第１実施例で酸化バッファ層１４の表面をアンモニアプ
ラズマを利用して窒化させることの代りに前記酸化バッ
ファ層１４に窒素イオンを注入することを除けては前記
第１実施例と同一な方法で進行する。前記第１実施例を
説明するために示した図面（図２Ａ乃至図２Ｅ）を参照
し本発明の第２実施例を説明する。
第１実施例で酸化バッファ層１４の表面をアンモニアプ
ラズマを利用して窒化させることの代りに前記酸化バッ
ファ層１４に窒素イオンを注入することを除けては前記
第１実施例と同一な方法で進行する。前記第１実施例を
説明するために示した図面（図２Ａ乃至図２Ｅ）を参照
し本発明の第２実施例を説明する。
【００２４】半導体基板１０の上にパッド酸化膜１２及
び酸化バッファ層１４を前記第１実施例のように形成し
た後（図２Ａ参照）、酸化バッファ層１４が形成された
前記結果物上に窒素イオンを、例えば１００KeV 以下の
イオン注入エネルギーと1E15ions ／cm2 以上のドーズ
量でイオン注入することことにより前記酸化バッファ層
１４の表面に窒化膜１６を形成する（図２Ｂ参照）。以
降の工程（図２Ｃ乃至図２Ｅ）は前記第１実施例と同一
に進行する。
び酸化バッファ層１４を前記第１実施例のように形成し
た後（図２Ａ参照）、酸化バッファ層１４が形成された
前記結果物上に窒素イオンを、例えば１００KeV 以下の
イオン注入エネルギーと1E15ions ／cm2 以上のドーズ
量でイオン注入することことにより前記酸化バッファ層
１４の表面に窒化膜１６を形成する（図２Ｂ参照）。以
降の工程（図２Ｃ乃至図２Ｅ）は前記第１実施例と同一
に進行する。
【００２５】前記第２実施例によれば、酸化バッファ層
１４に注入された窒素イオンによりフィールド酸化工程
時酸素イオンの側面浸透を妨害する。従って、酸化バッ
ファ層１４と酸化防止膜１８との界面に酸素イオンの側
面拡散により発生された二次バーズビークを抑制しう
る。 （第３実施例）本発明の第３実施例は前記第１実施例で
酸化バッファ層の表面をアンモニアプラズマを利用して
窒化させることの代りに前記酸化バッファ層が形成され
た前記結果物をアンモニアガスの雰囲気でアニーリング
することを除けば前記第１実施例と同一な方法で進行す
る。前記第１実施例を説明するために示した図面（図２
Ａ乃至図２Ｅ）を参照し本発明の第３実施例を説明す
る。
１４に注入された窒素イオンによりフィールド酸化工程
時酸素イオンの側面浸透を妨害する。従って、酸化バッ
ファ層１４と酸化防止膜１８との界面に酸素イオンの側
面拡散により発生された二次バーズビークを抑制しう
る。 （第３実施例）本発明の第３実施例は前記第１実施例で
酸化バッファ層の表面をアンモニアプラズマを利用して
窒化させることの代りに前記酸化バッファ層が形成され
た前記結果物をアンモニアガスの雰囲気でアニーリング
することを除けば前記第１実施例と同一な方法で進行す
る。前記第１実施例を説明するために示した図面（図２
Ａ乃至図２Ｅ）を参照し本発明の第３実施例を説明す
る。
【００２６】半導体基板１０の上にパッド酸化膜１２及
び酸化バッファ層１４を前記第１実施例のように形成し
た後（図２Ａ参照）、酸化バッファ層１４が形成された
前記結果物を酸化防止膜１８を形成するチャンバと同一
なチャンバで、例えばLPCVDチャンバ内でアンモニアガ
スの雰囲気で適定時間アニーリングすることにより前記
酸化バッファ層１４の表面に形成された自然酸化膜に窒
素成分を拡散させ前記自然酸化膜をSiON構造の窒化膜１
６に転換させる（図２Ｂ参照）。ここで前記アニーリン
グは７００〜９００℃温度で３０分以上実施することが
望ましい。以降の工程（図２Ｃ乃至図２Ｅ）は前記第１
実施例と同一に進行する。
び酸化バッファ層１４を前記第１実施例のように形成し
た後（図２Ａ参照）、酸化バッファ層１４が形成された
前記結果物を酸化防止膜１８を形成するチャンバと同一
なチャンバで、例えばLPCVDチャンバ内でアンモニアガ
スの雰囲気で適定時間アニーリングすることにより前記
酸化バッファ層１４の表面に形成された自然酸化膜に窒
素成分を拡散させ前記自然酸化膜をSiON構造の窒化膜１
６に転換させる（図２Ｂ参照）。ここで前記アニーリン
グは７００〜９００℃温度で３０分以上実施することが
望ましい。以降の工程（図２Ｃ乃至図２Ｅ）は前記第１
実施例と同一に進行する。
【００２７】前記第３実施例によれば、前記アンモニア
ガスの雰囲気でのアニーリングにより前記酸化バッファ
層１４の表面に形成されている自然酸化膜がSiON構造の
窒化膜に転換され以降のフィールド酸化工程時酸素イオ
ンの側面浸透を妨害する。従って、酸化バッファ層１４
と酸化防止膜１８との界面で酸素イオンの側面拡散によ
り発生された二次バーズビークを抑制しうる。
ガスの雰囲気でのアニーリングにより前記酸化バッファ
層１４の表面に形成されている自然酸化膜がSiON構造の
窒化膜に転換され以降のフィールド酸化工程時酸素イオ
ンの側面浸透を妨害する。従って、酸化バッファ層１４
と酸化防止膜１８との界面で酸素イオンの側面拡散によ
り発生された二次バーズビークを抑制しうる。
【００２８】（第４実施例）本発明の第４実施例は前記
第１実施例で酸化バッファ層の表面をアンモニアプラズ
マを利用して窒化させる代りに前記酸化バッファ層及び
酸化防止膜を順次に積層した後、窒素雰囲気で高温熱処
理を実施することを除けば前記第１実施例と同一な方法
で進行する。図２Ａ乃至図３に基づき本発明の第４実施
例を説明する。
第１実施例で酸化バッファ層の表面をアンモニアプラズ
マを利用して窒化させる代りに前記酸化バッファ層及び
酸化防止膜を順次に積層した後、窒素雰囲気で高温熱処
理を実施することを除けば前記第１実施例と同一な方法
で進行する。図２Ａ乃至図３に基づき本発明の第４実施
例を説明する。
【００２９】半導体基板１０の上にパッド酸化膜１２及
び酸化バッファ層１４を前記第１実施例のように形成し
た後（図２Ａ参照）、酸化バッファ層１４の上に酸化防
止膜１８を形成する（図３参照）。次いで、酸化防止膜
１８が前記結果物を窒素雰囲気で、例えば１０００℃以
上の高温で熱処理する。前記高温熱処理により前記酸化
防止膜１８を構成する窒素イオンが前記酸化バッファ層
１４と酸化防止膜１８の界面に形成された自然酸化膜内
に拡散され前記自然酸化膜をSiON構造の窒化膜に転換さ
せる。
び酸化バッファ層１４を前記第１実施例のように形成し
た後（図２Ａ参照）、酸化バッファ層１４の上に酸化防
止膜１８を形成する（図３参照）。次いで、酸化防止膜
１８が前記結果物を窒素雰囲気で、例えば１０００℃以
上の高温で熱処理する。前記高温熱処理により前記酸化
防止膜１８を構成する窒素イオンが前記酸化バッファ層
１４と酸化防止膜１８の界面に形成された自然酸化膜内
に拡散され前記自然酸化膜をSiON構造の窒化膜に転換さ
せる。
【００３０】以降の工程（図２Ｃ乃至図２Ｅ）は前記第
１実施例と同一に進行する。前記第４実施例によれば、
前記窒素雰囲気での高温アニーリングにより前記酸化バ
ッファ層１４と酸化防止膜１８の界面に形成されている
自然酸化膜がSiON構造の窒化膜に転換され以降のフィー
ルド酸化工程時酸素イオンの側面浸透を妨害する。従っ
て、酸化バッファ層１４と酸化防止膜１８との界面で酸
素イオンの側面拡散により発生された二次バーズビーク
を抑制しうる。
１実施例と同一に進行する。前記第４実施例によれば、
前記窒素雰囲気での高温アニーリングにより前記酸化バ
ッファ層１４と酸化防止膜１８の界面に形成されている
自然酸化膜がSiON構造の窒化膜に転換され以降のフィー
ルド酸化工程時酸素イオンの側面浸透を妨害する。従っ
て、酸化バッファ層１４と酸化防止膜１８との界面で酸
素イオンの側面拡散により発生された二次バーズビーク
を抑制しうる。
【００３１】図４乃至図５は従来及び本発明の方法によ
り形成されたフィールド酸化膜を示すSEM 写真で、従来
の方法では二次バーズビーク現象がフィールド酸化膜と
フィールド酸化膜との間に長く現れることがわかり（図
４参照）、自然酸化膜を窒化させる本発明の方法（第１
実施例により形成される）では二次バーズビーク現象が
ほとんど発生されないことがわかる。
り形成されたフィールド酸化膜を示すSEM 写真で、従来
の方法では二次バーズビーク現象がフィールド酸化膜と
フィールド酸化膜との間に長く現れることがわかり（図
４参照）、自然酸化膜を窒化させる本発明の方法（第１
実施例により形成される）では二次バーズビーク現象が
ほとんど発生されないことがわかる。
【００３２】
【発明の効果】前述したように本発明によれば、複雑な
工程の追加なく従来のSEPOX 素子分離方法で発生される
酸化バッファ層と酸化防止膜の界面の二次バーズビーク
の発生を抑制しうるので高集積素子で信頼性のある素子
分離が可能である。本発明は前記実施例にのみ限定され
なく、多くの変形が本発明が属する技術的思想内で通常
の知識を有する者により可能であることは明白である。
工程の追加なく従来のSEPOX 素子分離方法で発生される
酸化バッファ層と酸化防止膜の界面の二次バーズビーク
の発生を抑制しうるので高集積素子で信頼性のある素子
分離が可能である。本発明は前記実施例にのみ限定され
なく、多くの変形が本発明が属する技術的思想内で通常
の知識を有する者により可能であることは明白である。
【図１】従来の技術による一般的なSEPOX 方法を説明す
るために示した断面図である。
るために示した断面図である。
【図２】本発明によるSEPOX 方法の実施例を説明するた
めに示した断面図である。
めに示した断面図である。
【図３】本発明によるSEPOX 方法の実施例を説明するた
めに示した断面図である。
めに示した断面図である。
【図４】従来の方法により形成されたフィールド酸化膜
を示すSEM 写真である。
を示すSEM 写真である。
【図５】本発明の方法により形成されたフィールド酸化
膜を示すSEM 写真である。
膜を示すSEM 写真である。
１０ 半導体基板 １２ パッド酸化膜 １４ 酸化バッファ層 １６ 窒化膜 １８ 酸化防止膜 ２０ フィールド酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 允基 大韓民国江原道原州市丹邱区74−18番地１ 統４班
Claims (14)
- 【請求項１】 半導体基板上にパッド酸化膜を形成する
段階と、 前記パッド酸化膜上に酸化バッファ層を形成する段階
と、 酸化バッファ層が形成された前記結果物の表面を窒化さ
せ窒化膜を形成する段階と、 窒化膜が形成された前記結果物上に酸化防止膜を形成す
る段階を具備することを特徴とする半導体素子の分離方
法。 - 【請求項２】 酸化バッファ層が形成された結果物の表
面を窒化させ形成する前記窒化膜は、アンモニア及び窒
素のうち何れか一つをプラズマ反応器内に注入して形成
されたプラズマを利用し形成することを特徴とする請求
項１に記載の半導体素子の分離方法。 - 【請求項３】 前記プラズマはプラズマ反応器に１００
〜４００Ｗの高周波RF電力を印加し、半導体基板の温度
を常温４００℃を保って形成することを特徴とする請求
項２に記載の半導体素子の分離方法。 - 【請求項４】 酸化バッファ層が形成された前記結果物
を窒化させる前記段階は１０〜１００秒間実施すること
を特徴とする請求項１に記載の半導体素子の分離方法。 - 【請求項５】 前記酸化バッファ層は不純物のドーピン
グの有無とは係らず多結晶シリコンまたは非晶質シリコ
ンで形成することを特徴とする請求項１に記載の半導体
素子の分離方法。 - 【請求項６】 前記酸化防止膜はシリコン窒化物で形成
することを特徴とする請求項１に記載の半導体素子の分
離方法。 - 【請求項７】 前記酸化防止膜の形成段階後、 素子分離領域の上部に積層された窒化膜及び酸化防止膜
を除去する段階と、 前記窒化膜及び酸化防止膜が蝕刻されその表面が露出さ
れた前記基板を選択的に酸化させる段階をさらに具備す
ることを特徴とする請求項１に記載の半導体素子の分離
方法。 - 【請求項８】 半導体基板上にパッド酸化膜を形成する
段階と、 前記パッド酸化膜上に酸化バッファ層を形成する段階
と、 酸化バッファ層が形成された前記結果物上に窒素イオン
を注入して窒化膜を形成する段階と、 窒化膜が形成された前記結果物上に酸化防止膜を形成す
る段階を具備することを特徴とする半導体素子の分離方
法。 - 【請求項９】 前記窒素イオンの注入は１００KeV 以下
のイオン注入エネルギーと1E15 ions ／cm2 以上のドー
ズ量の条件で注入することを特徴とする請求項８に記載
の半導体素子の分離方法。 - 【請求項１０】 半導体基板上にパッド酸化膜を形成す
る段階と、 前記パッド酸化膜上に酸化バッファ層を形成する段階
と、 酸化バッファ層が形成された前記結果物をアンモニアガ
ス雰囲気のチャンバでアニーリングして前記結果物の表
面に窒化膜を形成する段階と、 窒化膜が形成された前記結果物上に酸化防止膜を形成す
る段階を具備することを特徴とする半導体素子の分離方
法。 - 【請求項１１】 アンモニアガス雰囲気で実施する前記
アニーリングは前記酸化防止膜を形成する装備と同一装
備で実施することを特徴とする請求項１０に記載の半導
体素子の分離方法。 - 【請求項１２】 前記アンモニアガスの雰囲気でのアニ
ーリングは７００〜９００℃温度で、３０分以上実施す
ることを特徴とする請求項１０に記載の半導体素子の分
離方法。 - 【請求項１３】 半導体基板上にパッド酸化膜を形成す
る段階と、 前記パッド酸化膜上に酸化バッファ層及び酸化防止膜を
順次に形成する段階と、 酸化防止膜が形成された前記結果物を１０００℃以上の
高温で熱処理して前記酸化バッファ層と酸化防止膜の界
面に窒化膜を形成する段階を具備することを特徴とする
半導体素子の分離方法。 - 【請求項１４】 前記酸化防止膜はシリコン窒化物で形
成することを特徴とする請求項１３に記載の半導体素子
の分離方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P16896 | 1995-06-22 | ||
| KR1019950016896A KR0176155B1 (ko) | 1995-06-22 | 1995-06-22 | 반도체 장치의 소자분리 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098023A true JPH098023A (ja) | 1997-01-10 |
Family
ID=19417893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8168378A Pending JPH098023A (ja) | 1995-06-22 | 1996-06-07 | 半導体素子の分離方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5677234A (ja) |
| JP (1) | JPH098023A (ja) |
| KR (1) | KR0176155B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5747357A (en) * | 1995-09-27 | 1998-05-05 | Mosel Vitelic, Inc. | Modified poly-buffered isolation |
| JP2874618B2 (ja) * | 1995-11-22 | 1999-03-24 | 日本電気株式会社 | シリコン半導体基板及びその製造方法 |
| US5972746A (en) * | 1996-10-08 | 1999-10-26 | Mosel Vitelic, Inc. | Method for manufacturing semiconductor devices using double-charged implantation |
| US6020274A (en) * | 1997-01-21 | 2000-02-01 | Advanced Micro Devices, Inc. | Method and system for using N2 plasma treatment to eliminate the outgassing defects at the interface of a stop layer and an oxide layer |
| KR100458851B1 (ko) * | 1997-08-30 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체소자의소자분리방법 |
| US6100160A (en) * | 1998-02-17 | 2000-08-08 | Texas Instruments Incorporated | Oxide etch barrier formed by nitridation |
| KR100280107B1 (ko) | 1998-05-07 | 2001-03-02 | 윤종용 | 트렌치 격리 형성 방법 |
| US6096613A (en) * | 1998-06-26 | 2000-08-01 | Acer Semiconductor Manufacturing Inc. | Method for poly-buffered locos without pitting formation |
| KR100292616B1 (ko) | 1998-10-09 | 2001-07-12 | 윤종용 | 트렌치격리의제조방법 |
| US6194288B1 (en) | 1999-01-04 | 2001-02-27 | Taiwan Semiconductor Manufacturing Company | Implant N2 into a pad oxide film to mask the active region and grow field oxide without Si3N4 film |
| KR100322531B1 (ko) | 1999-01-11 | 2002-03-18 | 윤종용 | 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자 |
| KR100338767B1 (ko) | 1999-10-12 | 2002-05-30 | 윤종용 | 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법 |
| US7049246B1 (en) * | 2000-05-19 | 2006-05-23 | Newport Fab, Llc | Method for selective fabrication of high capacitance density areas in a low dielectric constant material |
| TW531803B (en) * | 2000-08-31 | 2003-05-11 | Agere Syst Guardian Corp | Electronic circuit structure with improved dielectric properties |
| TWI247432B (en) * | 2004-12-03 | 2006-01-11 | Chunghwa Picture Tubes Ltd | Manufacturing method of thin film transistor and poly-silicon layer |
| US7625783B2 (en) * | 2005-11-23 | 2009-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and method for manufacturing the same |
| KR100902595B1 (ko) * | 2007-09-19 | 2009-06-11 | 주식회사 동부하이텍 | 씨모스 이미지 센서 및 그 제조 방법 |
| KR101079203B1 (ko) * | 2009-09-28 | 2011-11-03 | 주식회사 하이닉스반도체 | 반도체 장치의 게이트 패턴 및 그의 제조 방법 |
| CN115602537B (zh) | 2021-07-08 | 2026-03-03 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04206824A (ja) * | 1990-11-30 | 1992-07-28 | Mitsubishi Electric Corp | 素子分離領域の形成方法 |
| KR960011861B1 (ko) * | 1993-06-10 | 1996-09-03 | 삼성전자 주식회사 | 반도체장치의 소자 분리 방법 |
| KR970003893B1 (ko) * | 1993-10-25 | 1997-03-22 | 삼성전자 주식회사 | 반도체 장치의 소자 분리 방법 |
| US5523255A (en) * | 1994-05-31 | 1996-06-04 | Samsung Electronics Co., Ltd. | Method for forming a device isolation film of a semiconductor device |
-
1995
- 1995-06-22 KR KR1019950016896A patent/KR0176155B1/ko not_active Expired - Fee Related
-
1996
- 1996-06-07 JP JP8168378A patent/JPH098023A/ja active Pending
- 1996-06-18 US US08/665,294 patent/US5677234A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5677234A (en) | 1997-10-14 |
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