JPH098128A - Ｓｏｉ基板およびその製造方法 - Google Patents
Ｓｏｉ基板およびその製造方法Info
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- JPH098128A JPH098128A JP15046495A JP15046495A JPH098128A JP H098128 A JPH098128 A JP H098128A JP 15046495 A JP15046495 A JP 15046495A JP 15046495 A JP15046495 A JP 15046495A JP H098128 A JPH098128 A JP H098128A
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- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 パワー素子と超薄膜ＳＯＩ素子を含む制御回
路素子とを１チップに集積するためのＳＯＩ基板を提供
する。 【構成】 第１のシリコン基板１に部分的に絶縁膜３を
埋め込み、平坦面とした後、低濃度エピタキシャル層５
を形成した第２のシリコン基板４と貼り合わせる。研削
・研磨によってＳＯＩ層を０．１μｍ程度に超薄膜化
し、超薄膜ＳＯＩ層７上に素子分離のための絶縁膜８を
形成しする。このようにして、縦型のパワー素子と、超
薄膜ＳＯＩ素子とを１チップに集積するためのＳＯＩ基
板を得る。
路素子とを１チップに集積するためのＳＯＩ基板を提供
する。 【構成】 第１のシリコン基板１に部分的に絶縁膜３を
埋め込み、平坦面とした後、低濃度エピタキシャル層５
を形成した第２のシリコン基板４と貼り合わせる。研削
・研磨によってＳＯＩ層を０．１μｍ程度に超薄膜化
し、超薄膜ＳＯＩ層７上に素子分離のための絶縁膜８を
形成しする。このようにして、縦型のパワー素子と、超
薄膜ＳＯＩ素子とを１チップに集積するためのＳＯＩ基
板を得る。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ基板およびその
製造方法に関し、特にパワー素子と超薄膜ＳＯＩ素子を
含む制御回路素子を１チップに集積したパワーＩＣに有
効なＳＯＩ基板およびその製造方法に関するものであ
る。
製造方法に関し、特にパワー素子と超薄膜ＳＯＩ素子を
含む制御回路素子を１チップに集積したパワーＩＣに有
効なＳＯＩ基板およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】シリコン基板の表面から裏面に電流経路
を有する高耐圧のパワー素子と、低耐圧の素子で構成さ
れる制御回路とを１チップに集積する場合、パワー素子
形成領域から絶縁分離されたＳＯＩ層に制御回路を形成
することができるようにしたＳＯＩ基板が用いられる。
この種ＳＯＩ基板については、特開平４−２９３５３号
公報、ＩＳＰＳＤ’９２会報（Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ １９９２ ＩＳＰＳＤ）にて公知となってい
る。
を有する高耐圧のパワー素子と、低耐圧の素子で構成さ
れる制御回路とを１チップに集積する場合、パワー素子
形成領域から絶縁分離されたＳＯＩ層に制御回路を形成
することができるようにしたＳＯＩ基板が用いられる。
この種ＳＯＩ基板については、特開平４−２９３５３号
公報、ＩＳＰＳＤ’９２会報（Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ １９９２ ＩＳＰＳＤ）にて公知となってい
る。
【０００３】図５は特開平４- ２９３５３号公報にて開
示された、縦型のパワー素子と制御回路を集積すること
を目的としたＳＯＩ基板の製造方法（以下、第１の従来
例という）を示す工程順断面図である。
示された、縦型のパワー素子と制御回路を集積すること
を目的としたＳＯＩ基板の製造方法（以下、第１の従来
例という）を示す工程順断面図である。
【０００４】まず、図５（ａ）に示すように、第１のシ
リコン基板（Ｎ- 型）１の主面上にフォトリソグラフィ
法によりパターニングを行い、フォトレジストをマスク
にイオンエッチ法等により浅い段差２を形成する。次
に、図５（ｂ）に示すように熱酸化等でＳｉＯ2の絶縁
膜を形成した後、凸になった絶縁膜を研磨あるいはエッ
チングにより除去し、第１のシリコン基板（Ｎ- 型）１
の露出表面と形成された埋込絶縁膜３の表面とが同一平
面となるようにする。次に、図５（ｃ）に示すように埋
込絶縁膜３の形成された第１のシリコン基板（Ｎ- 型）
１の一主面と第２のシリコン基板（Ｎ+ 型）４の一主面
とを貼り合わせ、熱処理を行い、強固に接合された一枚
の複合基板を得る。次に、図５（ｄ）に示すように第１
のシリコン基板（Ｎ- 型）１を研削・研磨して所望の厚
さにするとともにその表面を平坦化し、ＳＯＩ層９を形
成する。次に、図５（ｅ）に示すように、その平坦化面
に絶縁膜を形成後フォトリソグラフィ法によりパターニ
ングを行い、絶縁膜をマスクにアルカリエッチングを行
って素子分離用の分離溝１０を形成する。次に、図５
（ｆ）に示すように、第１のシリコン基板（Ｎ-型）１
の表面に熱酸化等により絶縁膜を形成後、ＣＶＤ法ある
いはエピタキシャル法により多結晶シリコン層を形成
し、さらにその多結晶シリコンおよび絶縁膜を研磨する
ことにより、分離溝１０の側壁に絶縁膜１１を形成し、
その内部には多結晶シリコン層１２を埋設する。以上の
ようにして素子形成領域間が誘電体分離されたＳＯＩ基
板を得る。
リコン基板（Ｎ- 型）１の主面上にフォトリソグラフィ
法によりパターニングを行い、フォトレジストをマスク
にイオンエッチ法等により浅い段差２を形成する。次
に、図５（ｂ）に示すように熱酸化等でＳｉＯ2の絶縁
膜を形成した後、凸になった絶縁膜を研磨あるいはエッ
チングにより除去し、第１のシリコン基板（Ｎ- 型）１
の露出表面と形成された埋込絶縁膜３の表面とが同一平
面となるようにする。次に、図５（ｃ）に示すように埋
込絶縁膜３の形成された第１のシリコン基板（Ｎ- 型）
１の一主面と第２のシリコン基板（Ｎ+ 型）４の一主面
とを貼り合わせ、熱処理を行い、強固に接合された一枚
の複合基板を得る。次に、図５（ｄ）に示すように第１
のシリコン基板（Ｎ- 型）１を研削・研磨して所望の厚
さにするとともにその表面を平坦化し、ＳＯＩ層９を形
成する。次に、図５（ｅ）に示すように、その平坦化面
に絶縁膜を形成後フォトリソグラフィ法によりパターニ
ングを行い、絶縁膜をマスクにアルカリエッチングを行
って素子分離用の分離溝１０を形成する。次に、図５
（ｆ）に示すように、第１のシリコン基板（Ｎ-型）１
の表面に熱酸化等により絶縁膜を形成後、ＣＶＤ法ある
いはエピタキシャル法により多結晶シリコン層を形成
し、さらにその多結晶シリコンおよび絶縁膜を研磨する
ことにより、分離溝１０の側壁に絶縁膜１１を形成し、
その内部には多結晶シリコン層１２を埋設する。以上の
ようにして素子形成領域間が誘電体分離されたＳＯＩ基
板を得る。
【０００５】図６はＩＳＰＳＤ’９２会報にて開示され
た、横型のパワー素子と制御回路を集積することを目的
としたＳＯＩ基板の製造方法（以下、第２の従来例とい
う）を示す工程順断面図である。
た、横型のパワー素子と制御回路を集積することを目的
としたＳＯＩ基板の製造方法（以下、第２の従来例とい
う）を示す工程順断面図である。
【０００６】まず、図６（ａ）に示されるように第１の
シリコン基板（Ｐ- 型）１０１の一主面に熱酸化により
絶縁膜１０３を形成後、その面と第２のシリコン基板
（任意の濃度・導電型）１０２の一主面とを貼り合わ
せ、熱処理を行い、強固に接合された一枚の複合基板を
得る。次に、図６（ｂ）に示すように第１のシリコン基
板（Ｐ- 型）１０１の表面を研削・研磨して所望の厚さ
とするとともにその表面を平坦化し、ＳＯＩ層９を形成
する。その後、図５（ｅ）〜（ｆ）の工程と同様の工程
を適用して、図５（ｆ）に示されるような素子形成領域
間が誘電体分離されたＳＯＩ基板を得る。
シリコン基板（Ｐ- 型）１０１の一主面に熱酸化により
絶縁膜１０３を形成後、その面と第２のシリコン基板
（任意の濃度・導電型）１０２の一主面とを貼り合わ
せ、熱処理を行い、強固に接合された一枚の複合基板を
得る。次に、図６（ｂ）に示すように第１のシリコン基
板（Ｐ- 型）１０１の表面を研削・研磨して所望の厚さ
とするとともにその表面を平坦化し、ＳＯＩ層９を形成
する。その後、図５（ｅ）〜（ｆ）の工程と同様の工程
を適用して、図５（ｆ）に示されるような素子形成領域
間が誘電体分離されたＳＯＩ基板を得る。
【０００７】
【発明が解決しようとする課題】高耐圧のパワー素子
と、低耐圧の素子で構成される制御回路とを１チップに
集積したパワーＩＣにおいて、制御回路に高速動作・低
消費電力・高信頼性等の特徴を持つ超薄膜ＳＯＩ素子を
集積する場合には、超薄膜ＳＯＩ素子動作時は高速化の
ためＳＯＩ層を完全空乏化させることが必要になる。そ
のためには、厚さ０．１μｍ程度が要求される。また、
素子寸法の縮小化に伴い微細化される設計ルールは常に
各寸法において±１０％以下の精度を想定しており、Ｓ
ＯＩ層の厚さ精度も同様に±１０％が要求される。
と、低耐圧の素子で構成される制御回路とを１チップに
集積したパワーＩＣにおいて、制御回路に高速動作・低
消費電力・高信頼性等の特徴を持つ超薄膜ＳＯＩ素子を
集積する場合には、超薄膜ＳＯＩ素子動作時は高速化の
ためＳＯＩ層を完全空乏化させることが必要になる。そ
のためには、厚さ０．１μｍ程度が要求される。また、
素子寸法の縮小化に伴い微細化される設計ルールは常に
各寸法において±１０％以下の精度を想定しており、Ｓ
ＯＩ層の厚さ精度も同様に±１０％が要求される。
【０００８】このような超薄膜ＳＯＩ素子をパワーＩＣ
の中に集積するためにＳＯＩ層の厚さを０．１μｍにし
ようとした場合、第１の従来例では、縦型パワー素子形
成領域（図５（ｆ））の低濃度領域の厚さも同時に薄く
なってしまう。通常、縦型パワー素子には数１０Ｖ〜数
１００Ｖの耐圧が要求され、そのための低濃度領域の厚
さは数μｍから数１０μｍ必要である。従って、従来の
ＳＯＩ基板では高速動作の超薄膜ＳＯＩ素子と十分な耐
圧を有するパワー素子とを同一ＳＯＩ基板に形成するこ
とができないという問題点があった。
の中に集積するためにＳＯＩ層の厚さを０．１μｍにし
ようとした場合、第１の従来例では、縦型パワー素子形
成領域（図５（ｆ））の低濃度領域の厚さも同時に薄く
なってしまう。通常、縦型パワー素子には数１０Ｖ〜数
１００Ｖの耐圧が要求され、そのための低濃度領域の厚
さは数μｍから数１０μｍ必要である。従って、従来の
ＳＯＩ基板では高速動作の超薄膜ＳＯＩ素子と十分な耐
圧を有するパワー素子とを同一ＳＯＩ基板に形成するこ
とができないという問題点があった。
【０００９】また、横型パワー素子についても数１０Ｖ
〜数１００Ｖの耐圧が要求され、形成領域のＳＯＩ層と
して約１μｍの厚さが必要であるが、第２の従来例のＳ
ＯＩ基板では、横型パワー素子形成領域のＳＯＩ層は超
薄膜ＳＯＩ層と同じく０．１μｍ程度の厚さになってし
まうため、高速動作の超薄膜ＳＯＩ素子と十分な耐圧の
横型パワー素子とを同一ＳＯＩ基板に形成することがで
きないという問題点があった。また、第２の従来例で
は、横型パワー素子形成領域（図６（ｄ））の厚さも
０．１μｍとなり、従来の製法では十分な性能のパワー
素子を形成することはできなくなるといった問題点が生
じる。
〜数１００Ｖの耐圧が要求され、形成領域のＳＯＩ層と
して約１μｍの厚さが必要であるが、第２の従来例のＳ
ＯＩ基板では、横型パワー素子形成領域のＳＯＩ層は超
薄膜ＳＯＩ層と同じく０．１μｍ程度の厚さになってし
まうため、高速動作の超薄膜ＳＯＩ素子と十分な耐圧の
横型パワー素子とを同一ＳＯＩ基板に形成することがで
きないという問題点があった。また、第２の従来例で
は、横型パワー素子形成領域（図６（ｄ））の厚さも
０．１μｍとなり、従来の製法では十分な性能のパワー
素子を形成することはできなくなるといった問題点が生
じる。
【００１０】本発明は、従来より公知となっている構造
・製法では実現できない、超薄膜ＳＯＩ素子をパワーＩ
Ｃ中に集積するためのＳＯＩ基板およびその製造方法を
提供する。
・製法では実現できない、超薄膜ＳＯＩ素子をパワーＩ
Ｃ中に集積するためのＳＯＩ基板およびその製造方法を
提供する。
【００１１】
【課題を解決するための手段】本発明の第１の特徴は、
第１の単結晶のシリコン基板と第２の単結晶のシリコン
基板とが貼り合わされ、第１のシリコン基板が超薄膜Ｓ
ＯＩ層として形成されているＳＯＩ基板において、いず
れか一方の単結晶のシリコン基板の貼り合わせ面側の表
面には部分的に埋め込まれた第１の絶縁膜を有し、他方
の単結晶のシリコン基板の貼り合わせ側表面には低濃度
の単結晶のシリコンのエピタキシャル層を有し、かつ、
前記超薄膜ＳＯＩ層表面から第１の絶縁膜まで達する第
２の絶縁膜が複数形成されていることを特徴とするＳＯ
Ｉ基板にある。
第１の単結晶のシリコン基板と第２の単結晶のシリコン
基板とが貼り合わされ、第１のシリコン基板が超薄膜Ｓ
ＯＩ層として形成されているＳＯＩ基板において、いず
れか一方の単結晶のシリコン基板の貼り合わせ面側の表
面には部分的に埋め込まれた第１の絶縁膜を有し、他方
の単結晶のシリコン基板の貼り合わせ側表面には低濃度
の単結晶のシリコンのエピタキシャル層を有し、かつ、
前記超薄膜ＳＯＩ層表面から第１の絶縁膜まで達する第
２の絶縁膜が複数形成されていることを特徴とするＳＯ
Ｉ基板にある。
【００１２】また、（１）第１または第２の単結晶シリ
コン基板の一主面に部分的に埋め込まれた第１の絶縁膜
を形成する工程と、（２）前記第１の絶縁膜の埋め込ま
れた単結晶のシリコン基板の一主面において、単結晶シ
リコン基板の面と第１の絶縁膜の面を同一平面上の平坦
面とする工程と、（３）第１、第２の単結晶のシリコン
基板の内第１の絶縁膜が埋め込まれなかった方の単結晶
のシリコン基板の一主面に該単結晶のシリコン基板より
低濃度の単結晶シリコンをエピタキシャル成長する工程
と、（４）前記単結晶シリコン基板の面と部分的に埋め
込まれた第１の絶縁膜の面を平坦な同一平面とした面
と、前記エピタキシャル成長した単結晶のシリコン表面
とを貼り合わせ、加熱処理を行って両基板を一体化する
工程と、（５）前記一体化した貼り合わせのシリコン基
板の一主面を研磨し超薄膜ＳＯＩ層を形成する工程と、
（６）前記超薄膜ＳＯＩにおいて、第１の絶縁膜に達す
る複数の第２の絶縁膜を形成する工程と、を有すること
を特徴とするＳＯＩ基板の製造方法にある。
コン基板の一主面に部分的に埋め込まれた第１の絶縁膜
を形成する工程と、（２）前記第１の絶縁膜の埋め込ま
れた単結晶のシリコン基板の一主面において、単結晶シ
リコン基板の面と第１の絶縁膜の面を同一平面上の平坦
面とする工程と、（３）第１、第２の単結晶のシリコン
基板の内第１の絶縁膜が埋め込まれなかった方の単結晶
のシリコン基板の一主面に該単結晶のシリコン基板より
低濃度の単結晶シリコンをエピタキシャル成長する工程
と、（４）前記単結晶シリコン基板の面と部分的に埋め
込まれた第１の絶縁膜の面を平坦な同一平面とした面
と、前記エピタキシャル成長した単結晶のシリコン表面
とを貼り合わせ、加熱処理を行って両基板を一体化する
工程と、（５）前記一体化した貼り合わせのシリコン基
板の一主面を研磨し超薄膜ＳＯＩ層を形成する工程と、
（６）前記超薄膜ＳＯＩにおいて、第１の絶縁膜に達す
る複数の第２の絶縁膜を形成する工程と、を有すること
を特徴とするＳＯＩ基板の製造方法にある。
【００１３】本発明の第２の特徴は、第１の単結晶のシ
リコン基板と第２の単結晶のシリコン基板とが張り合わ
され、第１のシリコン基板がＳＯＩ層として形成されて
いるＳＯＩ基板において、いずれか一方の単結晶シリコ
ン基板の貼り合わせ面側表面には部分的に埋め込まれた
第１の絶縁膜を有し、前記ＳＯＩ層表面から第１の絶縁
膜まで達する複数の誘電体分離領域を有し、少なくとも
一つの前記誘電体分離領域に囲まれたＳＯＩ層内に第３
の絶縁膜と、この絶縁膜と前記ＳＯＩ層の表面との間に
形成された超薄膜ＳＯＩ層を有することを特徴とするＳ
ＯＩ基板にある。
リコン基板と第２の単結晶のシリコン基板とが張り合わ
され、第１のシリコン基板がＳＯＩ層として形成されて
いるＳＯＩ基板において、いずれか一方の単結晶シリコ
ン基板の貼り合わせ面側表面には部分的に埋め込まれた
第１の絶縁膜を有し、前記ＳＯＩ層表面から第１の絶縁
膜まで達する複数の誘電体分離領域を有し、少なくとも
一つの前記誘電体分離領域に囲まれたＳＯＩ層内に第３
の絶縁膜と、この絶縁膜と前記ＳＯＩ層の表面との間に
形成された超薄膜ＳＯＩ層を有することを特徴とするＳ
ＯＩ基板にある。
【００１４】また、（１）第１または第２の単結晶のシ
リコン基板の一主面に部分的に埋め込まれた第１の絶縁
膜を形成する工程と、（２）前記第１の絶縁膜の埋め込
まれた単結晶のシリコン基板の一主面において、単結晶
シリコン基板面と第１の絶縁膜面を同一平面上の平坦面
とする工程と、（３）該平坦面と、第１、第２の単結晶
のシリコン基板の内第１の絶縁膜が埋め込まれなかった
方の単結晶シリコン基板の一主面とを貼り合わせ、加熱
処理を行って両基板を一体化する工程と、（４）前記一
体化した貼り合わせシリコン基板の一主面を研磨しＳＯ
Ｉ層を形成する工程と、（５）前記ＳＯＩ層において、
第１の絶縁膜に達する深さの分離溝を形成する工程と、
（６）前記分離溝内壁に第２の絶縁膜を形成する工程
と、（７）前記第２の絶縁膜の形成された分離溝内を誘
電体で埋設し誘電体分離領域を形成する工程と、（８）
前記誘電体分離領域で囲まれたＳＯＩ層表面に、酸素イ
オン注入および熱処理を行って第３の絶縁膜を埋め込
み、超薄膜ＳＯＩ層を形成する工程とを有することを特
徴とするＳＯＩ基板の製造方法にある。
リコン基板の一主面に部分的に埋め込まれた第１の絶縁
膜を形成する工程と、（２）前記第１の絶縁膜の埋め込
まれた単結晶のシリコン基板の一主面において、単結晶
シリコン基板面と第１の絶縁膜面を同一平面上の平坦面
とする工程と、（３）該平坦面と、第１、第２の単結晶
のシリコン基板の内第１の絶縁膜が埋め込まれなかった
方の単結晶シリコン基板の一主面とを貼り合わせ、加熱
処理を行って両基板を一体化する工程と、（４）前記一
体化した貼り合わせシリコン基板の一主面を研磨しＳＯ
Ｉ層を形成する工程と、（５）前記ＳＯＩ層において、
第１の絶縁膜に達する深さの分離溝を形成する工程と、
（６）前記分離溝内壁に第２の絶縁膜を形成する工程
と、（７）前記第２の絶縁膜の形成された分離溝内を誘
電体で埋設し誘電体分離領域を形成する工程と、（８）
前記誘電体分離領域で囲まれたＳＯＩ層表面に、酸素イ
オン注入および熱処理を行って第３の絶縁膜を埋め込
み、超薄膜ＳＯＩ層を形成する工程とを有することを特
徴とするＳＯＩ基板の製造方法にある。
【００１５】更に本発明の第３の特徴は、第１の単結晶
シリコン基板と第２の単結晶シリコン基板とが貼り合わ
され第１のシリコン基板がＳＯＩ層として形成されてい
るＳＯＩ基板において、いずれか一方の単結晶シリコン
基板の貼り合わせ面側表面には部分的に埋め込まれた第
１の絶縁膜および前記第１の絶縁膜を含む前記単結晶シ
リコン基板の貼り合わせ面側表面全面を覆う多結晶シリ
コン層を有し、前記ＳＯＩ層表面から第１の絶縁膜まで
達する複数の誘電体分離領域を有し、少なくとも一つの
前記誘電体分離領域に囲まれたＳＯＩ層内に超薄膜ＳＯ
Ｉ層を有するＳＯＩ基板にある。
シリコン基板と第２の単結晶シリコン基板とが貼り合わ
され第１のシリコン基板がＳＯＩ層として形成されてい
るＳＯＩ基板において、いずれか一方の単結晶シリコン
基板の貼り合わせ面側表面には部分的に埋め込まれた第
１の絶縁膜および前記第１の絶縁膜を含む前記単結晶シ
リコン基板の貼り合わせ面側表面全面を覆う多結晶シリ
コン層を有し、前記ＳＯＩ層表面から第１の絶縁膜まで
達する複数の誘電体分離領域を有し、少なくとも一つの
前記誘電体分離領域に囲まれたＳＯＩ層内に超薄膜ＳＯ
Ｉ層を有するＳＯＩ基板にある。
【００１６】また、前記第２の特徴で示した第（２）の
工程と第（３）の工程との間に、前記単結晶シリコン基
板面と第１の絶縁膜面の平坦面上に多結晶シリコン層を
形成し、前記多結晶シリコン層の表面を研磨して平坦面
とする工程を付加するＳＯＩ基板の製造方法にある。
工程と第（３）の工程との間に、前記単結晶シリコン基
板面と第１の絶縁膜面の平坦面上に多結晶シリコン層を
形成し、前記多結晶シリコン層の表面を研磨して平坦面
とする工程を付加するＳＯＩ基板の製造方法にある。
【００１７】本発明の第４の特徴は、第１の単結晶シリ
コン基板と第２の単結晶シリコン基板とが貼り合わされ
第１のシリコン基板がＳＯＩ層として形成されるＳＯＩ
基板において、いずれか一方または両方の単結晶シリコ
ン基板の貼り合わせ面側表面の全面に第１の絶縁膜を有
し、前記ＳＯＩ層表面から第１の絶縁膜まで達する複数
の誘電体分離領域を有し、少なくとも一つの前記誘電体
分離領域に囲まれたＳＯＩ層内に超薄膜ＳＯＩ層を有す
るＳＯＩ基板にある。
コン基板と第２の単結晶シリコン基板とが貼り合わされ
第１のシリコン基板がＳＯＩ層として形成されるＳＯＩ
基板において、いずれか一方または両方の単結晶シリコ
ン基板の貼り合わせ面側表面の全面に第１の絶縁膜を有
し、前記ＳＯＩ層表面から第１の絶縁膜まで達する複数
の誘電体分離領域を有し、少なくとも一つの前記誘電体
分離領域に囲まれたＳＯＩ層内に超薄膜ＳＯＩ層を有す
るＳＯＩ基板にある。
【００１８】また、（１）第１、第２の単結晶シリコン
基板の少なくとも一方の一主面に第１の絶縁膜を形成す
る工程と（２）第１、第２の単結晶シリコン基板の一主
面どうしを貼り合わせ、加熱処理を行って両基板を一体
化する工程と、（４）前記一体化した貼り合わせシリコ
ン基板の一主面を研磨しＳＯＩ層を形成する工程と、
（５）前記ＳＯＩ層において、第１の絶縁膜に達する深
さの分離溝を形成する工程と、（６）前記分離溝内壁に
第２の絶縁膜を形成する工程と、（７）前記第２の絶縁
膜の形成された分離溝内を誘電体で埋設し誘電体分離領
域を形成する工程と、（８）前記誘電体分離領域で囲ま
れたＳＯＩ層表面に、酸素イオン注入および熱処理を行
って第３の絶縁膜を埋め込み、超薄膜ＳＯＩ層を形成す
る工程と、を有するＳＯＩ基板の製造方法にある。
基板の少なくとも一方の一主面に第１の絶縁膜を形成す
る工程と（２）第１、第２の単結晶シリコン基板の一主
面どうしを貼り合わせ、加熱処理を行って両基板を一体
化する工程と、（４）前記一体化した貼り合わせシリコ
ン基板の一主面を研磨しＳＯＩ層を形成する工程と、
（５）前記ＳＯＩ層において、第１の絶縁膜に達する深
さの分離溝を形成する工程と、（６）前記分離溝内壁に
第２の絶縁膜を形成する工程と、（７）前記第２の絶縁
膜の形成された分離溝内を誘電体で埋設し誘電体分離領
域を形成する工程と、（８）前記誘電体分離領域で囲ま
れたＳＯＩ層表面に、酸素イオン注入および熱処理を行
って第３の絶縁膜を埋め込み、超薄膜ＳＯＩ層を形成す
る工程と、を有するＳＯＩ基板の製造方法にある。
【００１９】更に、前記第１、第２、第３の特徴で示し
た第１および第２の単結晶シリコン基板は同一導電型で
あり、一方の単結晶シリコン基板は不純物濃度が低く、
他方の単結晶シリコン基板は不純物濃度が高いＳＯＩ基
板にある。
た第１および第２の単結晶シリコン基板は同一導電型で
あり、一方の単結晶シリコン基板は不純物濃度が低く、
他方の単結晶シリコン基板は不純物濃度が高いＳＯＩ基
板にある。
【００２０】
【作用】上記構成によれば、パワー素子形成領域と制御
回路形成領域とが誘電体分離され、かつ、それぞれの形
成領域に適した低濃度層の厚さが選択可能となるため、
十分な耐圧のパワー素子と高速動作の超薄膜ＳＯＩ素子
とを動作時に互いの影響を受けないようにして、一つの
チップに集積することができる。
回路形成領域とが誘電体分離され、かつ、それぞれの形
成領域に適した低濃度層の厚さが選択可能となるため、
十分な耐圧のパワー素子と高速動作の超薄膜ＳＯＩ素子
とを動作時に互いの影響を受けないようにして、一つの
チップに集積することができる。
【００２１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）〜（ｅ）は本発明の第１の実施
例のＳＯＩ基板の製造方法と構造を示す製造工程順断面
図である。まず、あとで形成する素子の特性を所望のも
のとするために、例えばリンが１０14ｃｍ-3〜１０15ｃ
ｍ-3程度導入された第１のシリコン基板（Ｎ-型）１を
用意し、その一主面にフォトリソグラフィ法およびイオ
ンエッチ法を適用して、次に形成する第１の絶縁膜であ
る埋込絶縁膜３の厚さに合わせた深さの浅い段差２を形
成する［図１（ａ）］。次に図１（ｂ）に示すように、
熱酸化等により、素子分離に必要な数μｍの厚さのＳｉ
Ｏ2からなる絶縁膜を形成した後、凸になった絶縁膜を
研磨あるいはエッチングにより除去し、第１のシリコン
基板（Ｎ- 型）１の露出表面と形成された埋込絶縁膜３
の表面とが同一平面となるようにする。次に、例えばア
ンチモンが１０19ｃｍ-3程度導入された第２のシリコン
基板（Ｎ+ 型）４を用意し、その一主面に例えばリンが
１０ 14ｃｍ-3〜１０15ｃｍ-3程度導入されたエピタキシ
ャル層（Ｎ- 型）５を、後で形成する縦型パワー素子の
要求耐圧に必要な厚さで形成する。そして、図１（ｃ）
に示すように埋込絶縁膜３の形成された第１のシリコン
基板（Ｎ- 型）１の一主面と、そのエピタキシャル層
（Ｎ- 型）５面とを貼り合わせ、１１００〜１２００
℃、１〜２時間程度の熱処理を行い、強固に接合された
一枚の複合基板を得る。次に、図１（ｄ）に示すように
第１シリコン基板（Ｎ- 型）１を研削・研磨してその表
面を平坦化するとともに、厚さ０．１μｍ程度の超薄膜
ＳＯＩ層７を形成する。次に、図１（ｅ）が示すよう
に、その平坦化面にＬＯＣＯＳ法により埋込絶縁膜３に
達する厚さで素子分離用の絶縁膜８を形成する。以上の
ようにして素子形成領域間が誘電体分離されたＳＯＩ基
板を得る。図２（ａ）〜（ｅ）は本発明の第２の実施例
のＳＯＩ基板の製造方法と構造を示す製造工程順断面図
である。まず、図１（ａ）〜（ｂ）と同様の工程を適用
して得られた埋込絶縁膜３を有する第１のシリコン基板
（Ｎ- 型）１の一主面と、第２のシリコン基板（Ｎ+
型）４の一主面とを貼り合わせ、熱処理を行い、強固に
接合された一枚の複合基板を得る［図２（ａ）］。次
に、図２（ｂ）に示すように第１のシリコン基板（Ｎ-
型）１を研削・研磨してＮ- 層厚さを縦型パワー素子の
特性を得るのに必要な厚さとするとともにその表面を平
坦化し、ＳＯＩ層９を形成する。次に、図２（ｃ）に示
すように第１のシリコン基板（Ｎ- 型）１の表面に熱酸
化法等によりＳｉＯ2を形成し、フォトリソグラフィ法
によりパターニングを行った後、アルカリエッチングあ
るいはリアクティブイオンエッチ（ＲＩＥ）等により素
子分離用の分離溝１０を形成する。この時、ＳＯＩ層９
が比較的薄い（１０数μｍ以下程度）場合は分離に要す
る面積をできるだけ小さく抑えるため、ＲＩＥ法を選択
することが望ましい。次に、図２（ｄ）に示すように、
第１シリコン基板（Ｎ- 型）１の表面全面に、熱酸化法
等によりＳｉＯ2からなる絶縁膜を形成し、さらにＣＶ
Ｄ法あるいはエピタキシャル法等により多結晶シリコン
層を形成した後、研削・研磨により基板表面の絶縁膜お
よび多結晶シリコン層を除去する。そして、分離溝１０
の側壁に絶縁膜１１が形成され、さらにその内部に多結
晶シリコン１２が埋設された誘電体分離領域を得る。次
に、図２（ｅ）に示すように、第１のシリコン基板（Ｎ
- 型）１の表面全面に熱酸化法等によりＳｉＯ2からな
る絶縁膜を形成しフォトリソグラフィ法によりパターニ
ングを行った後、誘電体分離領域で囲まれたＳＯＩ層９
表面に、１０17ｃｍ-2〜１０ 18ｃｍ-2程度のドーズ量で
酸素をイオン注入し、さらに１３００℃で数時間の熱処
理を行うＳＩＭＯＸ法を適用することで、０．１μｍ程
度の厚さを持つ超薄膜ＳＯＩ層７を有し、かつ、図２
（ｅ）に示すように、縦型パワー素子形成領域とは互い
に誘電体分離された構造のＳＯＩ基板を得る。図３
（ａ）〜（ｅ）は本発明の第３の実施例のＳＯＩ基板の
製造方法と構造を示す製造工程順断面図である。まず、
図１（ａ）〜（ｂ）と同様の工程を適用して得られた埋
込絶縁膜３を有する第１のシリコン基板（Ｎ- 型）１の
一主面にＣＶＤ法等により多結晶シリコン層１４を形成
し、研磨により平坦化した面と、第２のシリコン基板
（Ｎ+ 型）４の一主面とを貼り合わせ、熱処理を行い、
強固に接合された一枚の複合基板を得る［図３
（ａ）］。この時、多結晶シリコン層１４は埋込絶縁膜
３を有する第１のシリコン基板（Ｎ- 型）１の表面をよ
り平坦にする目的で形成されており、埋込絶縁膜３を有
する第１のシリコン基板（Ｎ- 型）１の表面の平坦化研
磨を省略した場合でも貼り合わせ可能とするものであ
る。また多結晶シリコン層１４には必要に応じて不純物
を添加し低抵抗化をはかる。次に、図２（ｂ）〜（ｅ）
と同様の工程を適用をして、０．１μｍ程度の厚さを持
つ超薄膜ＳＯＩ層７を有し、かつ、図３（ｅ）に示す縦
型パワー素子形成領域とは互いに誘電体分離された構造
のＳＯＩ基板を得る。図４（ａ）〜（ｅ）は本発明の第
４の実施例のＳＯＩ基板の製造方法と構造を示す製造工
程順断面図である。まず、図４（ａ）に示されるように
第１のシリコン基板（Ｎ- 型）１の一主面に熱酸化によ
り絶縁膜１０３を形成後、その面と第２のシリコン基板
（任意の濃度・導電型）１０２の一主面とを貼り合わ
せ、熱処理を行い、強固に接合された一枚の複合基板を
得る。次に、図２（ｂ）〜（ｅ）と同様の工程を適用し
て、０．１μｍ程度の厚さを持つ超薄膜ＳＯＩ層を有
し、かつ、図４（ｅ）に示すように横型パワー素子形成
領域とは互いに誘電体分離された構造のＳＯＩ基板を得
る。
て説明する。図１（ａ）〜（ｅ）は本発明の第１の実施
例のＳＯＩ基板の製造方法と構造を示す製造工程順断面
図である。まず、あとで形成する素子の特性を所望のも
のとするために、例えばリンが１０14ｃｍ-3〜１０15ｃ
ｍ-3程度導入された第１のシリコン基板（Ｎ-型）１を
用意し、その一主面にフォトリソグラフィ法およびイオ
ンエッチ法を適用して、次に形成する第１の絶縁膜であ
る埋込絶縁膜３の厚さに合わせた深さの浅い段差２を形
成する［図１（ａ）］。次に図１（ｂ）に示すように、
熱酸化等により、素子分離に必要な数μｍの厚さのＳｉ
Ｏ2からなる絶縁膜を形成した後、凸になった絶縁膜を
研磨あるいはエッチングにより除去し、第１のシリコン
基板（Ｎ- 型）１の露出表面と形成された埋込絶縁膜３
の表面とが同一平面となるようにする。次に、例えばア
ンチモンが１０19ｃｍ-3程度導入された第２のシリコン
基板（Ｎ+ 型）４を用意し、その一主面に例えばリンが
１０ 14ｃｍ-3〜１０15ｃｍ-3程度導入されたエピタキシ
ャル層（Ｎ- 型）５を、後で形成する縦型パワー素子の
要求耐圧に必要な厚さで形成する。そして、図１（ｃ）
に示すように埋込絶縁膜３の形成された第１のシリコン
基板（Ｎ- 型）１の一主面と、そのエピタキシャル層
（Ｎ- 型）５面とを貼り合わせ、１１００〜１２００
℃、１〜２時間程度の熱処理を行い、強固に接合された
一枚の複合基板を得る。次に、図１（ｄ）に示すように
第１シリコン基板（Ｎ- 型）１を研削・研磨してその表
面を平坦化するとともに、厚さ０．１μｍ程度の超薄膜
ＳＯＩ層７を形成する。次に、図１（ｅ）が示すよう
に、その平坦化面にＬＯＣＯＳ法により埋込絶縁膜３に
達する厚さで素子分離用の絶縁膜８を形成する。以上の
ようにして素子形成領域間が誘電体分離されたＳＯＩ基
板を得る。図２（ａ）〜（ｅ）は本発明の第２の実施例
のＳＯＩ基板の製造方法と構造を示す製造工程順断面図
である。まず、図１（ａ）〜（ｂ）と同様の工程を適用
して得られた埋込絶縁膜３を有する第１のシリコン基板
（Ｎ- 型）１の一主面と、第２のシリコン基板（Ｎ+
型）４の一主面とを貼り合わせ、熱処理を行い、強固に
接合された一枚の複合基板を得る［図２（ａ）］。次
に、図２（ｂ）に示すように第１のシリコン基板（Ｎ-
型）１を研削・研磨してＮ- 層厚さを縦型パワー素子の
特性を得るのに必要な厚さとするとともにその表面を平
坦化し、ＳＯＩ層９を形成する。次に、図２（ｃ）に示
すように第１のシリコン基板（Ｎ- 型）１の表面に熱酸
化法等によりＳｉＯ2を形成し、フォトリソグラフィ法
によりパターニングを行った後、アルカリエッチングあ
るいはリアクティブイオンエッチ（ＲＩＥ）等により素
子分離用の分離溝１０を形成する。この時、ＳＯＩ層９
が比較的薄い（１０数μｍ以下程度）場合は分離に要す
る面積をできるだけ小さく抑えるため、ＲＩＥ法を選択
することが望ましい。次に、図２（ｄ）に示すように、
第１シリコン基板（Ｎ- 型）１の表面全面に、熱酸化法
等によりＳｉＯ2からなる絶縁膜を形成し、さらにＣＶ
Ｄ法あるいはエピタキシャル法等により多結晶シリコン
層を形成した後、研削・研磨により基板表面の絶縁膜お
よび多結晶シリコン層を除去する。そして、分離溝１０
の側壁に絶縁膜１１が形成され、さらにその内部に多結
晶シリコン１２が埋設された誘電体分離領域を得る。次
に、図２（ｅ）に示すように、第１のシリコン基板（Ｎ
- 型）１の表面全面に熱酸化法等によりＳｉＯ2からな
る絶縁膜を形成しフォトリソグラフィ法によりパターニ
ングを行った後、誘電体分離領域で囲まれたＳＯＩ層９
表面に、１０17ｃｍ-2〜１０ 18ｃｍ-2程度のドーズ量で
酸素をイオン注入し、さらに１３００℃で数時間の熱処
理を行うＳＩＭＯＸ法を適用することで、０．１μｍ程
度の厚さを持つ超薄膜ＳＯＩ層７を有し、かつ、図２
（ｅ）に示すように、縦型パワー素子形成領域とは互い
に誘電体分離された構造のＳＯＩ基板を得る。図３
（ａ）〜（ｅ）は本発明の第３の実施例のＳＯＩ基板の
製造方法と構造を示す製造工程順断面図である。まず、
図１（ａ）〜（ｂ）と同様の工程を適用して得られた埋
込絶縁膜３を有する第１のシリコン基板（Ｎ- 型）１の
一主面にＣＶＤ法等により多結晶シリコン層１４を形成
し、研磨により平坦化した面と、第２のシリコン基板
（Ｎ+ 型）４の一主面とを貼り合わせ、熱処理を行い、
強固に接合された一枚の複合基板を得る［図３
（ａ）］。この時、多結晶シリコン層１４は埋込絶縁膜
３を有する第１のシリコン基板（Ｎ- 型）１の表面をよ
り平坦にする目的で形成されており、埋込絶縁膜３を有
する第１のシリコン基板（Ｎ- 型）１の表面の平坦化研
磨を省略した場合でも貼り合わせ可能とするものであ
る。また多結晶シリコン層１４には必要に応じて不純物
を添加し低抵抗化をはかる。次に、図２（ｂ）〜（ｅ）
と同様の工程を適用をして、０．１μｍ程度の厚さを持
つ超薄膜ＳＯＩ層７を有し、かつ、図３（ｅ）に示す縦
型パワー素子形成領域とは互いに誘電体分離された構造
のＳＯＩ基板を得る。図４（ａ）〜（ｅ）は本発明の第
４の実施例のＳＯＩ基板の製造方法と構造を示す製造工
程順断面図である。まず、図４（ａ）に示されるように
第１のシリコン基板（Ｎ- 型）１の一主面に熱酸化によ
り絶縁膜１０３を形成後、その面と第２のシリコン基板
（任意の濃度・導電型）１０２の一主面とを貼り合わ
せ、熱処理を行い、強固に接合された一枚の複合基板を
得る。次に、図２（ｂ）〜（ｅ）と同様の工程を適用し
て、０．１μｍ程度の厚さを持つ超薄膜ＳＯＩ層を有
し、かつ、図４（ｅ）に示すように横型パワー素子形成
領域とは互いに誘電体分離された構造のＳＯＩ基板を得
る。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
図１〜４に示すように、パワー素子形成領域と制御回路
形成領域とが厚い絶縁膜によって互いに誘電体分離さ
れ、かつ、それぞれの形成領域に適した低濃度層の厚さ
が選択可能となるため、十分な耐圧のパワー素子と高速
動作の超薄膜ＳＯＩ素子とを、動作時に互いの影響を受
けないようにして一つのチップに集積することができ
る。特に、低濃度のエピタキシャル層をもつシリコン基
板を貼り合わせることにより、縦型パワー素子を集積す
るということを可能とするとともに、エピタキシャル層
厚さを変えることで幅広いパワー素子耐圧に対応するこ
とを可能とする。また、数μｍの厚い絶縁膜上に形成さ
れた比較的厚いＳＯＩ層を有するＳＯＩ基板にＳＩＭＯ
Ｘ法を用い超薄膜ＳＯＩ層を形成することにより、超薄
膜ＳＯＩ層の膜厚制御性がより向上するとともに、ＳＩ
ＭＯＸ法で形成可能な約０．３μｍ以下の厚さのシリコ
ン酸化膜では耐圧の点で分離不可能だった高耐圧のパワ
ー素子を集積することが可能となる。更に、貼り合わせ
面を多結晶シリコンの平坦面とすることにより、単結晶
シリコンと絶縁膜の混在する面を平坦にする工程を省略
した場合でも十分貼り合わせ可能とする。
図１〜４に示すように、パワー素子形成領域と制御回路
形成領域とが厚い絶縁膜によって互いに誘電体分離さ
れ、かつ、それぞれの形成領域に適した低濃度層の厚さ
が選択可能となるため、十分な耐圧のパワー素子と高速
動作の超薄膜ＳＯＩ素子とを、動作時に互いの影響を受
けないようにして一つのチップに集積することができ
る。特に、低濃度のエピタキシャル層をもつシリコン基
板を貼り合わせることにより、縦型パワー素子を集積す
るということを可能とするとともに、エピタキシャル層
厚さを変えることで幅広いパワー素子耐圧に対応するこ
とを可能とする。また、数μｍの厚い絶縁膜上に形成さ
れた比較的厚いＳＯＩ層を有するＳＯＩ基板にＳＩＭＯ
Ｘ法を用い超薄膜ＳＯＩ層を形成することにより、超薄
膜ＳＯＩ層の膜厚制御性がより向上するとともに、ＳＩ
ＭＯＸ法で形成可能な約０．３μｍ以下の厚さのシリコ
ン酸化膜では耐圧の点で分離不可能だった高耐圧のパワ
ー素子を集積することが可能となる。更に、貼り合わせ
面を多結晶シリコンの平坦面とすることにより、単結晶
シリコンと絶縁膜の混在する面を平坦にする工程を省略
した場合でも十分貼り合わせ可能とする。
【図１】本発明の第１の実施例のＳＯＩ基板の製造方法
を示す工程断面図。
を示す工程断面図。
【図２】本発明の第２の実施例のＳＯＩ基板の製造方法
を示す工程断面図。
を示す工程断面図。
【図３】本発明の第３の実施例のＳＯＩ基板の製造方法
を示す工程断面図。
を示す工程断面図。
【図４】本発明の第４の実施例のＳＯＩ基板の製造方法
を示す工程断面図。
を示す工程断面図。
【図５】第１の従来例のＳＯＩ基板の製造方法を示す工
程断面図。
程断面図。
【図６】第２の従来例のＳＯＩ基板の製造方法を示す工
程断面図。
程断面図。
１ 第１のシリコン基板（Ｎ- 型） ２ 浅い段差 ３ 埋込絶縁膜（第１の絶縁膜） ４ 第２のシリコン基板（Ｎ+ 型） ５ エピタキシャル層（Ｎ- 型） ６ 貼り合わせ面 ７ 超薄膜ＳＯＩ層 ８ 絶縁膜（第２の絶縁膜） ９ ＳＯＩ層 １０ 分離溝 １１ 絶縁膜（第２の絶縁膜） １２ 多結晶シリコン １３ 埋込絶縁膜（第３の絶縁膜） １４ 多結晶シリコン １０１ 第１のシリコン基板（Ｐ- 型） １０２ 第２のシリコン基板（任意の濃度・導電型） １０３ 絶縁膜
Claims (9)
- 【請求項１】 第１の単結晶シリコン基板と第２の単結
晶シリコン基板とが貼り合わされたＳＯＩ基板におい
て、前記第１の単結晶シリコン基板が、その貼り合わせ
面側の表面に部分的に埋め込まれた第１の絶縁膜と、前
記絶縁膜と前記貼り合わせ面の反対側の、第１の単結晶
シリコン基板の表面との間に形成された超薄膜ＳＯＩ層
とを有し、第２の単結晶シリコン基板の貼り合わせ面表
面には低濃度の単結晶シリコンエピタキシャル層を有
し、かつ、前記超薄膜ＳＯＩ層側表面から第１の絶縁膜
まで達する第２の絶縁膜が複数形成されていることを特
徴とするＳＯＩ基板。 - 【請求項２】 （１）第１の単結晶シリコン基板の一主
面に部分的に埋め込まれた第１の絶縁膜を形成する工程
と、 （２）前記第１の絶縁膜の埋め込まれた第１の単結晶シ
リコン基板の一主面において、単結晶シリコン基板面と
第１の絶縁膜面を同一平面上の平坦面とする工程と、 （３）前記第２の単結晶シリコン基板の一主面に該単結
晶シリコン基板より低濃度の単結晶シリコンをエピタキ
シャル成長する工程と、 （４）前記単結晶シリコン基板面と部分的に埋め込まれ
た第１の絶縁膜面を平坦な同一平面とした第１のシリコ
ン基板の一主面と前記エピタキシャル成長した第２の単
結晶シリコン表面とを貼り合わせ、加熱処理を行って両
基板を一体化する工程と、 （５）前記一体化して貼り合わせられた前記第１の絶縁
膜の埋め込まれた第１のシリコン基板の他主面を研磨し
超薄膜ＳＯＩ層を形成する工程と、 （６）前記超薄膜ＳＯＩ層において、第１の絶縁膜に達
する第２の絶縁膜を形成する工程とを有することを特徴
とするＳＯＩ基板の製造方法。 - 【請求項３】 第１の単結晶のシリコン基板と第２の単
結晶のシリコン基板とが貼り合わされ、第１のシリコン
基板がＳＯＩ層として形成されているＳＯＩ基板におい
て、いずれか一方の単結晶シリコン基板の貼り合わせ面
側表面には部分的に埋め込まれた第１の絶縁膜を有し、
前記ＳＯＩ層表面から第１の絶縁膜まで達する複数の誘
電体分離領域を有し、少なくとも一つの前記誘電体分離
領域に囲まれたＳＯＩ層内に第３の絶縁膜と、この絶縁
膜と前記ＳＯＩ層の表面との間に形成された超薄膜ＳＯ
Ｉ層とを有することを特徴とするＳＯＩ基板。 - 【請求項４】 第１の絶縁膜が埋め込まれている単結晶
のシリコン基板の貼り合わせ面側の表面の全面を覆う多
結晶シリコン層が設けられている請求項３記載のＳＯＩ
基板。 - 【請求項５】 いずれか一方または両方の単結晶のシリ
コン基板の貼り合わせ面側の表面の全面に第１の絶縁膜
が設けられている請求項３記載のＳＯＩ基板。 - 【請求項６】 第１および第２の単結晶のシリコン基板
は同一導電型であり、第１の単結晶シリコン基板は不純
物濃度が低く、第２の単結晶シリコン基板は不純物濃度
が高いことを特徴とする請求項１、３又は４記載のＳＯ
Ｉ基板。 - 【請求項７】 （１）第１または第２の単結晶のシリコ
ン基板の一主面に部分的に埋め込まれた第１の絶縁膜を
形成する工程と、 （２）前記第１の絶縁膜の埋め込まれた単結晶シリコン
基板の一主面において、単結晶シリコン基板面と第１の
絶縁膜面を同一平面上の平坦面とする工程と、 （３）該平坦面と、第１、第２の単結晶シリコン基板の
内第１の絶縁膜が埋め込まれなかった方の単結晶シリコ
ン基板の一主面とを貼り合わせ、加熱処理を行って両基
板一体化する工程と、 （４）前記一体化した貼り合わせシリコン基板の一主面
を研磨しＳＯＩ層を形成する工程と、 （５）前記ＳＯＩ層において、第１の絶縁膜に達する深
さの分離溝を形成する工程と、 （６）前記分離溝内壁に第２絶縁膜を形成する工程と （７）前記第２の絶縁膜の形成された分離溝内を誘電体
で埋設し誘電体分離領域を形成する工程と、 （８）前記誘電体分離領域で囲まれたＳＯＩ層表面に、
酸素イオン注入および熱処理を行って第３の絶縁膜を埋
め込み、超薄膜ＳＯＩ層を形成する工程と、を有するこ
とを特徴とするＳＯＩ基板の製造方法。 - 【請求項８】第（２）の工程と第（３）の工程との間
に、第１の絶縁膜の埋め込まれた単結晶のシリコン基板
面と第１の絶縁膜面の平坦面上に多結晶シリコン層を形
成し、前記多結晶シリコン層の表面を研磨して平坦面と
する工程を有する請求項７記載のＳＯＩ基板の製造方
法。 - 【請求項９】 第１、第２の単結晶シリコン基板の少な
くとも一方の一主面に第１の絶縁膜を形成する工程に続
いて、第１、第２の単結晶シリコン基板の一主面どうし
を貼り合わせ、加熱処理を行って両基板を一体化する、
請求項７記載のＳＯＩ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7150464A JP2755215B2 (ja) | 1995-06-16 | 1995-06-16 | Ｓｏｉ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7150464A JP2755215B2 (ja) | 1995-06-16 | 1995-06-16 | Ｓｏｉ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098128A true JPH098128A (ja) | 1997-01-10 |
| JP2755215B2 JP2755215B2 (ja) | 1998-05-20 |
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ID=15497496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7150464A Expired - Lifetime JP2755215B2 (ja) | 1995-06-16 | 1995-06-16 | Ｓｏｉ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2755215B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01112746A (ja) * | 1987-10-27 | 1989-05-01 | Nippon Denso Co Ltd | 半導体装置 |
| JPH03126255A (ja) * | 1989-10-11 | 1991-05-29 | Nippondenso Co Ltd | 半導体装置の製造方法 |
| JPH0429353A (ja) * | 1990-05-24 | 1992-01-31 | Sharp Corp | 半導体装置 |
| JPH0555494A (ja) * | 1991-08-22 | 1993-03-05 | Yokogawa Electric Corp | 高耐圧ｍｏｓｉｃ |
| JPH05129536A (ja) * | 1991-11-01 | 1993-05-25 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
1995
- 1995-06-16 JP JP7150464A patent/JP2755215B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01112746A (ja) * | 1987-10-27 | 1989-05-01 | Nippon Denso Co Ltd | 半導体装置 |
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| JPH05129536A (ja) * | 1991-11-01 | 1993-05-25 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP2755215B2 (ja) | 1998-05-20 |
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