JPH098150A - 自己整合型二重ウェルプロセス - Google Patents

自己整合型二重ウェルプロセス

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JPH098150A
JPH098150A JP8145795A JP14579596A JPH098150A JP H098150 A JPH098150 A JP H098150A JP 8145795 A JP8145795 A JP 8145795A JP 14579596 A JP14579596 A JP 14579596A JP H098150 A JPH098150 A JP H098150A
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silicon
substrate
silicon dioxide
etching
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JP8145795A
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Ashok K Kapoor
アショク・ケー・カプア
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LSI Logic Corp
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    • H—ELECTRICITY
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    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】本発明の目的は、半導体材料の平坦性を崩壊す
ることなく、半導体材料において、自己整合ウェルを生
成するための低温度の方法を提供することである。 【解決手段】外部の二酸化シリコン表面を備えた修正基
板を生成するために、基板の表面上に、二酸化シリコン
／多結晶シリコン／二酸化シリコンの障壁層を形成する
ステップと、選択位置において、障壁層の多結晶シリコ
ンを露出させるために、外部の二酸化シリコン表面をエ
ッチングするステップと、選択位置に、第１の導電型ウ
ェルを形成するステップと、露出した多結晶シリコン上
に、選択的にゲルマニウム・シリコン合金層を堆積する
ように選択された条件下で、ゲルマニウム・シリコン混
合物に、修正基板を露出させるステップと、堆積したゲ
ルマニウム・シリコン合金層に隣接した位置において、
修正基板をエッチングするステップと、エッチングされ
た位置に、第２の導電型ウェルを形成するステップとを
含む方法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体材料を処理
するための方法に関し、特に、単一ホトレジストのマス
キングステップを用いて、Ｐ型、及びＮ型半導体材料の
自己整合ウェルを形成するための方法に関する。
【０００２】
【従来の技術】多数の半導体製造プロセスは、相補的な
伝導特性を有するドーパント・ウェルが、互いに隣接し
て配置される、自己整合ウェルを生成するステップを使
用する。例えば、自己整合ウェルを生成するプロセスを
用いて、ＣＭＯＳ素子のＮ及びＰタブが製造されること
がよくある。これらのプロセスにより生成される、隣接
したウェルは、対応する素子により占有される、半導体
「有効面積」の大きさを低減する。更に、自己整合ウェ
ル工程の利用により、各イオン注入ステップに対して、
ホトレジストで半導体ウェーハをマスキングする必要性
を廃除する。
【０００３】第２のホトレジストマスクの代わりに、慣
用的な自己整合プロセスは、厚い酸化膜層を使用して、
第２のウェルのイオン注入に対して、半導体ウェーハを
マスキングする。厚い酸化膜層の成長には、半導体ウェ
ーハにおいて、注入種の不要な拡散を引き起こす、高い
温度が必要になる。更に、厚い酸化膜層は、半導体ウェ
ーハの平坦性を崩壊させる。
【０００４】
【発明が解決しようとする課題】ゆえに、半導体材料の
平坦性を崩壊することなく、半導体材料において、自己
整合ウェルを生成するために、低温度の方法に対する必
要性が存在する。
【０００５】
【課題を解決するための手段】本発明は、追加の高温度
での酸化膜生成ステップの必要なく、自己整合でドーピ
ングされたウェルを形成するための方法である。本発明
は、半導体基板にわたって形成された、二酸化シリコン
／多結晶シリコン／二酸化シリコンの多層構造を備え
た、障壁層を使用する。第１の組のウェルの配置が、ホ
トレジスト層で規定され、多層障壁の外部二酸化シリコ
ン層が、選択された位置において除去されて、多結晶シ
リコン層を露出させる。次に、半導体ウェーハが、ドー
パントイオンにより注入されて、第１の導電型を有する
１組のウェルが、選択された位置に形成される。好適な
実施例において、ホウ素イオンが用いられて、第１の組
のウェルに注入される。というのは、ホウ素イオンは、
多層障壁の残りの多結晶シリコン／二酸化シリコン層に
容易に浸透するためである。
【０００６】イオン注入に続いて、ホトレジストが除去
されて、半導体ウェーハが、ゲルマニウムとシリコン配
合剤の混合物による、化学気相成長（ＣＶＤ）にさらさ
れる。ＣＶＤ条件は、第１の組のウェルにわたって、露
出した多結晶シリコン層上に優先的に、ゲルマニウム・
シリコン合金を成長させるように選択される。露出した
二酸化シリコン表面には、実質的に何のゲルマニウム・
シリコン合金も成長しないが、多結晶シリコン層上に堆
積されたゲルマニウム・シリコン合金は、後続のイオン
注入ステップに対して、マスクとして機能する。
【０００７】次に、多層障壁は、選択的にエッチングさ
れて、マスキングされない障壁のうちの２つ以上の層が
除去される。第２のタイプのイオンによるイオン注入
が、次いで、ゲルマニウム・シリコン合金によりマスキ
ングされた区域に隣接して、第２の組のドーピング・ウ
ェルを形成する。第１、及び第２のウェルは、ホトレジ
ストマスクの境界により規定されるので、それらウェル
は、自己整合するようにして形成される。更に、酸化膜
層は、イオン注入に対抗して、基板をマスキングするた
めには使用されないので、追加の高温度での酸化膜成長
ステップが、工程から廃除される。
【０００８】
【発明の実施の形態】図１を参照すると、基板１０２、
及び本発明に従った障壁層１１０からなる、半導体ウェ
ーハ１００が示されている。障壁層１１０は、第１の二
酸化シリコン層１１２と、多結晶シリコン層１１４と、
第２の二酸化シリコン層１１６とからなる、多層化構造
である。初期に、二酸化シリコン層１１６は、半導体ウ
ェーハ１００に対する上部表面１１８を形成する。障壁
層１１０は、基板１０２を保護して、以下で更に詳細に
説明するように、障壁層１１０の多層化構造により、各
種の材料が、選択的エッチングにより露出可能になる。
【０００９】二酸化シリコン層１１２、１１６、及び多
結晶シリコン層１１４の厚さは、基板のドーピングが、
障壁層１１０の様々な修正を介して進行するのを可能に
するように選択される。通常、第１の二酸化シリコン層
１１２の厚さは、１００Åと１０００Åの間であり、第
２の二酸化シリコン層１１６の厚さは、１００Åと１０
００Åの間であり、多結晶シリコン層１１４の厚さは、
５０Åと５００Åの間である。本発明の好適な実施例に
おいて、障壁層１１０の全体の厚さは、２５０Åと２５
００Åの間である。
【００１０】二酸化シリコン層１１２、１１６は、二酸
化シリコンの低圧化学気相成長（ＬＰＣＶＤ）、及び基
板１０２と多結晶シリコン層１１４の酸化を含む、様々
なプロセスにより形成することができる。二酸化シリコ
ン層１１２、１１６の生成に適したＬＰＣＶＤプロセス
は、例えば、２００℃から４５０℃での、酸素とのシラ
ンの反応、及び約９００℃での、亜酸化窒素とのジクロ
ロシランの反応である。好適な実施例において、二酸化
シリコン層１１２は、９００℃から１０００℃におい
て、基板１０２の熱酸化（ウェット）により成長され
て、二酸化シリコン層１１６は、ＣＶＤにより堆積され
る。
【００１１】多結晶シリコン層１１４も又、ＬＰＣＶＤ
により形成することができる。例えば、約６００℃から
６５０℃での水素とシランの反応、及び２５Ｐａと１５
０Ｐａの間の圧力が、多層障壁１１０に対して、適切な
多結晶シリコン膜を生成する。
【００１２】障壁１１０が、基板１０２に形成されてし
まうと、半導体ウェーハ１００は、１つの導電型の１組
のウェルの堆積に対して、マスキングされる。図２を参
照すると、ホトレジストマスク１２０の堆積の後の、半
導体ウェーハ１００が示されている。明瞭化のために、
半導体ウェーハ１００の表面１１８は、露出した表面１
１８ａ、及びマスキングされた表面１１８ｂとして、指
定されている。ホトレジスト１２０は、様々な周知の方
法のいずれかにより、成長、及びエッチングされた、薄
膜として堆積される。ホトレジスト１２０の厚さは、イ
オン注入に対抗して、半導体ウェーハ１００の下部区域
をマスキングするように選択される。ホトレジストマス
ク１２０に対する典型的な厚さは、１μｍと２μｍの間
である。
【００１３】イオン注入による第１の組のウェルの形成
に先立って、露出した表面１１８ａの酸化膜層１１６が
エッチングされる。図３を参照すると、第２の二酸化シ
リコン層１１６の露出した部分を除去する、エッチング
ステップの後の、半導体ウェーハ１００、及びホトレジ
スト１２０の断面図が示されている。第２の二酸化シリ
コン層１１６は、例えば、エッチング剤を含有するフッ
化水素酸により、化学的にエッチングされるか、プラズ
マ、スパッタ、又は反応性イオンエッチング技法によ
り、ドライエッチングされる。このエッチングステップ
の後に、多結晶シリコン１１４が、半導体ウェーハ１０
０の露出した表面１１８ａを形成する。ホトレジストマ
スク１２０は、多結晶シリコン層１１４の露出した表面
１１８ａが、ドーピング・ウェル１２２と整合されるの
を保証する。
【００１４】図４を参照すると、ドーピング・ウェル１
２２を形成するイオン注入の後の、半導体ウェーハ１０
０の断面図が示されている。本発明の好適な実施例にお
いて、ドーピング・ウェル１２２は、ホウ素のイオン注
入により形成される、ｐウェルである。選択された注入
条件の下で、低濃度のホウ素イオンが、多結晶シリコン
層１１４、及び二酸化シリコン層１１６を容易に通過す
る。開示の実施例において、このイオンは、約１００ｋ
ｅＶと約１０００ｋｅＶの間のエネルギー、約１×１０
11ｃｍ-2と約１×１０13ｃｍ-2の束で堆積される。図１
−９の断面は、半導体ウェーハ１００の１つの領域のみ
を表しており、多数のウェル１２２が、半導体ウェーハ
１００上に、同時に形成可能であることを理解された
い。
【００１５】第２の組のドーピング・ウェルを形成する
ための準備として、ホトレジストマスク１２０が、半導
体ウェーハ１００からエッチングされる。図５を参照す
ると、ホトレジストマスク１２０の除去後の、半導体ウ
ェーハ１００の断面図が示されている。ホトレジストマ
スク１２０は、ホトレジスト材料に対して、適切な化学
溶剤の手段により、又は酸素プラズマ中でのホトレジス
ト材料のエッチングにより、除去することができる。図
５は、ドーピング・ウェル１２２にわたって、多結晶シ
リコン層１１４により形成された、露出した表面１１８
ａ、及び基板１０２の未ドーピングの領域にわたって、
二酸化シリコン層１１６により形成された、以前にマス
キングされた表面１１８ｂを備えた、半導体ウェーハ１
００を明示している。
【００１６】慣用的な自己整合ウェル工程において、ホ
トレジストマスク１２０の除去に続いて、厚い酸化膜層
が、第１の注入済みウェルにわたって堆積される。上記
のように、これには、高温酸化ステップが必要であり、
結果としての酸化膜層の厚さが、半導体ウェーハの平坦
性を崩壊させる。本発明は、障壁層１１０の多層構造を
用いて、図２、３、４の露出した表面１１８ａを変化さ
せ、好適には、ドーピング・ウェル１２２にわたって、
非酸素イオン障壁を堆積させる。この方法は、選択され
た堆積条件と組み合わせて、多結晶シリコン層１１４、
及び第２の二酸化シリコン層１１６の異なる化学的、及
び物理的性質を利用して、多結晶シリコン層１１４にわ
たって、ゲルマニウム・シリコンのイオン注入障壁を優
先的に成長させる。
【００１７】Ｇｅ含有合金は、様々な方法により、半導
体ウェーハ１００上に形成することができる。好適な実
施例において、ゲルマニウム・シリコン合金は、ＣＶＤ
プロセスを用いて、多結晶シリコン層１１４にわたっ
て、優先的に成長させられ、このプロセスにおいて、Ｇ
ｅＨ4 とＳｉＨ4 の混合物が、約５００℃と約１０００
℃の間の基板温度で、ＨＣｌの存在において反応する。
堆積されるゲルマニウム・シリコン合金のＧｅ：Ｓｉ比
は、一般に、２０：８０と５０：５０の間であるが、１
００％ゲルマニウムとすることもできる。好適な実施例
において、Ｇｅ含有層は、３０：７０のＧｅ：Ｓｉであ
り、約０．４μｍと約１μｍの間の厚さに堆積される。
【００１８】図６を参照すると、ゲルマニウム・シリコ
ン混合物に対する露出後に、Ｇｅ−Ｓｉ合金層１３０が
生成された、半導体ウェーハ１００が示されている。開
示の条件の下で、Ｇｅ−Ｓｉ合金層１３０は、第２の二
酸化シリコン層１１６上にはあまり堆積しないので、ド
ーピング・ウェル１２２にわたって、露出した多結晶シ
リコン層１１４ａ上に、優先的に形成される。Ｇｅ−Ｓ
ｉ合金層１３０は、後続のイオン注入ステップ時に、マ
スクとして機能し、ドーピングイオンが、ドーピング・
ウェル１２２の区域において、基板１０２に入るのを防
止する。従って、Ｇｅ−Ｓｉ合金層１３０の使用によ
り、酸化膜層の必要性、及び酸化膜の生成に必要とされ
る、付随の高温酸化膜成長ステップの必要性が廃除され
る。
【００１９】Ｇｅ−Ｓｉ合金層１３０の堆積に続いて、
酸化膜層１１６、及び通常は、多結晶シリコン層１１４
が、相補的な導電型のドーピング・ウェルに注入するた
めの準備として、半導体ウェーハ１００からエッチング
される。ホウ素のような、より低濃度で、より高速のイ
オンの場合、多結晶シリコン層１１４は、除去される必
要はない。しかし、ホウ素イオンは、通常、第１のイオ
ン注入ステップにおいて堆積されて、第２のステップに
おいて堆積される、より高濃度の燐、又はヒ素は、多結
晶シリコン層１１４、及び二酸化シリコン層１１２に
は、効果的に浸透しないことになる。従って、本発明の
好適な実施例は、酸化膜層１１６、及び多結晶シリコン
層１１４を除去し、これは通常、プラズマエッチングに
より行われる。
【００２０】図７を参照すると、プラズマエッチングス
テップの後の、半導体ウェーハ１００の断面図が示され
ており、露出した表面１１８ｂが、第１のＳｉＯ2 層１
１２により形成される。後続のイオン注入ステップは、
露出したＳｉＯ2 層１１２の直下に、第２の組の相補的
なウェルを形成する。
【００２１】図８を参照すると、第２のイオン注入ステ
ップ後に、ドーピング・ウェル１２４が形成された、半
導体ウェーハ１００の断面図が示されている。第１のイ
オン注入ステップと同様に、イオンは、約１００ｅＶと
１０００ｋｅＶの間のエネルギー、約１×１０11ｃｍ-2
と約１×１０13ｃｍ-2の間の束で堆積される。ドーピン
グ・ウェル１２２、１２４のエッジは、元のホトレジス
ト１２０の配置により決定されるので、ドーピング・ウ
ェル１２２、１２４は、自己整合される。図９に示すよ
うに、半導体ウェーハ１００は、Ｇｅ−Ｓｉ合金層１３
０、残りの多結晶シリコン層１１４、及び所望であれ
ば、第１のＳｉＯ2 層１１２のエッチングにより、更な
る処理に対して準備可能となる。しかし、第１の二酸化
シリコン層１１２は、ウェーハ１００に対して保護層を
与えて、それを除去するのが必要になるまで、通常適所
に残される。
【００２２】図１０を参照すると、自己整合ウェルを製
造するための、本発明の方法を要約するフローチャート
が示されている。多層の二酸化シリコン／多結晶シリコ
ン／二酸化シリコン障壁１１０が、基板上１０２に形成
され（ステップ３１０）、第１の組のウェル１２２の配
置を規定するために、ホトレジスト層１２０でマスキン
グされる（ステップ３２０）。露出した二酸化シリコン
層１１６が、エッチングされ（ステップ３２４）、第２
のＳｉＯ2 層１１６が除去されて、多結晶シリコン層１
１４が、選択された位置において露出される。ウェル１
２２に対するドーパントイオンが、次に、標準的なイオ
ン注入技法を用いて注入され（ステップ３３０）、ホト
レジストマスク１２０が除去される（ステップ３５
０）。次に、半導体ウェーハ１００は、露出した多結晶
シリコン層１１４にわたって、優先的にＧｅ−Ｓｉ合金
層１３０を形成するように選択された条件の下で、Ｇｅ
−Ｓｉ混合物に対して露出される（ステップ３６０）。
次に、ホトレジストマスク層１２０の除去により露出さ
れた、第２のＳｉＯ2 層１１６、及び多結晶シリコン層
１１４が、エッチングされて（ステップ３６２）、第２
のウェルに対するドーパントイオンが、第１のＳｉＯ2
層１１２の露出した部分を介して注入される（ステップ
３７０）。Ｇｅ−Ｓｉ合金層１３０は、第２のドーパン
トによるイオン注入から、第１のウェル１２２をマスキ
ングする。
【００２３】従って、単一のホトレジストマスキングス
テップを用いて、自己整合型二重ウェル構造を製造する
ための方法を呈示した。この方法は、第１の組のウェル
を規定したのと同一のホトレジスト層を用いて、多結晶
シリコン層、又は二酸化シリコン層を露出させるため
に、選択的にエッチング可能である、二酸化シリコン／
多結晶シリコン／二酸化シリコン障壁層を利用する。こ
れらの材料間の化学的な差により、Ｇｅ含有材料の選択
的堆積が、以前に注入された第１の組のウェルにわたっ
て、第２のマスキング材料を形成して、第２のイオン注
入プロセスによるイオン注入から、これらのウェルを遮
蔽するのが可能になる。
【００２４】
【発明の効果】本発明は上述のように、二酸化シリコン
／多結晶シリコン／二酸化シリコンの多層障壁が、選択
的にエッチングされて、マスキングされない障壁のうち
の２つ以上の層が除去される。第２のタイプのイオンに
よるイオン注入が、次いで、ゲルマニウム・シリコン合
金によりマスキングされた区域に隣接して、第２の組の
ドーピング・ウェルを形成する。第１、及び第２のウェ
ルは、ホトレジストマスクの境界により規定されるの
で、それらウェルは、自己整合するようにして形成可能
となる。更に、酸化膜層は、イオン注入に対抗して、基
板をマスキングするためには使用されないので、追加の
高温度での酸化膜成長ステップが、工程から廃除される
という効果がある。
【図面の簡単な説明】
【図１】本発明に従った、ある処理段階での半導体基板
の断面図である。
【図２】本発明に従った、ある処理段階での半導体基板
の断面図である。
【図３】本発明に従った、ある処理段階での半導体基板
の断面図である。
【図４】本発明に従った、ある処理段階での半導体基板
の断面図である。
【図５】本発明に従った、ある処理段階での半導体基板
の断面図である。
【図６】本発明に従った、ある処理段階での半導体基板
の断面図である。
【図７】本発明に従った、ある処理段階での半導体基板
の断面図である。
【図８】本発明に従った、ある処理段階での半導体基板
の断面図である。
【図９】本発明に従った、ある処理段階での半導体基板
の断面図である。
【図１０】図１−７に示す処理段階を表すフローチャー
トである。
【符号の説明】
１００ 半導体ウェーハ １０２ 基板 １１０ 障壁層 １１２ 第１の二酸化シリコン層 １１４ 多結晶シリコン層 １１６ 第２の二酸化シリコン層 １２２ ドーピング・ウェル １３０ ゲルマニウム・シリコン合金層

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に自己整合のドーピング・ウ
    ェルを形成するための方法において、 外部の二酸化シリコン表面を備えた、修正された基板を
    生成するために、基板の表面上に、二酸化シリコン／多
    結晶シリコン／二酸化シリコンの障壁層を形成するステ
    ップと、 選択された位置において、障壁層の多結晶シリコンを露
    出させるために、修正された基板の外部の二酸化シリコ
    ン表面をエッチングするステップと、 選択された位置に、第１の導電型を有するウェルを形成
    するステップと、 露出した多結晶シリコン上に、選択的にゲルマニウム・
    シリコン合金層を堆積するように選択された条件下で、
    ゲルマニウム・シリコン混合物に、修正された基板を露
    出させるステップと、 堆積したゲルマニウム・シリコン合金層に隣接した位置
    において、修正された基板をエッチングするステップ
    と、 エッチングされた位置に、第２の導電型を有するウェル
    を形成するステップと、を含む方法。
  2. 【請求項２】 外部の二酸化シリコン表面をエッチング
    するステップは、 選択された位置の組を規定するために、修正された基板
    をマスキングするステップと、 前記選択された位置の組において、外部の二酸化シリコ
    ン層をエッチングするステップと、を含む、請求項１に
    記載の方法。
  3. 【請求項３】 ゲルマニウム・シリコン混合物に、修正
    された基板を露出させるステップは、 任意のマスキング材料を除去するために、基板をエッチ
    ングするステップと、 約５００℃と１０００℃の間に、基板を加熱するステッ
    プと、 ＨＣｌの存在の下で、ゲルマニウム・シリコン混合物
    に、エッチングされた基板を露出させるステップと、を
    含む、請求項２に記載の方法。
  4. 【請求項４】 修正された基板をエッチングするステッ
    プは、障壁層の外部の二酸化シリコン層、及び多結晶シ
    リコン層をエッチングするステップを含む、請求項３に
    記載の方法。
  5. 【請求項５】 第２の導電型のウェルを形成するステッ
    プは、第２のドーパントのイオンを、基板に注入するス
    テップを含む、請求項４に記載の方法。
  6. 【請求項６】 イオン注入ステップは、燐イオンを使用
    する、請求項５に記載の方法。
  7. 【請求項７】 第１の導電型を有するウェルを形成する
    ステップは、第１のドーパントのイオンを、基板に注入
    するステップを含む、請求項１に記載の方法。
  8. 【請求項８】 第１のドーパントのイオンを注入するス
    テップは、ホウ素イオンを注入するステップを含む、請
    求項７に記載の方法。
  9. 【請求項９】 障壁表面の二酸化シリコン層の厚さは、
    約１００Åと約１０００Åの間であり、多結晶シリコン
    層の厚さは、約５０Åと約５００Åの間である、請求項
    １に記載の方法。
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