JPH05283404A - 半導体装置の素子分離領域製造方法 - Google Patents
半導体装置の素子分離領域製造方法Info
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- JPH05283404A JPH05283404A JP7706292A JP7706292A JPH05283404A JP H05283404 A JPH05283404 A JP H05283404A JP 7706292 A JP7706292 A JP 7706292A JP 7706292 A JP7706292 A JP 7706292A JP H05283404 A JPH05283404 A JP H05283404A
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Abstract
(57)【要約】
【目的】 半導体装置の素子分離膜下のチャネルストッ
プ層が素子形成領域に拡散しないようにするとともに、
チャネルストップ層形成用イオン注入のマスクを自己整
合的に形成する。 【構成】 この発明は、半導体装置の素子分離領域形成
にあたって、ＬＰＣＶＤ法によって堆積したシリコン窒
化膜３上に、プラズマＣＶＤ法により低ストレス・シリ
コン窒化膜４を厚く堆積し、その後シリコン窒化膜をパ
ターニングして熱酸化し素子分離膜５を形成し、その後
厚いシリコン窒化膜をマスクとしてチャネル・ストップ
・イオンを素子分離膜５を通して注入する。
プ層が素子形成領域に拡散しないようにするとともに、
チャネルストップ層形成用イオン注入のマスクを自己整
合的に形成する。 【構成】 この発明は、半導体装置の素子分離領域形成
にあたって、ＬＰＣＶＤ法によって堆積したシリコン窒
化膜３上に、プラズマＣＶＤ法により低ストレス・シリ
コン窒化膜４を厚く堆積し、その後シリコン窒化膜をパ
ターニングして熱酸化し素子分離膜５を形成し、その後
厚いシリコン窒化膜をマスクとしてチャネル・ストップ
・イオンを素子分離膜５を通して注入する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造工程
における素子分離領域の製造方法に関するものである。
における素子分離領域の製造方法に関するものである。
【０００２】
【従来の技術】従来の素子分離領域の製造方法を、図３
を用いて説明する。
を用いて説明する。
【０００３】図３は、通常使用されているＬＯＣＯＳ法
による素子分離膜の製造方法を示すものである。以下図
に従って説明する。Ｐ型シリコン基板２１に熱酸化膜２
２を３００Å程度形成し更にＬＰＣＶＤ（Ｌｏｗ Ｐｒ
ｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法によりシリコン窒化膜２３を２００
０Å程度堆積する。熱酸化膜２２とシリコン窒化膜３３
をパターニングした後、全面にチャネルストップ・イオ
ン注入としてボロン（Ｂ+ ) を、例えば３０ＫｅＶ２×
１０13／ｃｍ2 の条件で注入する。（以上図３ａ）） 次にシリコン基板を酸化性雰囲気中で１０００℃、１２
０分程度の高温熱処理をし５０００Å程度の素子分離膜
（所謂フィールド酸化膜）２４を形成する。（図３
ｂ）） 次にシリコン窒化膜２３を熱リン酸中で除去し、熱酸化
膜１２をフッ酸系の薬液で除去する。その後、露出した
シリコン表面上にトランジスター、ＰＮ接合ダイオード
等のデバイスを形成していく。（図３ｃ）） 例としてＮ+ Ｐ接合を示す。これはトランジスターのソ
ース・ドレイン領域にも対応する。方法としては、シリ
コン基板２１全面にヒ素（Ａｓ+ ）もしくはリン
（Ｐ+ ) を、イオン注入により４×１０15ｉｏｎｓ/ ｃ
ｍ2 、３０ＫｅＶの条件で注入し、その後、９００℃、
窒素雰囲気中で、２０分程度熱処理することによりＮ+
Ｐ型接合が形成される。
による素子分離膜の製造方法を示すものである。以下図
に従って説明する。Ｐ型シリコン基板２１に熱酸化膜２
２を３００Å程度形成し更にＬＰＣＶＤ（Ｌｏｗ Ｐｒ
ｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）法によりシリコン窒化膜２３を２００
０Å程度堆積する。熱酸化膜２２とシリコン窒化膜３３
をパターニングした後、全面にチャネルストップ・イオ
ン注入としてボロン（Ｂ+ ) を、例えば３０ＫｅＶ２×
１０13／ｃｍ2 の条件で注入する。（以上図３ａ）） 次にシリコン基板を酸化性雰囲気中で１０００℃、１２
０分程度の高温熱処理をし５０００Å程度の素子分離膜
（所謂フィールド酸化膜）２４を形成する。（図３
ｂ）） 次にシリコン窒化膜２３を熱リン酸中で除去し、熱酸化
膜１２をフッ酸系の薬液で除去する。その後、露出した
シリコン表面上にトランジスター、ＰＮ接合ダイオード
等のデバイスを形成していく。（図３ｃ）） 例としてＮ+ Ｐ接合を示す。これはトランジスターのソ
ース・ドレイン領域にも対応する。方法としては、シリ
コン基板２１全面にヒ素（Ａｓ+ ）もしくはリン
（Ｐ+ ) を、イオン注入により４×１０15ｉｏｎｓ/ ｃ
ｍ2 、３０ＫｅＶの条件で注入し、その後、９００℃、
窒素雰囲気中で、２０分程度熱処理することによりＮ+
Ｐ型接合が形成される。
【０００４】しかし以上述べた方法では、特に素子分離
膜２４の端部（図３ｄ）のＡ部）で、Ｎ+ 領域と、チャ
ネル・ストップ・イオン注入により形成された濃度の高
いＰ型領域２６が接触し接合容量が大きくなるという問
題点があった。これはチャネル・ストップ・イオン注入
後に、高温の熱処理が入るため、必然的にチャネル・ス
トップ層である濃度の高いＰ型領域２６が素子分離膜２
４の外側、即ちデバイス形成用シリコン基板中へ拡散す
るためである。
膜２４の端部（図３ｄ）のＡ部）で、Ｎ+ 領域と、チャ
ネル・ストップ・イオン注入により形成された濃度の高
いＰ型領域２６が接触し接合容量が大きくなるという問
題点があった。これはチャネル・ストップ・イオン注入
後に、高温の熱処理が入るため、必然的にチャネル・ス
トップ層である濃度の高いＰ型領域２６が素子分離膜２
４の外側、即ちデバイス形成用シリコン基板中へ拡散す
るためである。
【０００５】そこで最近では、１９９０年ＩＥＤＭ
Ｐ．６４７〜Ｐ．６５０に示される様に、チャネル・ス
トップ・イオン注入を、素子分離膜形成後に行なう方法
が提案されている。以下、図２を用いて説明する。まず
Ｐ型シリコン基板１１に熱酸化膜１２を３００Å程度形
成し、更にＬＰＣＶＤ法によりシリコン窒化膜１３を２
０００Å程度堆積する。熱酸化膜１２とシリコン窒化膜
１３をパターニングした後、チャネル・ストップ・イオ
ン注入を行なわずに、シリコン基板を酸化性雰囲気中
で、１０００℃、１２０分程度の高温熱処理を行ない５
０００Å程度の素子分離膜１４を形成する。（図２
ａ）） 次にシリコン窒化膜１３を熱リン酸中で除去し、熱酸化
膜１２をフッ酸系の薬液で除去する。その後、全面にレ
ジストを塗布し露光現像してレジスト・パターン１５を
得る。この時レジスト・パターン１５の端部は、素子分
離膜の端部から所定の距離Ｌだけ離して形成される。次
いで、レジスト・パターン１５をマスクにして、チャネ
ル・ストップ・イオン注入としてボロン（Ｂ+ ）を加速
エネルギー２２０ＫｅＶ、ドーズ量２×１０13ｉｏｎｓ
/ ｃｍ2 の条件でイオン注入を行なう。すると注入イオ
ンは、素子分離膜１４をつき抜けて素子分離膜下に注入
される。（図２ｂ）） 次にレジスト・パターン１５を除去する。例えばＮ+ Ｐ
接合を形成するのであればヒ素（Ａｓ+ ）もしくはリン
（Ｐ+ ) をイオン注入により４×１０15ｉｏｎｓ/ ｃｍ
2 、３０ＫｅＶの条件で注入し、その後９００℃、窒素
雰囲気中で４０分程度の熱処理をすることによりＮ+ Ｐ
接合が形成されるとともに、チャネル・ストップ・イオ
ンも活性化されチャネル・ストップＰ型層１６となる。
図２ｃ）から明らかな様に、素子分離膜１４を形成する
際の高温熱処理を行った後に、チャネル・ストップ・イ
オン注入をしていることと、チャネル・ストップ・イオ
ン注入のマスクであるレジスト・パターン１５の端部
を、素子分離膜１４の端部から距離Ｌだけ離しているの
で、Ｎ+ 領域１７とＰ型層１６は接触することがなく、
接合容量も低く抑えることができる。
Ｐ．６４７〜Ｐ．６５０に示される様に、チャネル・ス
トップ・イオン注入を、素子分離膜形成後に行なう方法
が提案されている。以下、図２を用いて説明する。まず
Ｐ型シリコン基板１１に熱酸化膜１２を３００Å程度形
成し、更にＬＰＣＶＤ法によりシリコン窒化膜１３を２
０００Å程度堆積する。熱酸化膜１２とシリコン窒化膜
１３をパターニングした後、チャネル・ストップ・イオ
ン注入を行なわずに、シリコン基板を酸化性雰囲気中
で、１０００℃、１２０分程度の高温熱処理を行ない５
０００Å程度の素子分離膜１４を形成する。（図２
ａ）） 次にシリコン窒化膜１３を熱リン酸中で除去し、熱酸化
膜１２をフッ酸系の薬液で除去する。その後、全面にレ
ジストを塗布し露光現像してレジスト・パターン１５を
得る。この時レジスト・パターン１５の端部は、素子分
離膜の端部から所定の距離Ｌだけ離して形成される。次
いで、レジスト・パターン１５をマスクにして、チャネ
ル・ストップ・イオン注入としてボロン（Ｂ+ ）を加速
エネルギー２２０ＫｅＶ、ドーズ量２×１０13ｉｏｎｓ
/ ｃｍ2 の条件でイオン注入を行なう。すると注入イオ
ンは、素子分離膜１４をつき抜けて素子分離膜下に注入
される。（図２ｂ）） 次にレジスト・パターン１５を除去する。例えばＮ+ Ｐ
接合を形成するのであればヒ素（Ａｓ+ ）もしくはリン
（Ｐ+ ) をイオン注入により４×１０15ｉｏｎｓ/ ｃｍ
2 、３０ＫｅＶの条件で注入し、その後９００℃、窒素
雰囲気中で４０分程度の熱処理をすることによりＮ+ Ｐ
接合が形成されるとともに、チャネル・ストップ・イオ
ンも活性化されチャネル・ストップＰ型層１６となる。
図２ｃ）から明らかな様に、素子分離膜１４を形成する
際の高温熱処理を行った後に、チャネル・ストップ・イ
オン注入をしていることと、チャネル・ストップ・イオ
ン注入のマスクであるレジスト・パターン１５の端部
を、素子分離膜１４の端部から距離Ｌだけ離しているの
で、Ｎ+ 領域１７とＰ型層１６は接触することがなく、
接合容量も低く抑えることができる。
【０００６】
【発明が解決しようとする課題】しかしながら前述した
方法では、ホトリソグラフィー法を用いてチャネル・ス
トップ・イオン注入を行う場所を限定しているため、合
わせずれ等が生じ易いという問題点があった。合わせず
れが距離Ｌ以上となると、前記Ｎ+ 領域１７と前記Ｐ型
層１６は接触してしまい接合容量が大きくなってしま
う。
方法では、ホトリソグラフィー法を用いてチャネル・ス
トップ・イオン注入を行う場所を限定しているため、合
わせずれ等が生じ易いという問題点があった。合わせず
れが距離Ｌ以上となると、前記Ｎ+ 領域１７と前記Ｐ型
層１６は接触してしまい接合容量が大きくなってしま
う。
【０００７】また工程数も、レジスト塗布ホトマス
ク合わせ露光現像レジスト除去５工程が増えるた
め、コストアップや歩留りの低下などの問題点があり技
術的に満足できるものは得られなかった。
ク合わせ露光現像レジスト除去５工程が増えるた
め、コストアップや歩留りの低下などの問題点があり技
術的に満足できるものは得られなかった。
【０００８】
【課題を解決するための手段】この発明は、半導体装置
の素子分離領域形成にあたって、ＬＰＣＶＤ法によって
堆積したシリコン窒化膜上にプラズマＣＶＤ法により低
ストレス・シリコン窒化膜を厚く堆積し、その後シリコ
ン窒化膜をパターニングし酸化性雰囲気中で高温の熱処
理を施して選択的に素子分離膜を形成し、その後厚いシ
リコン窒化膜をマスクとしてチャネル・ストップ・イオ
ンを素子分離膜を通して注入するようにしたものであ
る。
の素子分離領域形成にあたって、ＬＰＣＶＤ法によって
堆積したシリコン窒化膜上にプラズマＣＶＤ法により低
ストレス・シリコン窒化膜を厚く堆積し、その後シリコ
ン窒化膜をパターニングし酸化性雰囲気中で高温の熱処
理を施して選択的に素子分離膜を形成し、その後厚いシ
リコン窒化膜をマスクとしてチャネル・ストップ・イオ
ンを素子分離膜を通して注入するようにしたものであ
る。
【０００９】
【作用】この発明によれば、高温の熱処理を施した後
に、厚いシリコン窒化膜をマスクにチャネル・ストップ
・イオン注入を行う様にしたので自己整合的にチャネル
・ストップ拡散層を形成することができる。従ってホト
リソグラフィー法による合わせずれや、工程の増加によ
るコストアップ歩留りの低下といった問題点を解決でき
るのである。
に、厚いシリコン窒化膜をマスクにチャネル・ストップ
・イオン注入を行う様にしたので自己整合的にチャネル
・ストップ拡散層を形成することができる。従ってホト
リソグラフィー法による合わせずれや、工程の増加によ
るコストアップ歩留りの低下といった問題点を解決でき
るのである。
【００１０】
【実施例】図１は本発明の実施例を示す製造方法の工程
断面図である。まずＰ型シリコン基板１を酸化性雰囲気
で熱処理し３００Å程度の酸化膜２を形成する。その
後、ＬＰＣＶＤ法によりシリコン窒化膜３を１５００Å
程度堆積する。引き続きプラズマＣＶＤ法により低スト
レス・シリコン窒化膜４を８０００Å程度堆積する。低
ストレス・シリコン窒化膜は、例えばシラン、アンモニ
ア、窒素の流量比を各々１４０／６０／１５００ＳＣＣ
Ｍとし、圧力を６．５Ｔｏｒｒと上げＲＦパワーを２．
５Ｗ／ｃｍ2 と下げ温度約４００℃の条件下で膜堆積を
行なえば、ストレス５×１０8 ｄｙｎｅ／ｃｍ2 程度の
シリコン・リッチなシリコン窒化膜が得られる。本発明
では以上の様に低ストレス・シリコン窒化膜を堆積する
ようにしたので、膜厚を８０００Åと厚くしても、膜ス
トレスによるクラックや欠陥が入るのを防止できるので
ある。その後、通常のフォトリソ法及びエッチング法に
より素子形成領域上にのみ酸化膜２及びシリコン窒化膜
３，４を残置させる。（図１ａ）） 次にウェット酸化雰囲気中で、１０００℃９０分程度の
熱処理を施してシリコン基板を酸化させると素子分離領
域上に選択的に５０００Å程度の素子分離膜５が形成さ
れる。
断面図である。まずＰ型シリコン基板１を酸化性雰囲気
で熱処理し３００Å程度の酸化膜２を形成する。その
後、ＬＰＣＶＤ法によりシリコン窒化膜３を１５００Å
程度堆積する。引き続きプラズマＣＶＤ法により低スト
レス・シリコン窒化膜４を８０００Å程度堆積する。低
ストレス・シリコン窒化膜は、例えばシラン、アンモニ
ア、窒素の流量比を各々１４０／６０／１５００ＳＣＣ
Ｍとし、圧力を６．５Ｔｏｒｒと上げＲＦパワーを２．
５Ｗ／ｃｍ2 と下げ温度約４００℃の条件下で膜堆積を
行なえば、ストレス５×１０8 ｄｙｎｅ／ｃｍ2 程度の
シリコン・リッチなシリコン窒化膜が得られる。本発明
では以上の様に低ストレス・シリコン窒化膜を堆積する
ようにしたので、膜厚を８０００Åと厚くしても、膜ス
トレスによるクラックや欠陥が入るのを防止できるので
ある。その後、通常のフォトリソ法及びエッチング法に
より素子形成領域上にのみ酸化膜２及びシリコン窒化膜
３，４を残置させる。（図１ａ）） 次にウェット酸化雰囲気中で、１０００℃９０分程度の
熱処理を施してシリコン基板を酸化させると素子分離領
域上に選択的に５０００Å程度の素子分離膜５が形成さ
れる。
【００１１】次にチャネル・ストップ・イオンとなるボ
ロン（Ｂ+ ) を、加速エネルギー２２０ＫｅＶ、ドーズ
量２×１０13ｉｏｎｓ/ ｃｍ2 の条件で、低ストレス・
シリコン窒化膜４をマスクに全面にイオン注入する。こ
の時ボロン（Ｂ+ ) の飛程距離は５０００Å程度となり
素子分離膜下にのみ選択的にボロン（Ｂ+ ) が注入され
る。厚いシリコン窒化膜がある領域は、シリコン窒化膜
中でボロン（Ｂ+ ) がストップされるためシリコン基板
中には注入されない。また素子分離膜５の端部はシリコ
ン窒化膜３の下にも一部潜り込んで形成される（所謂バ
ーズ・ビーク）ため、ボロン（Ｂ+ ) は素子分離膜５の
端部より素子分離領域側に所定距離ずれて注入される。
（図１ｂ）) 次に熱リン酸により厚いシリコン窒化膜４と下層のシリ
コン窒化膜３を除去し、３００Å程度の酸化膜２をフッ
酸系の溶液で除去する。その後、露出されたシリコン基
板上にトランジスターのＰＮ接合等を形成する。図では
通常の方法でＮ型不純物をイオン注入してＮ+ Ｐ接合を
作成した場合を示している。（図１ｃ）） 以上シリコン基板がＰ型でチャネル・ストップ・イオン
がＰ型の例を用いて説明したが、それらの導電型がＮ型
であっても良いことは言うまでもない。
ロン（Ｂ+ ) を、加速エネルギー２２０ＫｅＶ、ドーズ
量２×１０13ｉｏｎｓ/ ｃｍ2 の条件で、低ストレス・
シリコン窒化膜４をマスクに全面にイオン注入する。こ
の時ボロン（Ｂ+ ) の飛程距離は５０００Å程度となり
素子分離膜下にのみ選択的にボロン（Ｂ+ ) が注入され
る。厚いシリコン窒化膜がある領域は、シリコン窒化膜
中でボロン（Ｂ+ ) がストップされるためシリコン基板
中には注入されない。また素子分離膜５の端部はシリコ
ン窒化膜３の下にも一部潜り込んで形成される（所謂バ
ーズ・ビーク）ため、ボロン（Ｂ+ ) は素子分離膜５の
端部より素子分離領域側に所定距離ずれて注入される。
（図１ｂ）) 次に熱リン酸により厚いシリコン窒化膜４と下層のシリ
コン窒化膜３を除去し、３００Å程度の酸化膜２をフッ
酸系の溶液で除去する。その後、露出されたシリコン基
板上にトランジスターのＰＮ接合等を形成する。図では
通常の方法でＮ型不純物をイオン注入してＮ+ Ｐ接合を
作成した場合を示している。（図１ｃ）） 以上シリコン基板がＰ型でチャネル・ストップ・イオン
がＰ型の例を用いて説明したが、それらの導電型がＮ型
であっても良いことは言うまでもない。
【００１２】
【発明の効果】以上詳細に説明したように、この発明の
製造方法によれば、厚いシリコン窒化膜が、素子分離膜
の端部と重なっておりその厚いシリコン窒化膜をマスク
にして自己整合的にチャネル・ストップ・イオン注入を
行なうようにしたので、ホトリソの合わせずれによる接
合容量の増大や、工程数の増加によるコストアップ、歩
留り低下などがない。
製造方法によれば、厚いシリコン窒化膜が、素子分離膜
の端部と重なっておりその厚いシリコン窒化膜をマスク
にして自己整合的にチャネル・ストップ・イオン注入を
行なうようにしたので、ホトリソの合わせずれによる接
合容量の増大や、工程数の増加によるコストアップ、歩
留り低下などがない。
【００１３】更に自己整合的にチャネル・ストップ層を
形成できることから半導体装置の高集積化に対しても使
用可能である。
形成できることから半導体装置の高集積化に対しても使
用可能である。
【図１】本発明の製造方法を示す工程断面図
【図２】従来の製造方法を示す工程断面図（１）
【図３】従来の製造方法を示す工程断面図（２）
１，１１，２１ Ｐ型シリコン基板 ２，１２，２２ 酸化膜 ３，１３，２３ シリコン窒化膜 ４ プラズマＣＶＤシリコン窒化膜 ５，１４，２４ 素子分離酸化膜 ６，１６，２６ 濃いＰ型層 ７，１７，２５ Ｎ+ 領域 １５ レジストパターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/76 Ｓ 9169−4Ｍ
Claims (1)
- 【請求項１】 シリコン基板の一主面上の、 素子形成領域に、比較的薄い酸化膜を形成する工程と、 前記比較的薄い酸化膜上に減圧化学気相成長法（ＬＰＣ
ＶＤ）により比較的薄いシリコン窒化膜を形成する工程
と、 前記比較的薄いシリコン窒化膜上に、プラズマ化学気相
成長法により、低ストレスな厚いシリコン窒化膜を形成
する工程と、 前記比較的薄いシリコン窒化膜と、低ストレスな厚いシ
リコン窒化膜を耐酸化マスクとして、シリコン基板を熱
酸化し厚い素子分離膜を形成する工程と、 前記比較的薄い窒化膜と、低ストレスな厚いシリコン窒
化膜をマスクとして、前記厚い素子分離膜を通して前記
シリコン基板と同一導電型の不純物をイオン注入しチャ
ネルストップ領域を形成する工程とを順次施すことを特
徴とする半導体装置の素子分離領域形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7706292A JPH05283404A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置の素子分離領域製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7706292A JPH05283404A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置の素子分離領域製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283404A true JPH05283404A (ja) | 1993-10-29 |
Family
ID=13623312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7706292A Pending JPH05283404A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置の素子分離領域製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283404A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0851104A (ja) * | 1993-12-27 | 1996-02-20 | Natl Science Council Of Roc | 区域性シリコン酸化法の酸化層を成長させる改良方法 |
| KR19990016651A (ko) * | 1997-08-19 | 1999-03-15 | 윤종용 | 저전압용 반도체 장치 및 그 제조 방법 |
| US6372607B1 (en) * | 1999-06-30 | 2002-04-16 | Intel Corporation | Photodiode structure |
| US6846722B2 (en) | 2002-07-19 | 2005-01-25 | Hynix Semiconductor Inc. | Method for isolating a hybrid device in an image sensor |
| US8679884B2 (en) | 2011-05-02 | 2014-03-25 | Canon Kabushiki Kaisha | Methods for manufacturing semiconductor apparatus and CMOS image sensor |
-
1992
- 1992-03-31 JP JP7706292A patent/JPH05283404A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0851104A (ja) * | 1993-12-27 | 1996-02-20 | Natl Science Council Of Roc | 区域性シリコン酸化法の酸化層を成長させる改良方法 |
| KR19990016651A (ko) * | 1997-08-19 | 1999-03-15 | 윤종용 | 저전압용 반도체 장치 및 그 제조 방법 |
| US6372607B1 (en) * | 1999-06-30 | 2002-04-16 | Intel Corporation | Photodiode structure |
| US6846722B2 (en) | 2002-07-19 | 2005-01-25 | Hynix Semiconductor Inc. | Method for isolating a hybrid device in an image sensor |
| US8679884B2 (en) | 2011-05-02 | 2014-03-25 | Canon Kabushiki Kaisha | Methods for manufacturing semiconductor apparatus and CMOS image sensor |
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