JPH01270260A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH01270260A JPH01270260A JP63099673A JP9967388A JPH01270260A JP H01270260 A JPH01270260 A JP H01270260A JP 63099673 A JP63099673 A JP 63099673A JP 9967388 A JP9967388 A JP 9967388A JP H01270260 A JPH01270260 A JP H01270260A
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- doped polycrystalline
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
複合形ＩＣなどの電極配線構造とその形成方法に関し、
品質を安定し、動作を高速化する複合形ＩＣを設けるこ
とを目的とし、 ｎ型にドープしたドープド多結晶シリコン膜と該ドープ
ド多結晶シリコン膜上に積層した金属膜あるいは金属シ
リサイド膜からなる２層構造の電極配線と、ｐ型にドー
プしたドープド多結晶シリコン膜のみからなる単層の電
極配線とを具備した半導体装置の構造を特徴とする。
とを目的とし、 ｎ型にドープしたドープド多結晶シリコン膜と該ドープ
ド多結晶シリコン膜上に積層した金属膜あるいは金属シ
リサイド膜からなる２層構造の電極配線と、ｐ型にドー
プしたドープド多結晶シリコン膜のみからなる単層の電
極配線とを具備した半導体装置の構造を特徴とする。
且つ、その製造方法として、半導体基板上にノンドープ
ド多結晶シリコンを被着し、イオン注入して選択的にｎ
型にドープしたドープド多結晶シリコン膜の部分と、ｐ
型にドープしたドープド多結晶シリコン膜の部分とを形
成する工程、次いで、ｐ型にドープしたドープド多結晶
シリコン膜の部分上に酸化シリコン膜を被覆し、ｎ型に
ドープしたドープド多結晶シリコン膜の部分上に選択的
に金属シリサイド膜あるいは金属膜を被着する工程が含
まれることを特徴とする。
ド多結晶シリコンを被着し、イオン注入して選択的にｎ
型にドープしたドープド多結晶シリコン膜の部分と、ｐ
型にドープしたドープド多結晶シリコン膜の部分とを形
成する工程、次いで、ｐ型にドープしたドープド多結晶
シリコン膜の部分上に酸化シリコン膜を被覆し、ｎ型に
ドープしたドープド多結晶シリコン膜の部分上に選択的
に金属シリサイド膜あるいは金属膜を被着する工程が含
まれることを特徴とする。
［産業上の利用分野］
本発明は半導体装置およびその製造方法のうち、特に複
合形ＩＣなどの電極配線構造とその形成方法に関する。
合形ＩＣなどの電極配線構造とその形成方法に関する。
最近、ＩＣ，ＬＳＩなど半導体装置は高性能化するため
にすべて高集積化、高密度化する方向に技術開発が進め
られており、例えば、バイポーラトランジスタ素子と０
ＭＯ３）ランジスタ素子とを組合わせたバイポーラシー
モス（Ｂｉｐｏｌａｒ−ＣＭＯ５）の複合形ＩＣが開発
されている。この複合形ＩＣはバイポーラ素子のもつ高
速性と０ＭＯ３素子のもつ低電力性の利点を活かした高
性能なＩＣであるが、タイプの異なるトランジスタ素子
の組合せであるから、性能・品質の安定について更に十
分な検討を必要としている。
にすべて高集積化、高密度化する方向に技術開発が進め
られており、例えば、バイポーラトランジスタ素子と０
ＭＯ３）ランジスタ素子とを組合わせたバイポーラシー
モス（Ｂｉｐｏｌａｒ−ＣＭＯ５）の複合形ＩＣが開発
されている。この複合形ＩＣはバイポーラ素子のもつ高
速性と０ＭＯ３素子のもつ低電力性の利点を活かした高
性能なＩＣであるが、タイプの異なるトランジスタ素子
の組合せであるから、性能・品質の安定について更に十
分な検討を必要としている。
［従来の技術］
第３図は従来のｎｐｎ型バイポーラ素子とＣＭＯＳとの
複合形ＩＣの断面図を示しており、Ｂはバイポーラ素子
領域９Ｍは０ＭＯ３のｎチャネル素子領域である。図中
の１はｐ型シリコン基板。
複合形ＩＣの断面図を示しており、Ｂはバイポーラ素子
領域９Ｍは０ＭＯ３のｎチャネル素子領域である。図中
の１はｐ型シリコン基板。
２はフィールド絶縁膜、 １１はｎ＋型埋没層、１２は
エピタキシャル成長したｎ型コレクタ層、１３はｐ１型
ベース層、１４はｎ＋型エミッタ層、１５はｐ型ドープ
ド多結晶シリコン膜とタングステンシリサイド（ＷＳｉ
２）膜とを積層した２層構造のベース引出し電極、１６
はアルミニウム膜からなるベース電極、 １７はｎ型ド
ープド多結晶シリコン膜とアルミニウム膜とからなるエ
ミッタ電極であり、また、２１はｐ型ウェル領域、２２
はゲート絶縁膜、２３はｎ型ドープド多結晶シリコン膜
とＷ Ｓ ｉ ２膜とを積層した２層構造のゲート電極
、２４はｎ＋型ソース層またはドレイン層、２５はソー
ス電極またはドレイン電極であって、その他の無記号の
部分（梨地模様の部分）は酸化シリコン（ＳｉＯ２）膜
からなる絶縁膜である。
エピタキシャル成長したｎ型コレクタ層、１３はｐ１型
ベース層、１４はｎ＋型エミッタ層、１５はｐ型ドープ
ド多結晶シリコン膜とタングステンシリサイド（ＷＳｉ
２）膜とを積層した２層構造のベース引出し電極、１６
はアルミニウム膜からなるベース電極、 １７はｎ型ド
ープド多結晶シリコン膜とアルミニウム膜とからなるエ
ミッタ電極であり、また、２１はｐ型ウェル領域、２２
はゲート絶縁膜、２３はｎ型ドープド多結晶シリコン膜
とＷ Ｓ ｉ ２膜とを積層した２層構造のゲート電極
、２４はｎ＋型ソース層またはドレイン層、２５はソー
ス電極またはドレイン電極であって、その他の無記号の
部分（梨地模様の部分）は酸化シリコン（ＳｉＯ２）膜
からなる絶縁膜である。
なお、０ＭＯ３のｎチャネル素子領域は図示していない
が、ゲート電極などの構成はｎチャネル素子と同じであ
り、且つ、バイポーラ素子領域Ｂにはコレクタ電極の部
分を図示していないが、そのコレクタ電極はエミッタ電
極とほぼ同じ構成である。
が、ゲート電極などの構成はｎチャネル素子と同じであ
り、且つ、バイポーラ素子領域Ｂにはコレクタ電極の部
分を図示していないが、そのコレクタ電極はエミッタ電
極とほぼ同じ構成である。
［発明が解決しようとする課題］
さて、上記の複合形ＩＣの構造において、その特徴の一
つとして、バイポーラ素子のｐ型ドープド多結晶シリコ
ン膜とＷ Ｓ ｉ ２膜とを積層した２層構造のベース
引出し電極１５と、ｎチャネル素子のｎ型ドープド多結
晶シリコン膜とＷ Ｓ ｉ ２膜とを積層した２層構造
のゲート電極２３（ｎチャネル素子のゲート電極も同じ
）とがあり、形成工程においてはこの画電極が同時に形
成される。なお、このように、ドープド多結晶シリコン
膜と高融点金属シリサイド膜を積層した２層構造の電極
配線を設ける理由はドープド多結晶シリコン膜のみの電
極配線では電気抵抗が高く、動作の高速化を阻害するか
らである。
つとして、バイポーラ素子のｐ型ドープド多結晶シリコ
ン膜とＷ Ｓ ｉ ２膜とを積層した２層構造のベース
引出し電極１５と、ｎチャネル素子のｎ型ドープド多結
晶シリコン膜とＷ Ｓ ｉ ２膜とを積層した２層構造
のゲート電極２３（ｎチャネル素子のゲート電極も同じ
）とがあり、形成工程においてはこの画電極が同時に形
成される。なお、このように、ドープド多結晶シリコン
膜と高融点金属シリサイド膜を積層した２層構造の電極
配線を設ける理由はドープド多結晶シリコン膜のみの電
極配線では電気抵抗が高く、動作の高速化を阻害するか
らである。
ところが、検討した結果によれば、理由が定かではない
が、上記の２層構造の電極配線のうち、ｐ型ドープド多
結晶シリコン膜とＷ Ｓ ｉ ２膜とを積層したベース
引出し電極１５はコンタクト性が悪く、且つ、形成工程
中の８００℃以上の熱処理が加わると、益々そのコンタ
クト性が劣化することが判明した。更に、それが進行す
ると、ｎｐｎ型バイポーラ素子が正常に動作しなくなる
という問題が起こる。
が、上記の２層構造の電極配線のうち、ｐ型ドープド多
結晶シリコン膜とＷ Ｓ ｉ ２膜とを積層したベース
引出し電極１５はコンタクト性が悪く、且つ、形成工程
中の８００℃以上の熱処理が加わると、益々そのコンタ
クト性が劣化することが判明した。更に、それが進行す
ると、ｎｐｎ型バイポーラ素子が正常に動作しなくなる
という問題が起こる。
一方、このようなベース引出し電極１５とゲート電極２
３をそのような２層構造とはせずに、ドープド多結晶シ
リコン膜からなる単層の電極配線のみにすれば、当然、
配線の電気抵抗が高くなって動作が遅延する。
３をそのような２層構造とはせずに、ドープド多結晶シ
リコン膜からなる単層の電極配線のみにすれば、当然、
配線の電気抵抗が高くなって動作が遅延する。
本発明はこのような問題点を解消させて、品質を安定し
、動作を高速化する複合形ＩＣを設けることを目的とし
た半導体装置とその製造方法を提案するものである。
、動作を高速化する複合形ＩＣを設けることを目的とし
た半導体装置とその製造方法を提案するものである。
［課題を解決するための手段］
その課題は、ｎ型にドープしたドープド多結晶シリコン
膜と該ドープド多結晶シリコン膜上に積層した金属膜あ
るいは金属シリサイド膜からなる２層構造の電極配線と
、ｐ型にドープしたドープド多結晶シリコン膜のみから
なる単層の電極配線とを具備した半導体装置によって解
決される。
膜と該ドープド多結晶シリコン膜上に積層した金属膜あ
るいは金属シリサイド膜からなる２層構造の電極配線と
、ｐ型にドープしたドープド多結晶シリコン膜のみから
なる単層の電極配線とを具備した半導体装置によって解
決される。
また、その製造方法として、半導体基板上にノンドープ
ド多結晶シリコンを被着し、イオン注入して選択的にｎ
型にドープしたドープド多結晶シリコン膜の部分と、ｐ
型にドープしたドープド多結晶シリコン膜の部分とを形
成する工程、次いで、ｐ型にドープしたドープド多結晶
シリコン膜の部分上に酸化シリコン膜を被覆し、ｎ型に
ドープしたドープド多結晶シリコン膜の部分上に選択的
に金属シリサイド膜あるいは金属膜を被着する工程が含
まれることを特徴とするものである。
ド多結晶シリコンを被着し、イオン注入して選択的にｎ
型にドープしたドープド多結晶シリコン膜の部分と、ｐ
型にドープしたドープド多結晶シリコン膜の部分とを形
成する工程、次いで、ｐ型にドープしたドープド多結晶
シリコン膜の部分上に酸化シリコン膜を被覆し、ｎ型に
ドープしたドープド多結晶シリコン膜の部分上に選択的
に金属シリサイド膜あるいは金属膜を被着する工程が含
まれることを特徴とするものである。
［作用］
即ち、本発明は、金属膜、金属シリサイド膜とのコンタ
クト性の悪いｐ型ドープド多結晶シリコン膜を金属膜（
高融点金属膜）あるいは金属シリサイド膜を積層せずに
、ｐ型ドープド多結晶シリコン膜のみの電極配線とし、
他方、コンタクト性の良いｎ型ドープド多結晶シリコン
膜上には金属膜あるいは金属シリサイド膜を積層した２
層構造の電極配線を設けた構造にする。
クト性の悪いｐ型ドープド多結晶シリコン膜を金属膜（
高融点金属膜）あるいは金属シリサイド膜を積層せずに
、ｐ型ドープド多結晶シリコン膜のみの電極配線とし、
他方、コンタクト性の良いｎ型ドープド多結晶シリコン
膜上には金属膜あるいは金属シリサイド膜を積層した２
層構造の電極配線を設けた構造にする。
そうすれば、ｐ型ドープド多結晶シリコン膜のみの電極
配線は少し抵抗が高くなるが、配線距離を短くすること
によって配線抵抗の低下を図り、他方のｎ型ドープド多
結晶シリコン膜と金属膜あるいは金属シリサイド膜を積
層した２層構造の電極配線は低抵抗化されるから、配線
距離が多少長（なっても動作が遅延しない。かくして、
ＩＣ全体の高速動作に役立てる。
配線は少し抵抗が高くなるが、配線距離を短くすること
によって配線抵抗の低下を図り、他方のｎ型ドープド多
結晶シリコン膜と金属膜あるいは金属シリサイド膜を積
層した２層構造の電極配線は低抵抗化されるから、配線
距離が多少長（なっても動作が遅延しない。かくして、
ＩＣ全体の高速動作に役立てる。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図は本発明にかかる複合形ｒｃの断面図を示してお
り、バイポーラ素子領域Ｂのうち、３５はｐ型ドープド
多結晶シリコン膜のみからなる単層のベース引出し電極
、ＣＭＯ３のｎチャネル素子領域Ｍのうち、３３はｎ型
ドープド多結晶シリコン膜とＷ Ｓ ｉ ２膜とを積層
した２層構造のゲート電極で、その他の記号は第３図と
同一部位に同一記号が付けである。
り、バイポーラ素子領域Ｂのうち、３５はｐ型ドープド
多結晶シリコン膜のみからなる単層のベース引出し電極
、ＣＭＯ３のｎチャネル素子領域Ｍのうち、３３はｎ型
ドープド多結晶シリコン膜とＷ Ｓ ｉ ２膜とを積層
した２層構造のゲート電極で、その他の記号は第３図と
同一部位に同一記号が付けである。
このような構成にすれば、ｎｐｎ型バイポーラ素子とＣ
ＭＯ３素子を組合せた複合形ＩＣにおいて、バイポーラ
素子のベース引出し電極３５はｐ型ドープド多結晶シリ
コン膜のみの電極配線となるが、このベース引出し電極
は距離が短く、且つ、アルミニウム膜からなるベース電
極とのコンタクトが良好であるから動作速度の劣化は小
さい。−方、ＣＭＯ３素子はゲート電極３３の配線距離
が長く、幅も狭くて、電気抵抗が高くなるために、ｎ型
ドープド多結晶シリコン膜の上にＷ Ｓ ｉ ２膜を積
層した２層構造にし、低抵抗化して動作を高速化し、か
くして、この複合形ＩＣを高速動作させる。
ＭＯ３素子を組合せた複合形ＩＣにおいて、バイポーラ
素子のベース引出し電極３５はｐ型ドープド多結晶シリ
コン膜のみの電極配線となるが、このベース引出し電極
は距離が短く、且つ、アルミニウム膜からなるベース電
極とのコンタクトが良好であるから動作速度の劣化は小
さい。−方、ＣＭＯ３素子はゲート電極３３の配線距離
が長く、幅も狭くて、電気抵抗が高くなるために、ｎ型
ドープド多結晶シリコン膜の上にＷ Ｓ ｉ ２膜を積
層した２層構造にし、低抵抗化して動作を高速化し、か
くして、この複合形ＩＣを高速動作させる。
次に、第２図（ａ）〜（ｆｌは上記の本発明にかかる複
合形ＩＣの形成方法の工程順断面図を示しており、以下
にベース引出し電極とゲート電極との形成工程を主体に
した形成方法を説明する。
合形ＩＣの形成方法の工程順断面図を示しており、以下
にベース引出し電極とゲート電極との形成工程を主体に
した形成方法を説明する。
第２図（ａ）参照；まず、従来法と同様に、ｐ型シリコ
ン基板１にｎ＋型埋没層１１を拡散し、ｎ型コレクタ層
１２をエピタキシャル成長して、次に、選択的にｐ型ウ
ェル領域２１を形成し、しかる後、Ｌｏｃｏｓ法によっ
てフィールド絶縁膜２を選択的に形成して、バイポーラ
素子領域Ｂ、ＣＭＯ３のｎチャネル素子領域Ｍなどを区
分けする。
ン基板１にｎ＋型埋没層１１を拡散し、ｎ型コレクタ層
１２をエピタキシャル成長して、次に、選択的にｐ型ウ
ェル領域２１を形成し、しかる後、Ｌｏｃｏｓ法によっ
てフィールド絶縁膜２を選択的に形成して、バイポーラ
素子領域Ｂ、ＣＭＯ３のｎチャネル素子領域Ｍなどを区
分けする。
第２図（ｂｌ参照；次いで、熱酸化してゲート絶縁膜２
２（膜厚２００〜３００人程度）を生成し、バイポーラ
素子領域Ｂ上など不要部分のゲート絶縁膜を選択的に除
去した後、化学気相成長（ＣＶ Ｄ）法によって膜厚３
０００人程度０ノンドープド多結晶シリコン膜を被着し
、更に、バイポーラ素子領域Ｂのノンドープド多結晶シ
リコン膜には硼素イオン（Ｂ＋）を注入してｐ型ドープ
ド多結晶シリコン膜５０とし、ｎチャネル素子領域Ｍ（
図示していないｐチャネル素子領域も同様）のノンドー
プド多結晶シリコン膜には砒素イオン（Ａｓ” ）また
は燐イオン（Ｐ＋）を注入してｎ型ドープド多結晶シリ
コン膜３０にする。この選択ドーピング工程にはフォト
プローセスを利用して不要領域をマスクしてイオン注入
して形成する。
２（膜厚２００〜３００人程度）を生成し、バイポーラ
素子領域Ｂ上など不要部分のゲート絶縁膜を選択的に除
去した後、化学気相成長（ＣＶ Ｄ）法によって膜厚３
０００人程度０ノンドープド多結晶シリコン膜を被着し
、更に、バイポーラ素子領域Ｂのノンドープド多結晶シ
リコン膜には硼素イオン（Ｂ＋）を注入してｐ型ドープ
ド多結晶シリコン膜５０とし、ｎチャネル素子領域Ｍ（
図示していないｐチャネル素子領域も同様）のノンドー
プド多結晶シリコン膜には砒素イオン（Ａｓ” ）また
は燐イオン（Ｐ＋）を注入してｎ型ドープド多結晶シリ
コン膜３０にする。この選択ドーピング工程にはフォト
プローセスを利用して不要領域をマスクしてイオン注入
して形成する。
第２図（Ｃ１参照；次いで、ドープド多結晶シリコン膜
５０．３０の表面を熱酸化してＳｉＯ□膜４０膜形０し
、ｎチャネル素子領域Ｍ上の５ｉ０２膜４０を除去した
後、公知の選択ＣＶＤ法によってｎチャネル素子領域Ｍ
上のみに膜厚１０００人程度０Ｗ Ｓ ｉ ２膜３１を
積層する。
５０．３０の表面を熱酸化してＳｉＯ□膜４０膜形０し
、ｎチャネル素子領域Ｍ上の５ｉ０２膜４０を除去した
後、公知の選択ＣＶＤ法によってｎチャネル素子領域Ｍ
上のみに膜厚１０００人程度０Ｗ Ｓ ｉ ２膜３１を
積層する。
第２図（ｄ）参照；次いで、その上面に、ＣＶＤ法によ
って５ｉ０２膜４１（膜厚１０００〜２０００人）を成
長した後、この５ｉ０２膜４１とＷ Ｓ ｉ ２膜３１
とｎ型ドープド多結晶シリコン膜３０．または５ｉ０２
膜４１ （Ｓｉ０２膜４０を含む）とｐ型ド−プド多結
晶シリコン膜５０をフォトプロセスによって垂直にパタ
ーンニングして、５ｉ０２膜４１を被覆したｐ型ドープ
ド多結晶シリコン膜のみからなるベース引出し電極３５
゜５ｉ０２膜４１を被覆したｎ型ドープド多結晶シリコ
ン膜とＷ Ｓ ｉ ２膜とを積層した２層構造のゲート
電極３３を同時に形成する。
って５ｉ０２膜４１（膜厚１０００〜２０００人）を成
長した後、この５ｉ０２膜４１とＷ Ｓ ｉ ２膜３１
とｎ型ドープド多結晶シリコン膜３０．または５ｉ０２
膜４１ （Ｓｉ０２膜４０を含む）とｐ型ド−プド多結
晶シリコン膜５０をフォトプロセスによって垂直にパタ
ーンニングして、５ｉ０２膜４１を被覆したｐ型ドープ
ド多結晶シリコン膜のみからなるベース引出し電極３５
゜５ｉ０２膜４１を被覆したｎ型ドープド多結晶シリコ
ン膜とＷ Ｓ ｉ ２膜とを積層した２層構造のゲート
電極３３を同時に形成する。
第２図（ｅ）参照；次いで、表面を少し熱酸化した後、
ｎチャネル素子領域Ｍに砒素イオンを注入して薄いソー
ス・ドレイン層（本例はＬＤＤ形ＭＯ８の例である）を
形成し、次に、バイポーラ素子領域Ｂに硼素イオンを注
入してｐ＋型内部ベースを形成する。次に、ＣＶＤ法に
よって５ｉ０２膜を成長し、それを垂直に異方性エツチ
ングして、ｎチャネル素子領域Ｍのゲート電極３３の側
面にＳｉＯ２膜４２を残存させ、ベース引出し電極３５
の側面に５ｉ０２膜４３を残存させる。更に、再び砒素
または燐イオンを注入してｎ＋型ソース・ドレイン層２
４を形成する。尚、これらのソース・ドレイン層２４や
内部ベースを含むベース層１３は以降の熱処理工程（次
工程のエミツタ層の拡散など）によって同時に画定され
る場合が多い。
ｎチャネル素子領域Ｍに砒素イオンを注入して薄いソー
ス・ドレイン層（本例はＬＤＤ形ＭＯ８の例である）を
形成し、次に、バイポーラ素子領域Ｂに硼素イオンを注
入してｐ＋型内部ベースを形成する。次に、ＣＶＤ法に
よって５ｉ０２膜を成長し、それを垂直に異方性エツチ
ングして、ｎチャネル素子領域Ｍのゲート電極３３の側
面にＳｉＯ２膜４２を残存させ、ベース引出し電極３５
の側面に５ｉ０２膜４３を残存させる。更に、再び砒素
または燐イオンを注入してｎ＋型ソース・ドレイン層２
４を形成する。尚、これらのソース・ドレイン層２４や
内部ベースを含むベース層１３は以降の熱処理工程（次
工程のエミツタ層の拡散など）によって同時に画定され
る場合が多い。
第２図（ｆ）参照−次いで、内部ベース部分およびソー
ス・ドレイン電極部分を露出させた後、多結晶シリコン
膜（膜厚２０００人程度０をＣＶＤ法で被着し、その多
結晶シリコン膜に砒素イオンを注入して、ｎ型ドープド
多結晶シリコン膜７０．７１とし、更に、熱処理して内
部ベース部分にｎ＋型エミッタ層１４を拡散形成し、そ
の多結晶シリコン膜７０はエミッタ電極部分およびソー
ス・ドレイン電極部分にのみ残して、他を除去するパタ
ーンニングをおこなう。
ス・ドレイン電極部分を露出させた後、多結晶シリコン
膜（膜厚２０００人程度０をＣＶＤ法で被着し、その多
結晶シリコン膜に砒素イオンを注入して、ｎ型ドープド
多結晶シリコン膜７０．７１とし、更に、熱処理して内
部ベース部分にｎ＋型エミッタ層１４を拡散形成し、そ
の多結晶シリコン膜７０はエミッタ電極部分およびソー
ス・ドレイン電極部分にのみ残して、他を除去するパタ
ーンニングをおこなう。
しかる後、全面にＣＶＤ法によってＰＳＧ膜（または５
ｉ０２膜）を成長し、選択的に窓開けしてアルミニウム
膜からなるソース電極、ドレイン電極２５およびベース
電極１６．エミッタ電極１７（図示していないコレクタ
電極も含む）を形成して、第１図に示す断面図のように
仕上げる。
ｉ０２膜）を成長し、選択的に窓開けしてアルミニウム
膜からなるソース電極、ドレイン電極２５およびベース
電極１６．エミッタ電極１７（図示していないコレクタ
電極も含む）を形成して、第１図に示す断面図のように
仕上げる。
以上が本発明にかかる複合形ＩＣの形成方法の概要で、
このように形成すれば高速に動作する複合形ＩＣが得ら
れる。なお、本例は金属シリサイド膜または金属膜の例
としてＷ Ｓ ｉ ２膜を用いたが、その他の膜、例え
ば、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブ
デン（Ｍｏ） 、チタンシリサイド（ＴｉＳｉ２ ）膜
、モリブデンシリサイド（ＭｏＳｉ２）膜などの２層構
造の電極配線を設けても良い。
このように形成すれば高速に動作する複合形ＩＣが得ら
れる。なお、本例は金属シリサイド膜または金属膜の例
としてＷ Ｓ ｉ ２膜を用いたが、その他の膜、例え
ば、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブ
デン（Ｍｏ） 、チタンシリサイド（ＴｉＳｉ２ ）膜
、モリブデンシリサイド（ＭｏＳｉ２）膜などの２層構
造の電極配線を設けても良い。
［発明の効果］
以上の実施例の説明から明らかなように、本発明にかか
る半導体装置とその製造方法によれば、高性能な複合形
ＩＣなどの製造歩留の向上および品質の安定に大きく貢
献するものである。
る半導体装置とその製造方法によれば、高性能な複合形
ＩＣなどの製造歩留の向上および品質の安定に大きく貢
献するものである。
第１図は本発明にかかる複合形ｒｃの断面図、第２図（
ａｌ〜（ｆｌは本発明にかかる形成方法の工程順断面図
、 第３図は従来の複合形ＩＣの断面図である。 図において、 Ｂはバイポーラ素子領域、 ＭはＣＭＯ３のｎチャネル素子領域、 １はｐ型シリコン基板、２はフィールド絶縁膜、１１は
ｎ＋型埋没層、 １２はｎ型コレクタ層、１３はｐ＋
型ベース層、 １４はｎ＋型エミッタ層、１５はベース
引出し電極、１６はベース電極、１７はエミッタ電極、
２１はｐ型ウェル領域、２２はゲート絶縁膜、
２３はゲート電極、２４はｎ＋型ソース・ドレイン層、 ２５はソース電極またはドレイン電極、３５はｐ型ドー
プド多結晶シリコン膜からなるベース引出し電極、 ３３はｎ型ドープド多結晶シリコン膜とＷ Ｓ ｉ ２
膜からなる２層構造のゲート電極、 ４０、４１．４２．４３は５ｉ０２膜 を示している。 手Ｖ４ ＋： Ｄ−ａ−Ｊ４１−今Ｗ’ｙ ＩＣ−ｔ’
ｒｊｆｆＩ６第 １ 図 従五め荷合形ＩＣｎ１ケ面図 第 ３ ＦＡ
ａｌ〜（ｆｌは本発明にかかる形成方法の工程順断面図
、 第３図は従来の複合形ＩＣの断面図である。 図において、 Ｂはバイポーラ素子領域、 ＭはＣＭＯ３のｎチャネル素子領域、 １はｐ型シリコン基板、２はフィールド絶縁膜、１１は
ｎ＋型埋没層、 １２はｎ型コレクタ層、１３はｐ＋
型ベース層、 １４はｎ＋型エミッタ層、１５はベース
引出し電極、１６はベース電極、１７はエミッタ電極、
２１はｐ型ウェル領域、２２はゲート絶縁膜、
２３はゲート電極、２４はｎ＋型ソース・ドレイン層、 ２５はソース電極またはドレイン電極、３５はｐ型ドー
プド多結晶シリコン膜からなるベース引出し電極、 ３３はｎ型ドープド多結晶シリコン膜とＷ Ｓ ｉ ２
膜からなる２層構造のゲート電極、 ４０、４１．４２．４３は５ｉ０２膜 を示している。 手Ｖ４ ＋： Ｄ−ａ−Ｊ４１−今Ｗ’ｙ ＩＣ−ｔ’
ｒｊｆｆＩ６第 １ 図 従五め荷合形ＩＣｎ１ケ面図 第 ３ ＦＡ
Claims (2)
- （１）ｎ型にドープしたドープド多結晶シリコン膜と該
ドープド多結晶シリコン膜上に積層した金属膜あるいは
金属シリサイド膜からなる２層構造の電極配線と、ｐ型
にドープしたドープド多結晶シリコン膜のみからなる単
層の電極配線とを具備してなることを特徴とする半導体
装置。 - （２）半導体基板上にノンドープド多結晶シリコンを被
着し、イオン注入して選択的にｎ型にドープしたドープ
ド多結晶シリコン膜の部分と、ｐ型にドープしたドープ
ド多結晶シリコン膜の部分とを形成する工程、 次いで、ｐ型にドープしたドープド多結晶シリコン膜の
部分上に酸化シリコン膜を被覆し、ｎ型にドープしたド
ープド多結晶シリコン膜の部分上に選択的に金属シリサ
イド膜あるいは金属膜を被着する工程が含まれてなるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63099673A JPH01270260A (ja) | 1988-04-21 | 1988-04-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63099673A JPH01270260A (ja) | 1988-04-21 | 1988-04-21 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01270260A true JPH01270260A (ja) | 1989-10-27 |
Family
ID=14253550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63099673A Pending JPH01270260A (ja) | 1988-04-21 | 1988-04-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01270260A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072221A (en) * | 1997-06-30 | 2000-06-06 | Kabushiki Kaisha Toshiba | Semiconductor device having self-aligned contact plug and metallized gate electrode |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6196750A (ja) * | 1984-10-17 | 1986-05-15 | Oki Electric Ind Co Ltd | 半導体装置の配線構造 |
| JPS62155553A (ja) * | 1985-12-17 | 1987-07-10 | シ−メンス、アクチエンゲゼルシヤフト | バイポ−ラ・トランジスタとｃｍｏｓトランジスタの同時製造方法 |
-
1988
- 1988-04-21 JP JP63099673A patent/JPH01270260A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6196750A (ja) * | 1984-10-17 | 1986-05-15 | Oki Electric Ind Co Ltd | 半導体装置の配線構造 |
| JPS62155553A (ja) * | 1985-12-17 | 1987-07-10 | シ−メンス、アクチエンゲゼルシヤフト | バイポ−ラ・トランジスタとｃｍｏｓトランジスタの同時製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072221A (en) * | 1997-06-30 | 2000-06-06 | Kabushiki Kaisha Toshiba | Semiconductor device having self-aligned contact plug and metallized gate electrode |
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