JPH098228A - 半導体集積回路及びそのレイアウト手法 - Google Patents
半導体集積回路及びそのレイアウト手法Info
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- JPH098228A JPH098228A JP15921995A JP15921995A JPH098228A JP H098228 A JPH098228 A JP H098228A JP 15921995 A JP15921995 A JP 15921995A JP 15921995 A JP15921995 A JP 15921995A JP H098228 A JPH098228 A JP H098228A
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- 238000000034 method Methods 0.000 title claims description 26
- 238000003786 synthesis reaction Methods 0.000 claims abstract description 20
- 230000015572 biosynthetic process Effects 0.000 claims description 19
- 239000000872 buffer Substances 0.000 description 15
- 230000005484 gravity Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000011144 upstream manufacturing Methods 0.000 description 4
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- 238000010586 diagram Methods 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路チップ内のクロックスキュー
均等に抑える。 【構成】 半導体集積回路の基本ゲート部をＤ−ＦＦの
みを格子状に規則正しく配置したＤ−ＦＦ領域２とＤ−
ＦＦ以外の基本論理回路のみを配置した論理領域に分割
して配置する。Ｄ−ＦＦ領域２のＤ−ＦＦのデータライ
ンを所望の機能を実現する論理を構成するように論理領
域に配線する。Ｄ−ＦＦ領域２のＤ−ＦＦのデータライ
ンを所望の機能を実現する論理を構成するように論理領
域３に配線し，クロックツリーシンセシスをＤ−ＦＦ領
域２内のＤ−ＦＦのクロックラインに限定して適用す
る。 【効果】 半導体集積回路の回路規模やチップサイズの
影響を受けることなく半導体集積回路全域のクロックツ
リーを構成することができ，クロックスキューを均等に
抑えることを容易に可能にする。
均等に抑える。 【構成】 半導体集積回路の基本ゲート部をＤ−ＦＦの
みを格子状に規則正しく配置したＤ−ＦＦ領域２とＤ−
ＦＦ以外の基本論理回路のみを配置した論理領域に分割
して配置する。Ｄ−ＦＦ領域２のＤ−ＦＦのデータライ
ンを所望の機能を実現する論理を構成するように論理領
域に配線する。Ｄ−ＦＦ領域２のＤ−ＦＦのデータライ
ンを所望の機能を実現する論理を構成するように論理領
域３に配線し，クロックツリーシンセシスをＤ−ＦＦ領
域２内のＤ−ＦＦのクロックラインに限定して適用す
る。 【効果】 半導体集積回路の回路規模やチップサイズの
影響を受けることなく半導体集積回路全域のクロックツ
リーを構成することができ，クロックスキューを均等に
抑えることを容易に可能にする。
Description
【０００１】
【産業上の利用分野】本発明は，半導体集積回路及びそ
のレイアウト手法に関し，特にクロックツリーシンセシ
スを適用してクロックスキューを低減する半導体集積回
路及びそのレイアウト手法に関する。
のレイアウト手法に関し，特にクロックツリーシンセシ
スを適用してクロックスキューを低減する半導体集積回
路及びそのレイアウト手法に関する。
【０００２】
【従来の技術】図３は従来の半導体集積回路のレイアウ
ト手法の一例を示す説明図である。図３に示すように，
従来の半導体集積回路のレイアウト手法は，まず，半導
体集積回路チップ１のチップ面積が最小になるように望
まれた所定の機能を満たす回路を配置する。その後，配
置された遅延フリップフロップ（Ｄ−ＦＦ）４をいくつ
かのグループ８に分割する。続いて，そのグループ８内
の負荷や配線長が均等になるように考慮した重心にクロ
ックラインを駆動するバッファ６を挿入する。次に，こ
れらのバッファ６をまとめたいくつかのグループをつく
り，必要に応じて負荷や配線長が均等になるように考慮
した重心にバッファ７を挿入するという処理を階層的に
繰り返し，最終的に外部のクロック入力バッファ９に到
達して処理を終える。
ト手法の一例を示す説明図である。図３に示すように，
従来の半導体集積回路のレイアウト手法は，まず，半導
体集積回路チップ１のチップ面積が最小になるように望
まれた所定の機能を満たす回路を配置する。その後，配
置された遅延フリップフロップ（Ｄ−ＦＦ）４をいくつ
かのグループ８に分割する。続いて，そのグループ８内
の負荷や配線長が均等になるように考慮した重心にクロ
ックラインを駆動するバッファ６を挿入する。次に，こ
れらのバッファ６をまとめたいくつかのグループをつく
り，必要に応じて負荷や配線長が均等になるように考慮
した重心にバッファ７を挿入するという処理を階層的に
繰り返し，最終的に外部のクロック入力バッファ９に到
達して処理を終える。
【０００３】
【発明が解決しようとする課題】前述した従来の半導体
集積回路のレイアウト手法の一例は，半導体集積回路の
チップ面積の最小化に重点がおかれ，タイミングは重要
視されていない。したがって，所定の回路を配置した
際，回路を構成する遅延フリップフロップ（Ｄ−ＦＦ）
が半導体集積回路全域に渡って配置されてしまう。この
ため，所定の機能を満たす回路が大規模であるほど，ま
た，半導体集積回路のチップサイズが大きくなるほど，
クロックツリーシンセシスを適用しても，半導体集積回
路のＤ−ＦＦ間のクロックスキューを均等にすることが
困難になり，バラツキが大きくなってしまうという問題
点がある。このため，レイアウト後のＤ−ＦＦ間のタイ
ミング検証において，Ｄ−ＦＦのＡＣ規格を満足しない
場合が生じ，また，上流工程への後戻りが生じるという
問題点がある。さらに，上流工程への後戻り作業を何度
繰り返しても，Ｄ−ＦＦのタイミング問題が収束しない
場合が生じるという問題点がある。
集積回路のレイアウト手法の一例は，半導体集積回路の
チップ面積の最小化に重点がおかれ，タイミングは重要
視されていない。したがって，所定の回路を配置した
際，回路を構成する遅延フリップフロップ（Ｄ−ＦＦ）
が半導体集積回路全域に渡って配置されてしまう。この
ため，所定の機能を満たす回路が大規模であるほど，ま
た，半導体集積回路のチップサイズが大きくなるほど，
クロックツリーシンセシスを適用しても，半導体集積回
路のＤ−ＦＦ間のクロックスキューを均等にすることが
困難になり，バラツキが大きくなってしまうという問題
点がある。このため，レイアウト後のＤ−ＦＦ間のタイ
ミング検証において，Ｄ−ＦＦのＡＣ規格を満足しない
場合が生じ，また，上流工程への後戻りが生じるという
問題点がある。さらに，上流工程への後戻り作業を何度
繰り返しても，Ｄ−ＦＦのタイミング問題が収束しない
場合が生じるという問題点がある。
【０００４】そこで，本発明の第１技術的課題は，半導
体集積回路全体のクロックスキュー特性がＤ−ＦＦ領域
内のクロックスキュー特性によって与えられ，半導体集
積回路全域にクロックツリーシンセシスを適用する場合
に比較して，回路規模やチップサイズの影響を受けるこ
となく半導体集積回路全域のクロックツリーを構成する
ことができる半導体集積回路のレイアウト方法を提供す
ることにある。
体集積回路全体のクロックスキュー特性がＤ−ＦＦ領域
内のクロックスキュー特性によって与えられ，半導体集
積回路全域にクロックツリーシンセシスを適用する場合
に比較して，回路規模やチップサイズの影響を受けるこ
となく半導体集積回路全域のクロックツリーを構成する
ことができる半導体集積回路のレイアウト方法を提供す
ることにある。
【０００５】また，本発明の第２技術的課題は，半導体
集積回路全域のクロックスキューを均等に抑えることが
容易になる半導体集積回路のレイアウト方法を提供する
ことにある。
集積回路全域のクロックスキューを均等に抑えることが
容易になる半導体集積回路のレイアウト方法を提供する
ことにある。
【０００６】更に，本発明の第３技術的課題は，レイア
ウト後のＤ−ＦＦ間のタイミング検証時に，クロックス
キューに起因する上流工程への後戻りが生じることがな
く，また，Ｄ−ＦＦのタイミング問題が収束しなくなる
という現象が生じない半導体集積回路のレイアウト方法
を提供することにある。
ウト後のＤ−ＦＦ間のタイミング検証時に，クロックス
キューに起因する上流工程への後戻りが生じることがな
く，また，Ｄ−ＦＦのタイミング問題が収束しなくなる
という現象が生じない半導体集積回路のレイアウト方法
を提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば，半導体
集積回路のＤ−ＦＦのみを格子状に規則正しく配置した
Ｄ−ＦＦ領域と前記Ｄ−ＦＦ以外の基本論理回路のみを
配置した論理領域とに分割して配置された基本ゲート部
と，所定の機能を実現する論理を構成するように前記論
理領域に配置され，且つ前記Ｄ−ＦＦ領域の前記Ｄ−Ｆ
Ｆに接続されたデータラインと，前記Ｄ−ＦＦ領域内の
前記Ｄ−ＦＦのクロックラインに限定して適用されたク
ロックツリーシンセシスとを備えたことを特徴とする半
導体集積回路が得られる。
集積回路のＤ−ＦＦのみを格子状に規則正しく配置した
Ｄ−ＦＦ領域と前記Ｄ−ＦＦ以外の基本論理回路のみを
配置した論理領域とに分割して配置された基本ゲート部
と，所定の機能を実現する論理を構成するように前記論
理領域に配置され，且つ前記Ｄ−ＦＦ領域の前記Ｄ−Ｆ
Ｆに接続されたデータラインと，前記Ｄ−ＦＦ領域内の
前記Ｄ−ＦＦのクロックラインに限定して適用されたク
ロックツリーシンセシスとを備えたことを特徴とする半
導体集積回路が得られる。
【０００８】また，本発明によれば，前記半導体集積回
路において，前記クロックツリーシンセシスの適用箇所
を，前記半導体集積回路全域に比較して前記Ｄ−ＦＦが
規則正しく配置された小規模な領域に限定したことを特
徴とする半導体集積回路が得られる。
路において，前記クロックツリーシンセシスの適用箇所
を，前記半導体集積回路全域に比較して前記Ｄ−ＦＦが
規則正しく配置された小規模な領域に限定したことを特
徴とする半導体集積回路が得られる。
【０００９】また，本発明によれば，半導体集積回路の
レイアウト手法において，前記半導体集積回路の基本ゲ
ート部を，Ｄ−ＦＦのみを格子状に規則正しく配置した
Ｄ−ＦＦ領域と前記Ｄ−ＦＦ以外の基本論理回路のみを
配置した論理領域とに分割して配置して，前記Ｄ−ＦＦ
領域の前記Ｄ−ＦＦのデータラインを所定の機能を実現
する論理を構成するように論理領域に配線し，前記Ｄ−
ＦＦ領域内の前記Ｄ−ＦＦのクロックラインに限定して
クロックツリーシンセシスを適用することを特徴とする
半導体集積回路のレイアウト手法が得られる。
レイアウト手法において，前記半導体集積回路の基本ゲ
ート部を，Ｄ−ＦＦのみを格子状に規則正しく配置した
Ｄ−ＦＦ領域と前記Ｄ−ＦＦ以外の基本論理回路のみを
配置した論理領域とに分割して配置して，前記Ｄ−ＦＦ
領域の前記Ｄ−ＦＦのデータラインを所定の機能を実現
する論理を構成するように論理領域に配線し，前記Ｄ−
ＦＦ領域内の前記Ｄ−ＦＦのクロックラインに限定して
クロックツリーシンセシスを適用することを特徴とする
半導体集積回路のレイアウト手法が得られる。
【００１０】さらに，本発明によれば，前記半導体集積
回路のレイアウト手法において，前記クロックツリーシ
ンセシスの適用箇所を，前記半導体集積回路全域に比較
して前記Ｄ−ＦＦが規則正しく配置された小規模な領域
に限定することを特徴とする半導体集積回路のレイアウ
ト手法が得られる。
回路のレイアウト手法において，前記クロックツリーシ
ンセシスの適用箇所を，前記半導体集積回路全域に比較
して前記Ｄ−ＦＦが規則正しく配置された小規模な領域
に限定することを特徴とする半導体集積回路のレイアウ
ト手法が得られる。
【００１１】
【実施例】次に，本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の一実施例に係る半導体集積
回路の上面図である。図２は，本発明の一実施例の半導
体集積回路のレイアウト手法を施した半導体集積回路の
Ｄ−ＦＦ領域の拡大図である。
回路の上面図である。図２は，本発明の一実施例の半導
体集積回路のレイアウト手法を施した半導体集積回路の
Ｄ−ＦＦ領域の拡大図である。
【００１３】図１及び図２を参照して，半導体集積回路
チップ１の上には，基本ゲートが敷き詰められている。
半導体集積回路チップ１の一部の領域には，Ｄ−ＦＦ領
域２が形成されている。このＤ−ＦＦ領域２には，格子
状に規則正しくＤ−ＦＦ４のみが，Ｄ−ＦＦのグループ
８を成して配置されている。また，Ｄ−ＦＦ領域２以外
の領域３には，Ｄ−ＦＦ４以外の基本論理回路が形成さ
れている。さらに，Ｄ−ＦＦ領域２内のＤ−ＦＦ４に
は，データライン５が接続され，このデータライン５
は，Ｄ−ＦＦ４以外の基本論理回路のみを配置した領域
３に，望まれた所定の機能を実現する論理を構成するよ
うに配線されている。クロックツリーシンセシスは，Ｄ
−ＦＦ領域２に限定して適用されている。前述の通りＤ
−ＦＦ領域２は，半導体集積回路チップ１の一部の領域
にＤ−ＦＦ４を格子状に規則正しく配置しているため，
クロックツリーシンセシスのクロックツリーを構成する
Ｄ−ＦＦ４のグループ８のグループ分割が容易に行え
る。分割したグループ８内の重心にバッファ６が挿入さ
れている。Ｄ−ＦＦ４のグループ８間の重心にバッファ
７が挿入されている。これらのバッファ６及びバッファ
７はクロックライン１０によってクロック入力バッファ
９からバッファ７及びバッファ６の順に接続されてい
る。
チップ１の上には，基本ゲートが敷き詰められている。
半導体集積回路チップ１の一部の領域には，Ｄ−ＦＦ領
域２が形成されている。このＤ−ＦＦ領域２には，格子
状に規則正しくＤ−ＦＦ４のみが，Ｄ−ＦＦのグループ
８を成して配置されている。また，Ｄ−ＦＦ領域２以外
の領域３には，Ｄ−ＦＦ４以外の基本論理回路が形成さ
れている。さらに，Ｄ−ＦＦ領域２内のＤ−ＦＦ４に
は，データライン５が接続され，このデータライン５
は，Ｄ−ＦＦ４以外の基本論理回路のみを配置した領域
３に，望まれた所定の機能を実現する論理を構成するよ
うに配線されている。クロックツリーシンセシスは，Ｄ
−ＦＦ領域２に限定して適用されている。前述の通りＤ
−ＦＦ領域２は，半導体集積回路チップ１の一部の領域
にＤ−ＦＦ４を格子状に規則正しく配置しているため，
クロックツリーシンセシスのクロックツリーを構成する
Ｄ−ＦＦ４のグループ８のグループ分割が容易に行え
る。分割したグループ８内の重心にバッファ６が挿入さ
れている。Ｄ−ＦＦ４のグループ８間の重心にバッファ
７が挿入されている。これらのバッファ６及びバッファ
７はクロックライン１０によってクロック入力バッファ
９からバッファ７及びバッファ６の順に接続されてい
る。
【００１４】次に，図１及び図２に示した半導体集積回
路のレイアウト方法について説明する。基本ゲートが敷
き詰められた半導体集積回路チップ１の一部の領域にＤ
−ＦＦ４のみを格子状に規則正しく配置し，Ｄ−ＦＦ領
域２を形成する。また，Ｄ−ＦＦ４以外の基本論理回路
をＤ−ＦＦ領域２以外の領域３に形成する。さらに，Ｄ
−ＦＦ領域２内のＤ−ＦＦ４のデータライン５を，Ｄ−
ＦＦ４以外の基本論理回路のみを配置した領域３に，所
定の機能を実現する論理を構成するように配線する。
路のレイアウト方法について説明する。基本ゲートが敷
き詰められた半導体集積回路チップ１の一部の領域にＤ
−ＦＦ４のみを格子状に規則正しく配置し，Ｄ−ＦＦ領
域２を形成する。また，Ｄ−ＦＦ４以外の基本論理回路
をＤ−ＦＦ領域２以外の領域３に形成する。さらに，Ｄ
−ＦＦ領域２内のＤ−ＦＦ４のデータライン５を，Ｄ−
ＦＦ４以外の基本論理回路のみを配置した領域３に，所
定の機能を実現する論理を構成するように配線する。
【００１５】次に，クロックツリーシンセシスをＤ−Ｆ
Ｆ領域２に限定して適用する。前述の通りＤ−ＦＦ領域
２は，半導体集積回路チップ１の一部の領域にＤ−ＦＦ
４を格子状に規則正しく配置しているため，クロックツ
リーシンセシスの処理の第１ステップである，クロック
ツリーを構成するＤ−ＦＦ４のグループ分割が容易に行
える。
Ｆ領域２に限定して適用する。前述の通りＤ−ＦＦ領域
２は，半導体集積回路チップ１の一部の領域にＤ−ＦＦ
４を格子状に規則正しく配置しているため，クロックツ
リーシンセシスの処理の第１ステップである，クロック
ツリーを構成するＤ−ＦＦ４のグループ分割が容易に行
える。
【００１６】さらに，分割したグループ内にバッファ６
を挿入する処理も容易に重心に挿入することができる。
同様に，分割されたＤ−ＦＦ４のグループが隣接して規
則正しく存在するため，第２ステップであるＤ−ＦＦ４
のグループ間にバッファ７を挿入する処理についても容
易にＤ−ＦＦ４のグループ間の重心に挿入することがで
きる。
を挿入する処理も容易に重心に挿入することができる。
同様に，分割されたＤ−ＦＦ４のグループが隣接して規
則正しく存在するため，第２ステップであるＤ−ＦＦ４
のグループ間にバッファ７を挿入する処理についても容
易にＤ−ＦＦ４のグループ間の重心に挿入することがで
きる。
【００１７】このように，Ｄ−ＦＦ領域２内に限定して
クロックツリーシンセシスを適用することにより，半導
体集積回路全体のクロックスキューを回路規模やチップ
サイズの影響を受けることなく，均等に抑えることが容
易になる。
クロックツリーシンセシスを適用することにより，半導
体集積回路全体のクロックスキューを回路規模やチップ
サイズの影響を受けることなく，均等に抑えることが容
易になる。
【００１８】
【発明の効果】以上，説明したように本発明では，半導
体集積回路の基本ゲート部をＤ−ＦＦのみを格子状に規
則正しく配置したＤ−ＦＦ領域と，Ｄ−ＦＦ以外の基本
論理回路のみを配置した論理領域に分割して配置し，Ｄ
−ＦＦ領域のＤ−ＦＦのデータラインを所定の機能を実
現する論理を構成するように論理領域に配線し，クロッ
クツリーシンセシスをＤ−ＦＦ領域内のＤ−ＦＦのクロ
ックラインに限定して適用する半導体集積回路のレイア
ウト手法にしたので，半導体集積回路全体のクロックス
キュー特性がＤ−ＦＦ領域内のクロックスキュー特性に
よって与えられ，半導体集積回路全域にクロックツリー
シンセシスを適用する場合に比較して，回路規模やチッ
プサイズの影響を受けることなく半導体集積回路全域の
クロックツリーを構成することができるという効果を有
する。
体集積回路の基本ゲート部をＤ−ＦＦのみを格子状に規
則正しく配置したＤ−ＦＦ領域と，Ｄ−ＦＦ以外の基本
論理回路のみを配置した論理領域に分割して配置し，Ｄ
−ＦＦ領域のＤ−ＦＦのデータラインを所定の機能を実
現する論理を構成するように論理領域に配線し，クロッ
クツリーシンセシスをＤ−ＦＦ領域内のＤ−ＦＦのクロ
ックラインに限定して適用する半導体集積回路のレイア
ウト手法にしたので，半導体集積回路全体のクロックス
キュー特性がＤ−ＦＦ領域内のクロックスキュー特性に
よって与えられ，半導体集積回路全域にクロックツリー
シンセシスを適用する場合に比較して，回路規模やチッ
プサイズの影響を受けることなく半導体集積回路全域の
クロックツリーを構成することができるという効果を有
する。
【００１９】また，本発明では，クロックツリーシンセ
シスの適用箇所を，半導体集積回路全域に比較してＤ−
ＦＦが規則正しく配置された小規模な領域に限定したの
で，半導体集積回路全域のクロックスキューを均等に抑
えることが容易になるという効果を有する。
シスの適用箇所を，半導体集積回路全域に比較してＤ−
ＦＦが規則正しく配置された小規模な領域に限定したの
で，半導体集積回路全域のクロックスキューを均等に抑
えることが容易になるという効果を有する。
【００２０】更に，本発明では，レイアウト後のＤ−Ｆ
Ｆ間のタイミング検証時に，クロックスキューに起因す
る上流工程への後戻りが生じることがないという効果を
有し，Ｄ−ＦＦのタイミング問題が収束しなくなるとい
う現象が生じないという効果を有する。
Ｆ間のタイミング検証時に，クロックスキューに起因す
る上流工程への後戻りが生じることがないという効果を
有し，Ｄ−ＦＦのタイミング問題が収束しなくなるとい
う現象が生じないという効果を有する。
【図１】本発明の一実施例の上面図である。
【図２】本発明の一実施例のＤ−ＦＦ領域の拡大図であ
る。
る。
【図３】従来の半導体集積回路のレイアウト手法の一実
施例の上面図である。
施例の上面図である。
【符号の説明】 １ 半導体集積回路チップ ２ Ｄ−ＦＦ領域 ３ Ｄ−ＦＦ以外の基本論理回路を形成した領域 ４ Ｄ−ＦＦ ５ Ｄ−ＦＦのデータライン ６ Ｄ−ＦＦのグループ内に挿入されるバッファ ７ Ｄ−ＦＦのグループ間に挿入されるバッファ ８ Ｄ−ＦＦのグループ ９ クロック入力バッファ
Claims (4)
- 【請求項１】 半導体集積回路のＤ−ＦＦのみを格子状
に規則正しく配置したＤ−ＦＦ領域と前記Ｄ−ＦＦ以外
の基本論理回路のみを配置した論理領域とに分割して配
置された基本ゲート部と，所定の機能を実現する論理を
構成するように前記論理領域に配置され，且つ前記Ｄ−
ＦＦ領域の前記Ｄ−ＦＦに接続されたデータラインと，
前記Ｄ−ＦＦ領域内の前記Ｄ−ＦＦのクロックラインに
限定して適用されたクロックツリーシンセシスとを備え
たことを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て，前記クロックツリーシンセシスの適用箇所を，前記
半導体集積回路全域に比較して前記Ｄ−ＦＦが規則正し
く配置された小規模な領域に限定したことを特徴とする
半導体集積回路。 - 【請求項３】 半導体集積回路のレイアウト手法におい
て，前記半導体集積回路の基本ゲート部を，Ｄ−ＦＦの
みを格子状に規則正しく配置したＤ−ＦＦ領域と前記Ｄ
−ＦＦ以外の基本論理回路のみを配置した論理領域とに
分割して配置して，前記Ｄ−ＦＦ領域の前記Ｄ−ＦＦの
データラインを所定の機能を実現する論理を構成するよ
うに論理領域に配線し，前記Ｄ−ＦＦ領域内の前記Ｄ−
ＦＦのクロックラインに限定してクロックツリーシンセ
シスを適用することを特徴とする半導体集積回路のレイ
アウト手法。 - 【請求項４】 請求項３記載の半導体集積回路のレイア
ウト手法において，前記クロックツリーシンセシスの適
用箇所を，前記半導体集積回路全域に比較して前記Ｄ−
ＦＦが規則正しく配置された小規模な領域に限定するこ
とを特徴とする半導体集積回路のレイアウト手法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7159219A JP2850945B2 (ja) | 1995-06-26 | 1995-06-26 | 半導体集積回路及びそのレイアウト手法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7159219A JP2850945B2 (ja) | 1995-06-26 | 1995-06-26 | 半導体集積回路及びそのレイアウト手法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098228A true JPH098228A (ja) | 1997-01-10 |
| JP2850945B2 JP2850945B2 (ja) | 1999-01-27 |
Family
ID=15688943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7159219A Expired - Fee Related JP2850945B2 (ja) | 1995-06-26 | 1995-06-26 | 半導体集積回路及びそのレイアウト手法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850945B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5063958B2 (ja) * | 2006-08-18 | 2012-10-31 | 川崎マイクロエレクトロニクス株式会社 | 半導体集積回路および半導体集積回路の設計方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112205A (ja) * | 1992-05-25 | 1994-04-22 | Matsushita Electron Corp | 半導体集積回路装置 |
| JPH0722511A (ja) * | 1993-07-05 | 1995-01-24 | Mitsubishi Electric Corp | 半導体装置 |
-
1995
- 1995-06-26 JP JP7159219A patent/JP2850945B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112205A (ja) * | 1992-05-25 | 1994-04-22 | Matsushita Electron Corp | 半導体集積回路装置 |
| JPH0722511A (ja) * | 1993-07-05 | 1995-01-24 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2850945B2 (ja) | 1999-01-27 |
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