JPH0628294B2 - ｂｉ−ＣＭＯＳ半導体装置の製造方法 - Google Patents

ｂｉ−ＣＭＯＳ半導体装置の製造方法

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JPH0628294B2
JPH0628294B2 JP63228906A JP22890688A JPH0628294B2 JP H0628294 B2 JPH0628294 B2 JP H0628294B2 JP 63228906 A JP63228906 A JP 63228906A JP 22890688 A JP22890688 A JP 22890688A JP H0628294 B2 JPH0628294 B2 JP H0628294B2
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チョ ウク−ラエ
ヨン ジョン−ミル
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Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は半導体装置の製造方法に関するもので、特に単
結晶シリコン半導体基板上にバイポーラトランジスタと
CMOSトランジスタと MOSキャパシターと抵抗とを具備す
る半導体装置を同一の半導体チップ上に製造する方法に
関するものである。
＜従来の技術と解決しようとする課題＞ 半導体基板上にバイポーラトランジスタとCMOSトランジ
スタとが製造されている半導体装置を一般にbi-CMOS と
いう。
従来、VLSI級のbi-CMOS 技術は高性能メモリやロジック
のみを目差して開発されていたので、高集積度、高速ロ
ジックの用途に主に適合した。従来、高性能メモリ及び
高性能ロジックのためのbi-CMOS 技術は1986年２月に発
行されたISSCC Digest of Technical Papers 212頁及び
1986年５月に発行されたCICC Tech. Dig. 68頁に開示さ
れたことがある。
しかしながら上記のような従来の技術によって高性能デ
ィジタル及びアナログVLSI機能を同一のチップ上に具現
しようとしても、精密なアナログの機能及び高速、高集
積ディジタル機能を具現するためのMOS 素子、バイポー
ラ素子、抵抗、キャパシター等が最適化されて具備され
ていないのでその性能及び応用分野が制限されてきた。
したがって、本発明の目的は、高集積、高性能MOS トラ
ンジスタの製造と同時に高負荷駆動力及び高性能のマッ
チング特性がすぐれる金属エミッター接続型のバイポー
ラトランジスタと、低電流において高速特性を持つ多結
晶シリコンエミッター接続型のバイポーラトランジスタ
を形成させて高集積の高速ディジタル及び精密なアナロ
グに使用することができるbi-CMOS 半導体装置を最小限
の工程で製造するbi-CMOS 半導体装置の製造方法を提供
することにある。
一方多結晶シリコンエミッター接続型のバイポーラ素子
の単結晶エミッター領域と多結晶シリコン間の界面が素
子の特性及び回路の特性に及ぼす影響に対しては1987年
６月に発行されたIEEE、ED−34No. 6、1346〜1353頁及
び1986年５月に発行されたSymp. VLSI Tech. Dig. Pape
rs47〜48頁に開示されたことがある。
本発明の又他の目的は、 MOSキャパシター及び抵抗を M
OSトランジスタ及びバイポーラトランジスタと同一のチ
ップに簡単な工程によって形成することができ、又これ
らの連結関係を便利にして最小限の工程で最大限高性能
の素子を得ることができるbi-CMOS 半導体装置の製造方
法を提供することにある。
＜実施例＞ 以下、本発明の実施例を添付図面を参照して詳細に説明
する。
第１図 (A)〜(T) 及び第１図(A′)〜(T′)は本発明に係
るbi-CMOS 半導体装置の製造方法を工程順に示した断面
図である。
第１図 (A)〜(T) 及び第１図(A′)〜(T′)は各々同一基
板上における同一工程を示すことに留意しなければなら
ない。
第１図 (A)及び第１図(A′)に示したように、通常の酸
化処理工程により、＜１００＞方向の２〜２０Ω・cm程
度の「シリコン基板」としてのＰ型単結晶シリコン基板
（以下、基板と称する）１の全面にマスキングのための
シリコン酸化膜層２を形成した後、上記のシリコン酸化
膜層２の上部に第１の感光物質３を塗布し、PMOSトラン
ジスタの基板領域（又はウェル）と多結晶シリコンエミ
ッター接続型ＮＰＮトランジスタと金属エミッター接続
型のＮＰＮトランジスタのコレクター領域を形成するた
めの窓（Window）４、５、６を通常の写真蝕刻方法によ
って形成して燐等の５価不純物を１６０KeV 程度の高エ
ネルギーにて線量１０12〜１０14ions/cm2程度でイオン
注入することによってＮ型イオン注入領域７、８、９を
形成する。
その後、第１図 (B)及び第１図(B′)に示したように上
記の燐等の５価不純物のイオン注入時にマスクとして使
用された第１の感光物質３を除去した後1000℃〜1200℃
の酸素及び窒素雰囲気内で上記のＮ型イオン注入領域
７、８、９を活性化して拡散させ、深さ約2.5 μｍのＮ
型第１基板領域１０、Ｎ型第３基板領域１１、Ｎ型第４
基板領域１２を形成する。又、上記の第１基板領域１０
と第３基板領域１１との間の基板１は以後の工程でNMOS
トランジスタが形成される第２基板領域である。
その後、上記の基板１上のシリコン酸化膜層２をすべて
除去した後上記の基板１の表面上に厚さ５００Å程度の
酸化膜層１３を形成し、この酸化膜層１３の上部には通
常の低圧 CVD(Low Pressure Chemical Vapor Depositio
n)方法によってSi3N4の窒化膜層１４を厚さ1500Å程度
で形成する。酸化膜層１３と窒化膜層１４とで構成され
るマスキング層は以後の酸化工程においてこのマスキン
グ層の下部の基板１の表面のシリコンの酸化を防止する
役割をする。
上記の酸化膜層１３と窒化膜層１４とで構成されたマス
キング層の上部には第２の感光物質１５が通常の方法に
よって形成される。この感光物質１５は、「第１MOS 電
解効果トランジスタ」としてのPMOS FETが形成されるＮ
型第１基板領域１０の接続領域部分１００とPMOS FETが
形成される領域１０１、「第２MOS 電解効果トランジス
タ」としてNMOS FETが形成される領域102 と上記の第２
基板領域の接続領域103 、そして、 NPNトランジスタが
形成される領域１０４と１０５、 MOSキャパシターの形
成領域１０６と抵抗領域１０７及び接続領域１０８を覆
っている。
そして第２の感光物質１５をエッチングマスクにして第
１図(c)及び第１図(C′)の上部の窒化膜層１４中のマス
クされずに露出された窒化膜層をエッチングした後、上
記の第２の感光物質１５を除去する。
その後、素子間の電気的な隔離のために第３の感光物質
１６を第１図 (D)及び第１図(D′)のように形成させ、
硼素等の３価不純物の元素を３０KeV 程度の低エネルギ
ーにて線量１０12〜１０14ions/ cm2でイオン注入する
ことによりＰ型イオン注入領域１７を形成し、その後第
３の感光物質１６を除去して「第１酸化膜層」としての
酸化膜層１８を第１図 (E)及び第１図(E′)のように形
成する。
この時の酸化工程においてはマスキング層としての酸化
膜層１３及び窒化膜層１４の下部の基板１の表面には酸
化膜が成長せずに上記のマスキング層にて保護されなか
った領域の基板１に酸化膜が成長する。
又、上記のイオン注入領域１７が活性化されて、第１図
(E)及び第１図(E′)のように素子間のチャネル形成を
防止する高濃度Ｐ＋の「チャネルストッパー領域」とし
てのチャネル防止領域１９が形成される。
上記のように酸化膜層１８を成長させてからマスクの使
用なしに通常の窒化膜のエッチング方法にて窒化膜層１
４を除去した後、基板１の表面を精製をするための熱処
理犠牲酸化工程を進行して犠牲酸化膜層 (sacrificial
oxide layer)２０を作る。
その後、受動素子であるMOS キャパシターの形成のため
の第４の感光物質２１を第１図 (G)及び第１図(G′)の
ように形成させ、MOS キャパシターの部位１０９に砒素
等の５価不純物の元素を線量１０15〜１０16ions/cm2程
度でイオン注入してＮ型イオン注入領域２２を形成した
後第４の感光物質２１を除去する。
その後、基板１上部の薄い犠牲酸化膜層２０をマスクの
使用なしにHF溶液でエッチングすると、酸化膜層１８は
上記の薄い犠牲酸化膜層２０の厚さ分だけエッチングさ
れて新たな酸化膜層になり、酸化膜層１８が形成されて
いない残りの部分は基板１が露出される。
その後、露出された基板１に更に MOS素子のゲート酸化
膜の形成及びキャパシターの誘電体のための「第２酸化
膜層」としての酸化膜層２３を２００〜５００Å程度の
厚さで通常の熱処理酸化工程の方法によって第１図 (H)
及び第１図(H′)のように形成する。
この時、上記の第１図 (G)及び第１図(G′)の工程でイ
オン注入された領域２２が活性化されて第１図(H′)の
ようにMOS キャパシターの電極領域２４を形成する。
その後、NMOS FETとPMOS FETとのスレショルド電圧 (th
reshold voltage)を調節するための基板１の全面に硼素
等の３価不純物の元素を３０KeV 程度の低エネルギーに
て線量１０11〜１０13ions/cm2程度でイオン注入する。
その後、MOS トランジスタのゲート電極の物質と連結素
子の物質、そしてキャパシター誘電体の上部に一定の面
積を持つ電極板の物質として利用される「第１多結晶シ
リコン層」としての１次多結晶シリコン２５を通常の方
法によってシリコンのすべての表面に形成させた後、１
次多結晶シリコン層２５の抵抗を低くするために通常の
方法によって燐等の５価不純物の元素を浸透させる。例
えば、９００℃で POC l3 を使用して１次多結シリコン
の抵抗を２０Ω／□程度にする。
その後、第１図(I) 及び第１図(I′)に示したように、P
MOS FETのゲート上部の多結晶シリコン層の領域１１
０、NMOS FETのゲート上部の多結晶シリコン層の領域１
１１、キャパシター誘電体層の上部の電極板の領域の多
結晶シリコン層１１２、連結素子の領域の多結晶シリコ
ン層の領域即ち以後の工程で２次多結晶シリコンと接続
する部位である１次多結晶シリコン領域１１３を残すよ
うにするために第５の感光物質２６を形成させ、多結晶
シリコン層２５を通常の蝕刻方法によって除去した後第
５の感光物質２６を通常の方法によって除去する。
その後、バイポーラトランジスタのベース領域形成のた
めの第６の感光物質２７を第１図 (J)及び第１図(J′)
のように形成させ、硼素等の３価不純物の元素をエネル
ギー約７０KeV 程度にて線量１×１０12〜５×１０13io
ns/cm2程度でイオン注入して非補償型 (Non-Compensate
d)のエミッター領域を形成するためのＰ型の「ベース領
域」としての活性ベース領域２８を形成し、マスキング
膜として使用された第６の感光物質２７を除去してから
活性ベース領域２８に注入された硼素等の３価不純物を
活性化させるための熱処理工程を通常の方法で行う。
その後、第１図 (K)及び第１図(K′)のようにシリコン
表面の上部にＬＤＤ (Lightly Doped Drain)用の第７の
感光物質２９を形成して燐等の５価不純物の元素を線量
１０12〜１０14ions/cm2で３０KeV 程度のエネルギーに
てNMOS FETのソースとドレインの領域のみにイオン注入
し、低濃度のドープドレイン (LDD)類型のNMOS FETの
「第１ソース及びドレイン領域」としてのソース及びド
レイン領域３０を形成する。
低濃度のソース及びドレイン領域３０を形成した後第７
感光物質２９を除去してから９００℃程度の温度で通常
の方法によって熱処理酸化工程を進行し、５００Å程度
の「第３酸化膜層」としての酸化膜層３１を１次多結晶
シリコン２５上に形成させ、シリコンのすべての表面の
上部に第１図(L) 及び第１図(L′)に示しているように
通常のＣＶＤ方法によって「第４酸化膜層」としての酸
化膜層３２を形成する。
その後、上記の熱処理酸化工程で形成された酸化膜層３
１と、ＣＶＤ方法によって形成された酸化膜層３２を通
常の乾式の蝕刻方法を使用して処理することにより第１
図 (M)及び第１図(M′)に図示したようにNMOSトランジ
スタのゲート電極の側壁とPMOSトランジスタのゲート電
極の側壁の酸化膜層スペーサー３３、３４を形成すると
共にMOS キャパシターの下部電極の接続領域１１４と抵
抗の基板接続の領域１１５を形成する。
上記の酸化膜スペーサー３３は以後の工程でＬＤＤ構造
のNMOSトランジスタの高濃度ソース及びドレイン領域形
成のためのイオン注入工程でのマスクになり、ＬＤＤ構
造のNMOSトランジスタになるようにする。
その後、第１図 (N)及び第１図(N′)のようにシリコン
表面の上部に第８の感光物質３５を形成させ、砒素等の
５価不純物の元素を線量１０14〜１０16ions/cm2で４０
〜８０KeV 程度のエネルギーにてイオン注入し、PMOS F
ETの第１基板領域１０の接続領域３６、NMOS FETの上記
第２基板領域の「第２ソース及びドレイン領域」として
のソース及びドレイン領域３７、「第２バイポーラトラ
ンジスタ」としての金属エミッター接続型のＮＰＮトラ
ンジスタのエミッター領域３８、「第１バイポーラトラ
ンジスタ」としての多結晶シリコンエミッター接続型の
ＮＰＮトランジスタの第３基板領域１１のコレクター接
続領域３９、そして金属エミッター接続型のＮＰＮトラ
ンジスタの第４基板領域１２のコレクター接続領域４
０、そして抵抗の下部領域４１を形成した後、第８の感
光物質３５を除去する。
本発明の上記の実施例においては第７の感光物質２９を
使用して選択的にＬＤＤイオンを注入した後ＮＰＮトラ
ンジスタを形成したが、ＮＰＮトランジスタのベース濃
度がＬＤＤイオンの注入によって大きな影響を受けない
程高い場合には、第７の感光物質２９を形成しないでＬ
ＤＤイオンを注入してＬＤＤ構造のＮＰＮトランジスタ
を形成することができる。
その後、第１図 (0)及び第１図(0′)のように基板表面
の上部に第９の感光物質４２を形成して硼素等の３価不
純物を線量１０15〜１０16ions/cm2で３０KeV 程度の低
エネルギーにてイオン注入し、PMOS FETのソース及びド
レイン領域４３、NMOS FETの基板１の接続領域４４、多
結晶シリコンエミッター接続型のバイポーラＮＰＮトラ
ンジスタのベース領域２８の接続領域４５、そして金属
エミッター接続型ＮＰＮトランジスタのベース領域２８
の接続領域４６を形成し、第９の感光物質４２を除去す
る。
その後、シリコンの全表面上に通常の CVD方法によって
「第５酸化膜層」としての酸化膜層４７を形成し、通常
の方法によって酸化膜層４７の膜質を高密度化する。
その後上記の酸化膜層４７の上部全面に第１０の感光物
質４８を塗布し、多結晶シリコンエミッター接続型のＮ
ＰＮトランジスタのエミッター領域５２と抵抗部位のバ
ッティングコンタクト (butting contact)５０、１次多
結晶シリコンと２次多結晶シリコンのコンタクト部位５
１に通常の写真蝕刻の方法によって窓を形成し、砒素等
の５価不純物を線量１０15〜１０16ions/cm2程度で４０
KeV 程度のエネルギーにてイオン注入する。すると第１
図(P) 及び第１図(P′)のように多結晶シリコンエミッ
ター接続型のＮＰＮトランジスタのエミッター領域５２
と、オーム接触に有利な高濃度の抵抗部位のバッティン
グコンタクト領域５０及び１次多結晶シリコンと２次多
結晶シリコンのコンタクト部位が形成される。
その後第１０の感光物質４８を除去した後、多結晶シリ
コンエミッター接続型の電極物質と多結晶シリコン物質
を利用した受動素子である抵抗素子及び連結役割物質と
して使用するためにシリコン基板の全ての表面に「第２
多結晶シリコン層」としての２次多結晶シリコン層５３
を通常の方法によって形成させる。
その後、第１図 (Q)及び第１図(Q′)に示したように多
結晶シリコン領域１１７と、バッティングコンタクト領
域５０及び「高抵抗部位」としてのＧΩ／□単位の抵抗
素子領域の２次多結晶シリコン領域１１８、２次多結晶
シリコン層を利用した「低抵抗部位」としての数百Ω／
□の素子領域１１９、そして１次多結晶シリコンと連結
するための２次多結晶シリコン部分１２０のみの多結晶
シリコン層を残すようにするために第１１感光物質５４
を形成させ、多結晶シリコン層５３を通常の蝕刻方法に
よって除去した後第１１の感光物質５４を通常の方法で
除去する。
その後、多結晶シリコン物質で作られた受動素子の電気
的な特性の大きさを選択的に調節するために第１２の感
光物質５５を第１図 (R)及び第１図(R′)のように形成
させてＧΩ／□程度の抵抗領域１１８ａの部分が保護さ
れるようにマスキングし、バッティングコンタクト領域
５０、１次多結晶シリコンと２次多結晶シリコンのコン
タクト部位５１、多結晶シリコンエミッター領域５２に
面抵抗が数百Ω／□程度得られるように砒素等の５価不
純物を適当な線量で注入してから第１２の感光物質５５
を通常の方法によって除去する。
その後、シリコンの全表面の上部に通常のＣＶＤ方法に
より「第６酸化膜」としての酸化膜層５６を形成し、そ
して熱処理工程を進行して領域４３、４４、４５、４
６、３６、３７、３８、５２に注入された不純物の活性
化及び上記の酸化膜層５６の結集化を成す。
その後、基板のすべての面に第１３の感光物質５７を第
１図 (S)及び第１図(S′)のように形成し、PMOS FETの
第１基板領域１０の接続領域窓１２１とソース及びドレ
イン領域窓１２２、NMOS FETのソース及びドレイン領域
窓１２３と第２基板領域の接続領域窓１２４、多結晶シ
リコンエミッター接続型のバイポーラＮＰＮトランジス
タのベース接続領域窓１２５とエミッター接続領域窓１
２６及びコレクター接続領域窓１２７そして金属エミッ
ター接続型のＮＰＮトランジスタのエミッター接続領域
窓１２８とベース接続領域窓１２９及びコレクター接続
領域窓１３０、１次多結晶シリコンコンタクト及び２次
多結晶シリコンコンタクト１３１〜１３４を穿ってや
る。
その後、上記の第１３の感光物質５７を除去して第１図
(T)及び第１図(T′)のように金属層５８を通常の方法
で真空蒸着して形成させる。その後、第１４の感光物質
５９を形成し、金属層５８を蝕刻すると第１図(T) 及び
第１図(T′)のようにPMOS FETの第１基板領域１０の接
続電極１３５とソース及びドレイン電極１３６、NMOS F
ETのソース及びドレイン電極１３７と第２基板領域の接
続電極１３８、多結晶シリコンエミッター接続型のバイ
ポーラトランジスタのエミッター電極１３９とベース電
極１４０及び第３基板領域１１のコレクター電極１４
１、そして金属エミッター接続型のバイポーラＮＰＮト
ランジスタのエミッター電極１４２、ベース電極１４
３、第４基板領域１２のコレクター電極１４４、MOS キ
ャパシターの電極１４５、１４６、ＧΩ／□及び数百Ω
／□単位の抵抗領域の電極１４７〜１４９、１次多結晶
シリコンと２次多結晶シリコンの接触部位の電極１５０
を形成した後第１４の感光物質５９を通常の方法によっ
て除去する。
上記のように第１４の感光物質５９を除去した後上記の
半導体装置を保護するための保護膜層６０を形成し、導
線熔接のためのパッドを露出する。
上記の実施例においては多結晶シリコン接続型の第１ N
PNトランジスタのエミッター領域５２の形成において、
第１図 (P)のようにイオンを注入してエミッター領域５
２を形成した後２次多結晶シリコン層５３をエミッター
領域５２の上部に形成させ、２次多結晶シリコン層５３
にＮ型のイオンを注入して基板１の上部のすべての面に
酸化膜５６を形成した後熱処理工程にて上記のイオン注
入された不純物を活性化した。
しかし、多結晶シリコンエミッター接続型のＮＰＮトラ
ンジスタのエミッター領域５２は次のような方法によっ
て形成することもできる。
即ち、第１図 (0)及び第１図(0′)の工程後基板上部の
マスク層を除去し、基板のすべての面にＣＶＤ酸化膜４
７を形成した後上記の工程で注入された不純物を活性化
させる。その後、第１ＮＰＮトランジスタのエミッター
領域５２の形成のための窓４９を形成する。その後、上
記の窓４９が形成されたエミッター領域５２の上部に２
次多結晶シリコン層５３を形成し、高濃度のイオンを注
入した後基板の上部のすべての面にＣＶＤ酸化膜層を形
成し、熱処理工程を経て上記の２次多結晶シリコン層５
３に注入された不純物が活性化してベース領域２８に高
濃度のＮ型の第１バイポーラトランジスタのエミッター
領域５２を形成することができる。
第２図は上記のような製造工程を経て完成されたbi-CMO
S 半導体装置の最終断面図で、領域ａはPMOSトランジス
タの領域であり、領域ｂはＬＤＤ構造のNMOSトランジス
タの領域であり、領域ｃは多結晶シリコンエミッター接
続型のＮＰＮトランジスタの領域であり、領域ｄは金属
エミッター接続型のＮＰＮトランジスタ領域であり、領
域ｅはMOS キャパシター領域であり、領域ｆはＧΩ／□
程度の抵抗を持つ多結晶シリコン抵抗領域であり、領域
ｇはバッティングコンタクト領域であり、領域ｈは数百
Ω／□程度の抵抗を持つ多結晶シリコン抵抗領域であ
り、領域ｉは１次多結晶シリコン層と２次多結晶シリコ
ン領域を接続させる領域である。
第３図は本発明に係る他の実施例の能動素子の部分を示
した最終断面図である。
上記の第１図 (A)〜(T) に示された実施例においては３
重の拡散構造に準じた本発明の１実施例が説明された
が、本発明に係るbi-CMOS 半導体装置の製造方法は第３
図に図示したような埋没層６２、６３、６４とエピタキ
シャル層６５を持つ構造のbi-CMOS 半導体装置の製造に
も適合する。
第３図に図示したようなbi-CMOS 構造は低濃度の第１導
電型の単結晶シリコン基板６１上に第２導電型の埋没層
６２、６３、６４を形成した後基板６１表面のすべての
面に高濃度の第１導電型のエピタキシャル層６５を形成
する。
その後、第１導電型のチャネルを持つ第１MOS トランジ
スタを形成する第１基板領域６６と第１及び第２バイポ
ーラトランジスタを形成する第３及び第４基板領域６
７、６８を上記の第２導電型の埋没層６２、６３、６４
上に各々形成する。又、第１基板領域６６と第３基板領
域６７との間のエピタキシャル層６５は第２MOS トラン
ジスタが形成される第２基板領域となる。
その後、第１図 (C)〜(T) のような工程を順次行うが重
複する説明は省略する。そして第３図に図示したように
Ｐチャネル電界効果トランジスタのＮチャネル電界効果
トランジスタと多結晶シリコンエミッター接続型のバイ
ポーラトランジスタと金属エミッター接続型のバイポー
ラトランジスタを具備したbi-CMOS 半導体装置を製造す
ることができる。
実際に＜１００＞方向の 0.006〜 0.1Ω・cm程度のＰ型
単結晶シリコンの基板６１上にＮ＋埋没層６２、６３、
６４を形成し、５Ω・cmのＰ型エピタキシャル層６５を
成長させた後Ｎ型の第１基板領域６６と第３基板領域６
７及び第４基板領域６８を形成した後第１図 (C)〜(T)
の工程を順次に行うことにより上記第３図のようなbi-C
MOS 半導体装置を製造することができる。
第４図は本発明に係る更に他の実施例を示すbi-CMOS 半
導体装置の製造方法の工程図である。
先ず、第１図のようなＰ型単結晶シリコンの基板又は第
３図のように低濃度のＰ型単結晶シリコン基板上に高濃
度のＰ型エピタキシャル層を形成し、その基板上に第１
図 (A)から第１図(J) 迄の工程と同一な工程を行う。
尚、同一符号を使用し、重複する説明は省略する。
その後、上記の基板の上部に残っている第６の感光物質
２７と素子形成領域の上部の酸化膜層２３を除去する。
その後、第４図 (N)のようにシリコン基板１の表面の上
部に第８の感光物質３５を形成させ、砒素等の５価不純
物の元素を線量１０14〜１０16ions/cm2で４０〜８０Ke
V 程度のエネルギーにて注入し、PMOSトランジスタの第
１基板領域１０の接続領域３６、NMOSトランジスタの上
記の第２基板領域のソース及びドレイン領域３７、そし
て金属エミッター接続型のＮＰＮトランジスタのエミッ
ター領域３８、多結晶シリコンエミッター接続型のＮＰ
Ｎトランジスタの第３基板領域１１のコレクター接続領
域３９、金属エミッター接続型のＮＰＮトランジスタの
第４基板領域１２のコレクター接続領域４０、及び第４
図においては図示しなかった抵抗の下部領域４１を形成
した後第８の感光物質３５を除去する。上記においてNM
OSトランジスタになる第２基板領域は半導体基板１を利
用する。
その後、図示したように行われる第４図(o)の工程から
以後の工程は第１図(o)及びそれ以後の工程と同一であ
り、第４図 (N)〜(T) の工程のすべての図面は第１図
(N)〜(T) の工程と同一な符号を使用し、重複する説明
は省略する。
上記の第４図 (N)〜(T) においては本発明に係るbi-CMO
S 半導体装置の製造方法の能動素子部分の製造工程を表
わしているが、図示しない受動素子の部分は上記の第１
図(A′)〜(T′)に示した工程と同一な工程で形成するこ
とができるので重複する説明は省略する。
上記のような第４図に示す工程を通じて形成されるbi-C
MOS 半導体装置は第３図に図示した実施例とは異なり、
LDD構造のNMOSトランジスタの代りに通常のNMOSトラン
ジスタの具備したbi-CMOS 半導体装置になる。
＜発明の効果＞ 本発明に係るbi-CMOS 半導体装置の製造方法は上述した
如きものなので、bi-CMOS 半導体装置において高集積、
高性能なMOS トランジスタを具現し、これと共にマッチ
ング特性のすぐれた高性能且つ高精密のバイポーラトラ
ンジスタをNMOS形成と同時に実現させて精密なアナログ
回路に使用することができる。
又、本発明は、高速ディジタルに特に適合するエミッタ
ー面積の小さな多結晶シリコンエミッター接続型のＮＰ
Ｎトランジスタと、精密なアナログ及び高負荷駆動に特
に適合する金属エミッター持続型のＮＰＮトランジスタ
を適切に配置し、アナログMOS 回路に特に必要な高品質
のMOS キャパシターと各種の回路に用いられるバイアス
及び負荷に必要な多結晶シリコン抵抗を最適化して集積
し、これら相互の連結関係を都合良く接続することがで
きるので、従来の技術としては具現することが難しかっ
た高性能論理回路、メモリ等の高性能ディジタルVLSI回
路及びデータ変換器、スイッチされたキャパシター回路
等のアナログVLSI回路或いはその両者の複合回路が最適
な状態で具現することができるものである。
【図面の簡単な説明】
第１図(A-1)〜(T-1)及び(A-2)〜(T-2)は各々本発明に係
るbi-CMOS 半導体装置の製造方法の実施例を示す製造工
程毎の断面図、 第２図は第１図に示す各工程を経て完成されたbi-CMOS
半導体装置の断面図、 第３図は本発明に係るbi-CMOS 半導体装置の製造方法の
他の実施例により製造された能動素子部分の断面図、そ
して 第４図 (N)〜(T) は各々本発明に係る更に他の実施例を
示す第１図相当の断面図である。 １、61……単結晶シリコン基板（シリコン基板） 10、66……第１基板領域 11、67……第３基板領域 12、68……第４基板領域 18……酸化膜層（第１酸化膜層） 19……チャネル防止領域（チャネルストッパー領域） 23……酸化膜層（第２酸化膜層） 25……１次多結晶シリコン（第１多結晶シリコン層） 28……活性ベース領域（ベース領域） 30……ソース及びドレイン領域（第１ソース及びドレイ
ン領域） 31……酸化膜層（第３酸化膜層） 32……酸化膜層（第４酸化膜層） 33、34……酸化膜スペーサー 36、44、45、46、114……接続領域 37……ソース及びドレイン領域（第２ソース及びドレイ
ン領域） 38、52……エミッター領域 39、40……コレクター接続領域 43……ソース及びドレイン領域 47……酸化膜層（第５酸化膜層） 50……バッティングコンタクト部 53……２次多結晶シリコン（第２多結晶シリコン層） 56……酸化膜層（第６酸化膜層） 60……保護膜層 118……２次多結晶シリコン領域（高抵抗部位） 119……素子領域（低抵抗部位）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 9170−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｒ (72)発明者 ウク−ラエ チョ 大韓民国 キョンサンブク‐ド サンジ ュ‐グン ナクドン‐メウン スンコク- リ 218 (72)発明者 ジョン−ミル ヨン 大韓民国 デグ‐シティ ナム‐グ ボン ドゥク‐３‐ドン 704―10 (72)発明者 スク−ギ チョイ 大韓民国 ソウル カンナム‐グ テチ- ３‐ドン 63 (56)参考文献 特開 昭60−72255（ＪＰ，Ａ)

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】第１導電型のシリコン基板上に第１及び第
    ２MOS 電界効果トランジスタと第１及び第２バイポーラ
    トランジスタを具備するbi-CMOS 半導体装置の製造方法
    が下記の工程からなっていることを特徴とするbi-CMOS
    半導体装置の製造方法。 (a) 上記のシリコン基板上の所定部位に、第１MOS 電
    界効果トランジスタが形成される第１基板領域と第１及
    び第２バイポーラトランジスタが形成される第３及び第
    ４基板領域を形成するために第２導電型のイオンを注入
    し、イオン注入された領域を活性化する工程 (b) 上記のシリコン基板上に上記各素子間の分離のた
    め、上記各素子の形成領域を除外した所定の領域に形成
    する第１酸化膜層と第１酸化膜層の下部に第１導電型の
    チャネルストッパー領域を形成する工程 (c) 上記の第１及び第２MOS 電界効果トランジスタの
    ゲート酸化膜層を形成するために上記の基板表面の全面
    に第２酸化膜層を形成する工程 (d) 上記の第２酸化膜層の上部に第１多結晶シリコン
    層を形成し、その全面に第２導電型にてドーピングした
    後、第１及び第２基板領域の上部に第１及び第２MOS 電
    界効果トランジスタのゲートを形成するために第１多結
    晶シリコン層をエッチングする工程 (e) 上記の第３及び第４基板領域の所定部位に第１及
    び第２バイポーラトランジスタのベース領域を形成する
    ために第１導電型のイオンを注入し、活性化する工程 (f) 上記の基板上の第２MOS 電界効果トランジスタが
    形成される第２基板領域に第２MOS 電界効果トランジス
    タの第１ソース及びドレイン領域を形成するために第２
    導電型のイオンを注入する工程 (g) 上記の基板表面の全面に第３酸化膜層と第４酸化
    膜層を順次形成する工程 (h) 別途のマスクなしに上記の第３及び第４酸化膜層
    をエッチングして上記の第１及び第２基板領域上のMOS
    電界効果トランジスタのゲート側壁に酸化膜スペーサー
    を形成する工程 (i) 第１基板領域の接続領域と第３及び第４基板領域
    のコレクター接続領域と第２バイポーラトランジスタの
    エミッター領域と第２MOS 電界効果トランジスタの第２
    ソース及びドレイン領域を形成するために第２導電型の
    イオンを注入する工程 (j) 第１基板領域の第１MOS 電界効果トランジスタの
    ソース及びドレイン領域、第２基板領域の第２MOS 電界
    効果トランジスタの基板の接続領域、第３基板領域の第
    １バイポーラトランジスタのベースの接続領域、第４基
    板領域の第２バイポーラトランジスタのベースの接続領
    域を形成するために第１導電型のイオンを注入する工程 (k) 基板上部の全面に第５酸化膜層を形成した後(i)及
    び(j)の工程でイオン注入された不純物の活性化と上記
    の第５酸化膜層の密度を高めるための熱処理工程 (l) 第３基板領域の所定部位に第１バイポーラトラン
    ジスタのエミッター領域の形成のために窓を形成し、上
    記の窓にて第２導電型のイオンを注入する工程 (m) 基板の全面に第２多結晶シリコン層を形成した
    後、第３基板領域の上部の所定部位に第１バイポーラト
    ランジスタの多結晶シリコンのエミッター領域の接続部
    を形成するために第２多結晶シリコン層をエッチングす
    る工程 (n) 上記の第１バイポーラトランジスタのエミッター
    接続部の第２多結晶シリコンに第２導電型のイオンを注
    入し、上記の基板の全面に第６酸化膜を形成した後上記
    のイオン注入された不純物の活性化と上記の第６酸化膜
    層の密度を高めるための熱処理工程 (o) 第１及び第２MOS 電界効果トランジスタのソース
    及びドレイン領域と、第１及び第２バイポーラトランジ
    スタのエミッター領域とベース領域とコレクター領域
    と、第１及び第２MOS 電界効果トランジスタの基板領域
    の接続領域との接続のための窓を形成する工程 (p) 上記の窓を通じて導体層に接続する工程 (q) 保護膜層を上記の基板の全面に塗布し、導線熔接
    のためのパッドを露出する工程
  2. 【請求項２】上記(b)の工程で上記各素子の領域のよう
    にキャパシターの領域が形成される領域を除外した所定
    の領域に第１酸化膜層と第１酸化膜層の下部に第１導電
    型のチャネルストッパー領域を形成し、 上記(b)の工程後に上記のキャパシターの領域にキャパ
    シターの下部電極を形成するためにイオンを注入し、 上記(c)の工程時に上記の第１及び第２MOS 電界効果ト
    ランジスタのゲート酸化膜の形成と同時に上記のキャパ
    シターの下部電極の上部に第２酸化膜層の誘電体層を形
    成し、 上記(d)の工程で上記の第１及び第２MOS 電界効果トラ
    ンジスタの多結晶シリコンのゲート形成と同時に上記の
    キャパシターの上部の電極を形成し、 上記(h)の工程で上記の第１及び第２MOS 電界効果トラ
    ンジスタのゲート側壁の酸化膜スペーサーの形成と同時
    に上記のキャパシターの下部電極の接続領域を形成し、 上記(o)の工程で各領域の接続窓の形成と同時にキャパ
    シター領域の接続窓を形成し、 上記(p)の工程時に上記の窓を通じて導体層に接続し、 上記(q)の工程時に保護膜層を塗布し、導線熔接のため
    のパッドを露出すること、 を特徴とする請求項(1)記載のbi-CMOS 半導体装置の製
    造方法。
  3. 【請求項３】上記(b)の工程で上記各素子の領域のよう
    に抵抗領域の基板接続の領域が形成される領域を除外し
    た所定の領域に第１酸化膜層と第１酸化膜層の下部に第
    １導電型のチャネルストッパー領域を形成し、 上記(i)の工程で上記各素子のイオン注入領域の形成と
    同時に上記の抵抗の基板接続領域の下部にイオン注入領
    域を形成し、 上記(l)の工程で上記の第１バイポーラトランジスタの
    エミッター領域の形成のために窓を形成してイオンを注
    入すると同時に上記の抵抗領域のバッティングコンタク
    ト部の接続窓を形成してイオンを注入し、 上記(m)の工程で上記の第１バイポーラトランジスタの
    多結晶シリコンのエミッター接続部の形成と同時に抵抗
    領域の高抵抗部位とバッティングコンタクト部位と低抵
    抗部位を形成し、 上記(n)の工程で上記の第１バイポーラトランジスタの
    多結晶シリコンのエミッター接続部のように上記の抵抗
    領域のバッティングコンタクト部と低抵抗部に第２導電
    型のイオンを注入し、 上記(o)の工程で各領域の接続窓の形成と同時に抵抗領
    域の接続窓を形成し、 上記(p)の工程時に上記の窓を通じて導体層に接続し、 上記(q)の工程時に保護膜層を塗布し、導線熔接のため
    のパッドを露出すること、 を特徴とする請求項(1)記載のbi-CMOS 半導体装置の製
    造方法。
  4. 【請求項４】上記(b)の工程で上記各素子の領域のよう
    にキャパシター領域と抵抗の基板接続の領域が形成され
    る領域を除外した所定の領域に第１酸化膜層と第１酸化
    膜層の下部に第１導電型のチャネルストッパー領域を形
    成し、 上記(b)の工程後に上記のキャパシター領域にキャパシ
    ターの下部電極を形成するためにイオンを注入し、 上記(c)の工程時に上記の第１及び第２MOS 電界効果ト
    ランジスタのゲート酸化膜の形成と同時に上記のキャパ
    シターの下部電極の上部に第２酸化膜層の誘電体層を形
    成し、 上記(d)の工程で上記の第１及び第２MOS 電界効果トラ
    ンジスタの１次多結晶シリコン層のゲート形成と同時に
    上記のキャパシターの上部の電極を形成し、 上記(h)の工程で上記の第１及び第２MOS 電界効果トラ
    ンジスタのゲート側壁の酸化膜スペーサーの形成と同時
    に上記のキャパシターの下部電極の接続領域と抵抗の基
    板接続の領域を形成し、 上記(i)の工程で上記各素子のイオン注入領域の形成と
    同時に上記の抵抗の基板接続領域の下部にイオン注入領
    域を形成し、 上記(l)の工程で上記の第１バイポーラトランジスタの
    エミッター領域の形成のために窓を形成してイオンを注
    入すると同時に上記の抵抗領域のバッティングコンタク
    ト部の接続窓を形成してイオンを注入し、 上記(m)の工程で上記の第１バイポーラトランジスタの
    多結晶シリコンのエミッター接続部の形成と同時に抵抗
    領域の高抵抗部位とバッティングコンタクト部位と低抵
    抗部位を形成し、 上記(n)の工程で上記の第１バイポーラトランジスタの
    多結晶シリコンのエミッター接続部のように上記の抵抗
    領域のバッティングコンタクト部と低抵抗部位に第２導
    電型のイオンを注入し、 上記(o)の工程で各領域の接続窓の形成と同時に抵抗及
    びキャパシター領域の接続窓を形成し、 上記(p)の工程時に上記の窓を通じて導体層に接続し、 上記(q)の工程時に保護膜層を塗布し、導線熔接のため
    のパッドを露出すること、 を特徴とする請求項(1)記載のbi-CMOS 半導体装置の製
    造方法。
  5. 【請求項５】第１導電型のシリコン基板上に第１及び第
    ２MOS 電界効果トランジスタと第１及び第２バイポーラ
    トランジスタを具備するbi-CMOS 半導体装置の製造方法
    が下記の工程からなっていることを特徴とするbi-CMOS
    半導体装置の製造方法。 (a) 上記のシリコン基板上の所定部位に第１MOS 電界
    効果トランジスタが形成される第１基板領域と第１及び
    第２バイポーラトランジスタが形成される第３及び第４
    基板領域を形成するために第２導電型のイオンを注入
    し、イオン注入された領域を活性化する工程 (b) 上記のシリコン基板上に各素子間の分離のため、
    上記各素子の形成領域を除外した所定の領域に形成する
    第１酸化膜層と第１酸化膜層の下部に第１導電型のチャ
    ネルストッパー領域を形成する工程 (c) 上記の第１及び第２MOS 電界効果トランジスタの
    ゲート酸化膜層を形成するために上記の基板表面の全面
    に第２酸化膜層を形成する工程 (d) 上記の第２酸化膜層の上部に第１多結晶シリコン
    層を形成し、その全面に第２導電型にてドーピングした
    後、第１及び第２基板領域の上部に第１及び第２MOS 電
    界効果トランジスタのゲートを形成するために第１多結
    晶シリコン層をエッチングする工程 (e) 上記の第３及び第４基板領域の所定部位に第１及
    び第２バイポーラトランジスタのベース領域を形成する
    ために第１導電型のイオンを注入し、活性化する工程 (f) 第１基板領域の接続領域と第３及び第４基板領域
    のコレクター接続領域と第２バイポーラトランジスタの
    エミッター領域と第２MOS 電界効果トランジスタのソー
    ス及びドレイン領域を形成するために第２導電型のイオ
    ンを注入する工程 (g) 第１基板領域の第１ MOS電界効果トランジスタの
    ソース及びドレイン領域、第２基板領域の第２ MOS電界
    効果トランジスタの基板の接続領域、第３基板領域の第
    １バイポーラトランジスタのベースの接続領域、第４基
    板領域の第２バイポーラトランジスタのベースの接続領
    域を形成するために第１導電型のイオンを注入する工程 (h) 基板上部の全面に第５酸化膜層を形成した後、(f)
    及び(g)の工程でイオン注入された不純物の活性化と上
    記の第５酸化膜層の密度を高めるための熱処理工程 (i) 第３基板領域の所定部位に第１バイポーラトラン
    ジスタのエミッター領域の形成のために窓を形成し、上
    記の窓にて第２導電型のイオンを注入する工程 (j) 基板全面に第２多結晶シリコン層を形成した後第
    ３基板領域の上部の所定部位に第１バイポーラトランジ
    スタの多結晶シリコンのエミッター領域の接続部を形成
    するために第２多結晶シリコン層をエッチングする工程 (k) 上記の第１バイポーラトランジスタのエミッター
    接続部の第２多結晶シリコンに第２導電型のイオンを注
    入し、上記の基板全面に第６酸化膜層を形成した後上記
    のイオン注入された不純物の活性化と上記の第６酸化膜
    層の密度を高めるための熱処理工程 (l) 第１及び第２ MOS電界効果トランジスタのソース
    及びドレイン領域と、第１及び第２バイポーラトランジ
    スタのエミッター領域とベース領域とコレクター領域
    と、第１及び第２MOS 電界効果トランジスタの基板領域
    の接続領域との接続のための窓を形成する工程 (m) 上記の窓を通じて導体層に接続する工程 (n) 保護膜層を上記の基板全面に塗布し、導線熔接の
    ためのパッドを露出する工程
  6. 【請求項６】上記(b)の工程で上記の各素子の領域のよ
    うにキャパシター領域が形成される領域を除外した所定
    の領域に第１酸化膜層と第１酸化膜層の下部に第１導電
    型のチャネルストッパー領域を形成し、 上記(b)の工程後に上記のキャパシター領域にキャパシ
    ターの下部電極を形成するためにイオンを注入し、 上記(c)の工程で上記の第１及び第２MOS 電界効果トラ
    ンジスタのゲート酸化膜の形成と同時に上記のキャパシ
    ターの下部電極の上部に第２酸化膜層の誘電体層を形成
    し、 上記(d)の工程で上記の第１及び第２MOS 電界効果トラ
    ンジスタの多結晶シリコンのゲート形成と同時に上記の
    キャパシターの上部電極を形成し、 上記(e)の工程後に上記のキャパシターの下部電極の接
    続領域を形成し、 上記(l)の工程で各領域の接続窓の形成と同時にキャパ
    シター領域の接続窓を形成し、 上記(m)の工程時に上記の窓を通じて導体層に接続し、 上記(n)の工程時に保護膜層を塗布し、導線熔接のため
    のパッドを露出すること、 を特徴とする請求項(5)記載のbi-CMOS 半導体装置の製
    造方法。
  7. 【請求項７】上記(b)の工程で上記の各素子の領域のよ
    うに抵抗領域の基板接続領域が形成される領域を除外し
    た所定の領域に第１酸化膜層と第１酸化膜層の下部に第
    １導電型のチャネルストッパー領域を形成し、 上記(e)の工程後に上記の抵抗の基板接続領域を形成
    し、 上記(f)の工程で上記各素子のイオン注入領域の形成と
    同時に上記の抵抗の基板接続領域の下部にイオン注入領
    域を形成し、 上記(i)の工程で上記の第１バイポーラトランジスタの
    エミッター領域の形成のために窓を形成してイオンを注
    入すると同時に上記の抵抗領域のバッティングコンタク
    ト部の接続窓を形成してイオンを注入し、 上記(j)の工程で上記の第１バイポーラトランジスタの
    多結晶シリコンのエミッター接続部の形成と同時に抵抗
    領域の高抵抗部位とバッティングコンタクト部位と低抵
    抗部位を形成し、 上記(k)の工程で上記の第１バイポーラトランジスタの
    多結晶シリコンのエミッター接続部のように上記の抵抗
    領域のバッティングコンタクト部と低抵抗部に第２導電
    型のイオンを注入し、 上記(l)の工程で各領域の接続窓の形成と同時に抵抗領
    域の接続窓を形成し、 上記(m)の工程時に上記の窓を通じて導体層に接続し、 上記(n)の工程時に保護膜層を塗布し、導線熔接のため
    のパッドを露出すること、 を特徴とする請求項(5)記載のbi-CMOS 半導体装置の製
    造方法。
  8. 【請求項８】上記(b)の工程で上記各素子の領域のよう
    にキャパシター領域と抵抗領域の基板接続領域が形成さ
    れる領域を除外した所定の領域に第１酸化膜層と第１酸
    化膜層の下部に第１導電型のチャネルストッパー領域を
    形成し、 上記(b)の工程後に上記のキャパシター領域にキャパシ
    ターの下部電極を形成するためにイオンを注入し、 上記(c)の工程で上記の第１及び第２MOS 電界効果トラ
    ンジスタのゲート酸化膜の形成と同時に上記のキャパシ
    ターの下部電極の上部に第２酸化膜層の誘電体層を形成
    し、 上記(d)の工程で上記の第１及び第２ MOS電界効果トラ
    ンジスタの多結晶シリコンのゲート形成と同時に上記の
    キャパシターの上部電極を形成し、 上記(e)の工程後に上記のキャパシターの下部電極の接
    続領域と抵抗の基板接続領域を形成し、 上記(f)の工程で上記の各素子のイオン注入領域の形成
    と同時に上記の抵抗の基板接続領域の下部にイオン注入
    領域を形成し、 上記(i)の工程で上記の第１バイポーラトランジスタの
    エミッター領域の形成のために窓を形成してイオンを注
    入すると同時に上記の抵抗領域のバッティングコンタク
    ト部の接続窓を形成してイオンを注入し、 上記(j)の工程で上記の第１バイポーラトランジスタの
    多結晶シリコンのエミッター接続部の形成と同時に抵抗
    領域の高抵抗部位とバッティングコンタクト部位と低抵
    抗部位を形成し、 上記(k)の工程で上記の第１バイポーラトランジスタの
    多結晶シリコンのエミッター接続部のように上記の抵抗
    領域のバッティングコンタクト部と低抵抗部に第２導電
    型のイオンを注入し、 上記(l)の工程で各領域の接続窓の形成と同時に抵抗及
    びキャパシター領域の接続窓を形成し、 上記(m)の工程時に上記の窓を通じて導体層に接続し、 上記(n)の工程時に保護膜層を塗布し、導線熔接のため
    のパッドを露出すること、 を特徴とする請求項(5)記載のbi-CMOS 半導体装置の製
    造方法。
  9. 【請求項９】第１導電型のシリコン基板上に第１及び第
    ２MOS 電界効果トランジスタと第１及び第２バイポーラ
    トランジスタを具備するbi-CMOS 半導体装置の製造方法
    が下記の工程からなっていることを特徴とするbi-CMOS
    半導体装置の製造方法。 (a) 上記のシリコン基板上の所定部位に第１MOS 電界
    効果トランジスタが形成される第１基板領域と第１及び
    第２バイポーラトランジスタが形成される第３及び第４
    基板領域を形成するために第２導電型のイオンを注入
    し、イオン注入された領域を活性化する工程 (b) 上記のシリコン基板上に上記各素子間の分離のた
    め、上記各素子の形成領域を除外した所定の領域に形成
    する第１酸化膜層と第１酸化膜層の下部に第１導電型の
    チャネルストッパー領域を形成する工程 (c) 上記の第１及び第２MOS 電界効果トランジスタの
    ゲート酸化膜層を形成するために上記の基板表面の全面
    に第２酸化膜層を形成する工程 (d) 上記の第２酸化膜層の上部に第１多結晶シリコン
    層を形成し、その全面に第２導電型にてドーピングした
    後第１及び第２基板領域の上部に第１及び第２MOS 電界
    効果トランジスタのゲートを形成するために第１多結晶
    シリコン層をエッチングする工程 (e) 上記の第３及び第４基板領域の所定部位に第１及
    び第２バイポーラトランジスタのベース領域を形成する
    ために第１導電型のイオンを注入し、活性化する工程 (f) 上記の基板上の第２MOS 電界効果トランジスタが
    形成される第２基板領域に第２ MOS電界効果トランジス
    タの第１ソース及びドレイン領域を形成するために第２
    導電型のイオンを注入する工程 (g) 上記の基板表面の全面に第３酸化膜層と第４酸化
    膜層を順次形成する工程 (h) 別途のマスクなしに上記の第３及び第４酸化膜層
    をエッチングして上記の第１及び第２基板の領域上の第
    １及び第２MOS 電界効果トランジスタのゲート側壁に酸
    化膜スペーサーを形成する工程 (i) 第１基板領域の接続領域と第３及び第４基板領域
    のコレクター接続領域と第２バイポーラトランジスタの
    エミッター領域と第２MOS 電界効果トランジスタの第２
    ソース及びドレイン領域を形成するために第２導電型の
    イオンを注入する工程 (j) 第１基板領域の第１MOS 電界効果トランジスタの
    ソース及びドレイン領域、第２基板領域の第２MOS 電界
    効果トランジスタの基板の接続領域、第３基板領域の第
    １バイポーラトランジスタのベースの接続領域、第４基
    板領域の第２バイポーラトランジスタのベースの接続領
    域を形成するために第１導電型のイオンを注入する工程 (k) 基板上部の全面に第５酸化膜層を形成した後(i)及
    び(j)の工程でイオン注入された不純物の活性化と上記
    の第５酸化膜層の密度を高めるための熱処理工程をし、
    第１バイポーラトランジスタのエミッター接続領域の窓
    を形成する工程 (l) 基板の全面に第２多結晶シリコン層を形成した後
    第３基板領域の上部の所定部位に第１バイポーラトラン
    ジスタの多結晶シリコンのエミッター領域の接続部を形
    成するために第２多結晶シリコン層をエッチングする工
    程 (m) 上記の第１バイポーラトランジスタのエミッター
    接続部の第２多結晶シリコンに第２導電型のイオンを注
    入し、上記の基板の全面に第６酸化膜層を形成した後上
    記のイオン注入された不純物が活性化して第１バイポー
    ラトランジスタのエミッター領域を形成すると同時に上
    記の第６酸化膜層の密度を高めるための熱処理とする工
    程 (n) 第１及び第２MOS 電界効果トランジスタのソース
    及びドレイン領域と、第１及び第２バイポーラトランジ
    スタのエミッター領域とベース領域とコレクター領域
    と、第１及び第２MOS 電界効果トランジスタの基板領域
    の接続領域との接続のための窓を形成する工程 (o) 上記の窓を通じて導体層に接続する工程 (p) 保護膜層を上記の基板の全面に塗布し、導線熔接
    のためのパッドを露出する工程
  10. 【請求項１０】上記(b)の工程で上記各素子の領域のよ
    うにキャパシター領域が形成される領域を除外した所定
    の領域に第１酸化膜層と第１酸化膜層の下部に第１導電
    型のチャネルストッパー領域を形成し、 上記(b)の工程後に上記のキャパシター領域にキャパシ
    ターの下部電極を形成するためにイオンを注入し、 上記(c)の工程時に上記の第１及び第２MOS 電界効果ト
    ランジスタのゲート酸化膜の形成と同時に上記のキャパ
    シターの下部電極の上部に第２酸化膜層の誘電体層を形
    成し、 上記(d)の工程で上記の第１及び第２MOS 電界効果トラ
    ンジスタの多結晶シリコンのゲート形成と同時に上記の
    キャパシターの上部に電極を形成し、 上記(h)の工程で上記の第１及び第２ MOS電界効果トラ
    ンジスタのゲート側壁の酸化膜スペーサーの形成と同時
    に上記のキャパシターの下部電極の接続領域を形成し、 上記(n)の工程で各領域の接続窓の形成と同時に上記の
    キャパシター領域の接続窓を形成し、 上記(o)の工程時に窓を通じて導体層に接続し、 上記(p)の工程時に保護膜層を塗布し、導線熔接のため
    のパッドを露出すること、 を特徴とする請求項(9)記載のbi-CMOS 半導体装置の製
    造方法。
  11. 【請求項１１】上記(b)の工程で上記各素子の領域のよ
    うに抵抗領域の基板接続領域が形成される領域を除外し
    た所定の領域に第１酸化膜層と第１酸化膜層の下部に第
    １導電型のチャネルストッパー領域を形成し、 上記(h)の工程で上記の第１及び第２ MOS電界効果トラ
    ンジスタのゲート側壁の酸化膜スペーサーの形成と同時
    に上記の抵抗の基板接続領域を形成し、 上記(i)の工程で上記各素子のイオン注入領域の形成と
    同時に上記の抵抗の基板接続領域の下部にイオン注入領
    域を形成し、 上記(k)の工程で上記の第１バイポーラトランジスタの
    エミッター接続領域の窓を形成すると同時に上記の抵抗
    領域のバッティングコンタクト部の接続窓を形成し、 上記(l)の工程で上記の第１バイポーラトランジスタの
    多結晶シリコンのエミッター領域の接続部形成と同時に
    抵抗領域の高抵抗部位とバッティングコンタクト部位と
    低抵抗部位を形成し、 上記(m)の工程で上記の第１バイポーラトランジスタの
    多結晶シリコンのエミッター接続部のように上記の抵抗
    領域のバッティングコンタクト部と低抵抗部位に第２導
    電型のイオンを注入し、 上記(n)の工程で各領域の接続窓の形成と同時に抵抗領
    域の接続窓を形成し、 上記(o)の工程時に上記の窓を通じて導体層に接続し、 上記(p)の工程時に保護膜層を塗布し、導線熔接のため
    のパッドを露出すること、 を特徴とする請求項(9)記載のbi-CMOS 半導体装置の製
    造方法。
  12. 【請求項１２】上記(b)の工程で上記各素子の領域のよ
    うにキャパシター領域と抵抗の基板接続領域が形成され
    る領域を除外した所定の領域に第１酸化膜層と第１酸化
    膜層の下部に第１導電型のチャネルストッパー領域を形
    成し、 上記(b)の工程後に上記のキャパシター領域にキャパシ
    ターの下部電極を形成するためにイオンを注入し、 上記(c)の工程時に上記の第１及び第２MOS 電界効果ト
    ランジスタのゲート酸化膜の形成と同時に上記のキャパ
    シターの下部電極の上部に第２酸化膜層の誘電体層を形
    成し、 上記(d)の工程で上記の第１及び第２ MOS電界効果トラ
    ンジスタの多結晶シリコンのゲート形成と同時に上記の
    キャパシターの上部電極を形成し、 上記(h)の工程で上記の第１及び第２MOS 電界効果トラ
    ンジスタのゲート側壁の酸化膜スペーサーの形成と同時
    に上記のキャパシターの下部電極の接続領域と抵抗の基
    板接続領域を形成し、 上記(i)の工程で上記の各素子のイオン注入領域の形成
    と同時に上記の抵抗の基板接続領域の下部にイオン注入
    領域を形成し、 上記(k)の工程で上記の第１バイポーラトランジスタの
    エミッター接続領域の窓を形成すると同時に上記の抵抗
    領域のバッティングコンタクト部の接続窓を形成し、 上記(l)の工程で上記の第１バイポーラトランジスタの
    多結晶シリコンのエミッター領域の接続部形成と同時に
    抵抗領域の高抵抗部位とバッティングコンタクト部位と
    低抵抗部位を形成し、 上記(m)の工程で上記の第１バイポーラトランジスタの
    多結晶シリコンのエミッター接続部のように上記の抵抗
    領域のバッティングコンタクト部と低抵抗部位に第２導
    電型のイオンを注入し、 上記(n)の工程で各領域の接続窓の形成と同時に抵抗及
    びキャパシター領域の接続窓を形成し、 上記(o)の工程時に上記の各窓を通じて導体層に接続
    し、 上記(p)の工程時に保護膜層を塗布し、導線熔接のため
    のパッドを露出すること、 を特徴とする請求項(9)記載のbi-CMOS 半導体装置の製
    造方法。
  13. 【請求項１３】第１導電型のシリコン基板上に第１及び
    第２MOS 電界効果トランジスタと第１及び第２バイポー
    ラトランジスタを具備するbi-CMOS 半導体装置の製造方
    法が下記の工程からなっていることを特徴とするbi-CMO
    S 半導体装置の製造方法。 (a) 上記のシリコン基板上の所定部位に第１MOS 電界
    効果トランジスタが形成された第１基板領域と第１及び
    第２バイポーラトランジスタが形成される第３及び第４
    基板領域を形成するために第２導電型のイオンを注入
    し、イオン注入された領域を活性化する工程 (b) 上記のシリコン基板上に上記各素子間の分離のた
    め、上記各素子の形成領域を除外した所定の領域に形成
    する第１酸化膜層と第１酸化膜層の下部に第１導電型の
    チャネルストッパー領域を形成する工程 (c) 上記の第１及び第２MOS 電界効果トランジスタの
    ゲート酸化膜層を形成するために上記の基板表面の全面
    に第２酸化膜層を形成する工程 (d) 上記の第２酸化膜層の上部に第１多結晶シリコン
    層を形成し、その全面に第２導電型にてドーピングした
    後第１及び第２基板領域の上部に第１及び第２MOS 電界
    効果トランジスタのゲートを形成するために第１多結晶
    シリコン層をエッチングする工程 (e) 上記の第３及び第４基板領域の所定部位に第１及
    び第２バイポーラトランジスタのベース領域を形成する
    ために第１導電型のイオンを注入し、活性化する工程 (f) 第１基板領域の接続領域と第３及び第４基板領域
    のコレクター接続領域と第２バイポーラトランジスタの
    エミッター領域と第２MOS 電界効果トランジスタのソー
    ス及びドレイン領域を形成するために第２導電型のイオ
    ンを注入する工程 (g) 第１基板領域の第１MOS 電界効果トランジスタの
    ソース及びドレイン領域、第２基板領域の第２MOS 電界
    効果トランジスタの基板の接続領域、第３基板領域の第
    １バイポーラトランジスタのベースの接続領域、第４基
    板領域の第２バイポーラトランジスタのベースの接続領
    域を形成するために第１導電型のイオンを注入する工程 (h) 基板上部の全面に第５酸化膜層を形成した後(f)及
    び(g)の工程でイオン注入された不純物の活性化と上記
    の第５酸化膜層の密度を高めるために熱処理工程をし、
    第１バイポーラトランジスタのエミッターの接続領域の
    窓を形成する工程 (i) 基板の全面に第２多結晶シリコン層を形成した後
    第３基板領域の上部の所定部位に第１バイポーラトラン
    ジスタの多結晶シリコンのエミッター領域の接続部を形
    成するために第２多結晶シリコン層をエッチングする工
    程 (j) 上記の第３基板領域の第１バイポーラトランジス
    タのエミッター接続部の第２多結晶シリコンに第２導電
    型のイオンを注入し、上記の基板全面に第６酸化膜層を
    形成した後上記のイオン注入された不純物を活性化して
    第１バイポーラトランジスタのエミッター領域を形成す
    ると同時に上記の第６酸化膜層の密度を高めるために熱
    処理をする工程 (k) 第１及び第２MOS 電界効果トランジスタのソース
    及びドレイン領域と、第１及び第２バイポーラトランジ
    スタのエミッター領域とベース領域とコレクター領域
    と、第１及び第２MOS 電界効果トランジスタの基板領域
    の接続領域との接続のための窓を形成する工程 (l) 上記の窓を通じて導体層に接続する工程 (m) 保護膜層を上記の基板の全面に形成し、導線熔接
    のためのパッドを露出する工程
  14. 【請求項１４】上記(b)の工程で上記各素子の領域のよ
    うにキャパシターの領域が形成される領域を除外した所
    定の領域に第１酸化膜層と第１酸化膜層の下部に第１導
    電型のチャネルストッパー領域を形成し、 上記(b)の工程後に上記のキャパシター領域にキャパシ
    ターの下部電極を形成するためにイオンを注入し、 上記(c)の工程で上記の第１及び第２MOS 電界効果トラ
    ンジスタのゲート酸化膜の形成と同時に上記のキャパシ
    ターの下部電極の上部に第２酸化膜層の誘電体層を形成
    し、 上記(d)の工程で上記の第１及び第２MOS 電界効果トラ
    ンジスタの多結晶シリコンのゲートの形成と同時に上記
    のキャパシターの上部電極を形成し、 上記(e)の工程後に上記のキャパシターの下部電極の接
    続領域を形成し、 上記(l)の工程で各領域の接続窓の形成と当時にキャパ
    シター領域の接続窓を形成し、 上記(m)の工程時に上記の窓を通じて導体層に接続し、 上記(n)の工程時に保護膜層を塗布し、導線熔接のため
    のパッドを露出すること、 を特徴とする請求項(13)のbi-CMOS 半導体装置の製造方
    法。
  15. 【請求項１５】上記(b)の工程で上記各素子の領域のよ
    うに抵抗の基板接続領域が形成される領域を除外した所
    定の領域に第１酸化膜層と第１酸化膜層の下部に第１導
    電型のチャネルストッパー領域を形成し、 上記(e)の工程後に上記の抵抗の基板接続領域を形成
    し、 上記(f)の工程で上記各素子のイオン注入領域の形成と
    同時に上記の抵抗の基板接続領域の下部にイオン注入領
    域を形成し、 上記(i)の工程で上記の第１バイポーラトランジスタの
    エミッター接続領域の窓を形成すると同時に上記の抵抗
    領域のバッティングコンタクト部の接続窓を形成し、 上記(j)の工程で上記の第１バイポーラトランジスタの
    多結晶シリンコンのエミッター接続部の形成と同時に抵
    抗領域の高抵抗部位とバッティングコンタクト部位と低
    抵抗部位を形成し、 上記(k)の工程で上記の第１バイポーラトランジスタの
    多結晶シリコンのエミッター接続部のように上記の抵抗
    領域のバッティングコンタクト部と低抵抗部位に第２導
    電型のイオンを注入し、 上記(l)の工程で各領域の接続窓の形成と同時に抵抗領
    域の接続窓を形成し、 上記(m)の工程時に上記の窓を通じて導体層に接続し、 上記(n)の工程時に保護膜層を塗布し、導線熔接のため
    のパッドを露出すること、 を特徴とする請求項(13)記載のbi-CMOS 半導体装置の製
    造方法。
  16. 【請求項１６】上記(b)の工程で上記の各素子の領域の
    ようにキャパシター領域と抵抗の基板接続領域が形成さ
    れる領域を除外した所定の領域に第１酸化膜層と第１酸
    化膜層の下部に第１導電型のチャネルストッパー領域を
    形成し、 上記(b)の工程後に上記のキャパシター領域にキャパシ
    ターの下部電極を形成するためにイオンを注入し、 上記(c)の工程で上記の第１及び第２MOS 電界効果トラ
    ンジスタのゲート酸化膜の形成と同時に上記のキャパシ
    ターの下部電極の上部に第２酸化膜層の誘電体層を形成
    し、 上記(d)の工程で上記の第１及び第２MOS 電界効果トラ
    ンジスタの多結晶シリコンのゲートの形成と同時に上記
    のキャパシターの上部電極を形成し、 上記(e)の工程後に上記のキャパシターの下部電極の接
    続領域と抵抗の基板接続領域を形成し、 上記(f)の工程で上記の各素子のイオン注入領域を形成
    すると同時に上記の抵抗の基板接続領域の下部にイオン
    注入領域を形成し、 上記(i)の工程で上記の第１バイポーラトランジスタの
    エミッター接続領域の窓を形成すると同時に上記の抵抗
    領域のバッティングコンタクト部の接続窓を形成し、 上記(j)の工程で上記の第１バイポーラトランジスタの
    多結晶シリコンのエミッター接続部の形成と同時に抵抗
    領域の高抵抗部位とバッティングコンタクト部位と低抵
    抗部位を形成し、 上記(k)の工程で上記の第１バイポーラトランジスタの
    多結晶シリコンのエミッター接続部のように上記の抵抗
    領域のバッティングコンタクト部と低抵抗部位に第２導
    電型のイオンを注入し、 上記(l)の工程で各領域の接続窓の形成と同時に抵抗及
    びキャパシター領域の接続窓を形成し、 上記(m)の工程時に上記の窓を通じて導体層に接続し、 上記(n)の工程時に保護膜層を塗布し、導線熔接のため
    のパッドを露出すること、 を特徴とする請求項(13)記載のbi-CMOS 半導体装置の製
    造方法。
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