JPH098296A - 半導体装置 - Google Patents
半導体装置Info
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- JPH098296A JPH098296A JP15737395A JP15737395A JPH098296A JP H098296 A JPH098296 A JP H098296A JP 15737395 A JP15737395 A JP 15737395A JP 15737395 A JP15737395 A JP 15737395A JP H098296 A JPH098296 A JP H098296A
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- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】低電圧動作時に有効な微細電界効果トランジス
タの構造を与える。 【構成】キャリア走行領域には不純物濃度の低い層５を
設け、その下に高不純物濃度層４を設ける。この層４は
ゲートにより完全に空乏化するように設計されている。
さらにその下に不純物濃度の低い層３，不純物濃度の高
い不純物層２が設けられ、空乏層は不純物層２で止まる
ように設計されている。
タの構造を与える。 【構成】キャリア走行領域には不純物濃度の低い層５を
設け、その下に高不純物濃度層４を設ける。この層４は
ゲートにより完全に空乏化するように設計されている。
さらにその下に不純物濃度の低い層３，不純物濃度の高
い不純物層２が設けられ、空乏層は不純物層２で止まる
ように設計されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関する。
【０００２】
【従来の技術】半導体素子の微細化に伴い、短チャネル
効果やパンチスルーを抑制するために、従来様々な検討
がなされてきた。基板濃度を増加すると、ソースドレイ
ンの空乏層幅が低減するため、パンチスルーを抑制し、
短チャネル特性を向上する。但し、基板濃度を単純に増
加させるとしきい値の増大を招くため、基板内部を高濃
度にして、表面濃度を低く抑える検討が従来なされてき
た。
効果やパンチスルーを抑制するために、従来様々な検討
がなされてきた。基板濃度を増加すると、ソースドレイ
ンの空乏層幅が低減するため、パンチスルーを抑制し、
短チャネル特性を向上する。但し、基板濃度を単純に増
加させるとしきい値の増大を招くため、基板内部を高濃
度にして、表面濃度を低く抑える検討が従来なされてき
た。
【０００３】そのため、図２に示す従来例１のようにイ
オン注入により基板に不純物を打ち込むことにより、基
板内部を高濃度にして、表面濃度を低く抑える構造が提
案されていた。この従来例は、例えば、第２１回固体素
子・材料コンファレンスのアブストラクトの１２１から
１２４頁（Extended Abstracts of the 21st Con
ference on Solid State Devices and Materials, pp12
1-124 (1989))において述べられている。
オン注入により基板に不純物を打ち込むことにより、基
板内部を高濃度にして、表面濃度を低く抑える構造が提
案されていた。この従来例は、例えば、第２１回固体素
子・材料コンファレンスのアブストラクトの１２１から
１２４頁（Extended Abstracts of the 21st Con
ference on Solid State Devices and Materials, pp12
1-124 (1989))において述べられている。
【０００４】しかし、この方法ではイオン注入のエネル
ギにより深さ方向に不純物が大きく広がり、深さ方向の
不純物分布の制御性が十分ではない。そのため、分子線
エピタキシャル成長により深さ方向の不純物分布を制御
する方法も検討されている。その方法については特開昭
57−164573号公報において述べられている。
ギにより深さ方向に不純物が大きく広がり、深さ方向の
不純物分布の制御性が十分ではない。そのため、分子線
エピタキシャル成長により深さ方向の不純物分布を制御
する方法も検討されている。その方法については特開昭
57−164573号公報において述べられている。
【０００５】分子線エピタキシャル成長は半導体中の深
さ方向の広がりを制御する技術として、さまざまな例で
使われている。図３はこの技術を用いた従来例である。
分子線エピタキシャル成長により形成した不純物層をパ
ンチスルー抑制のために適用している。この例は例え
ば、特開平4−341849 号公報に述べられている。
さ方向の広がりを制御する技術として、さまざまな例で
使われている。図３はこの技術を用いた従来例である。
分子線エピタキシャル成長により形成した不純物層をパ
ンチスルー抑制のために適用している。この例は例え
ば、特開平4−341849 号公報に述べられている。
【０００６】
【発明が解決しようとする課題】しかし、従来の方法で
は、パンチスルー防止のみに着目されていて、不純物濃
度の深さ方向の制御を電流利得の向上に適用することは
考えられていなかった。デバイスを微細化したときに
は、キャリアの速度が有限であるために得られる電流特
性には限りがある。また、デバイスの微細化に伴い電源
電圧が低くなり、動作状態の電圧と遮断状態の電圧との
差が小さくなっている。
は、パンチスルー防止のみに着目されていて、不純物濃
度の深さ方向の制御を電流利得の向上に適用することは
考えられていなかった。デバイスを微細化したときに
は、キャリアの速度が有限であるために得られる電流特
性には限りがある。また、デバイスの微細化に伴い電源
電圧が低くなり、動作状態の電圧と遮断状態の電圧との
差が小さくなっている。
【０００７】本発明の目的は、動作状態の電流値と遮断
状態の電流値の差を大きくすることにより、相互コンダ
クタンスを向上させることにある。
状態の電流値の差を大きくすることにより、相互コンダ
クタンスを向上させることにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明においてはキャリアが走行する領域から少し
離れた位置に高濃度の不純物層を形成し、しかもゲート
により完全に空乏化するようにし、動作時のキャリア移
動度を下げることなく、しきい値でのキャリア移動度を
下げる。
め、本発明においてはキャリアが走行する領域から少し
離れた位置に高濃度の不純物層を形成し、しかもゲート
により完全に空乏化するようにし、動作時のキャリア移
動度を下げることなく、しきい値でのキャリア移動度を
下げる。
【０００９】
【作用】完全に空乏化した高濃度不純物層の不純物ポテ
ンシャルにより、キャリア走行領域にポテンシャル揺ら
ぎが生じる。キャリア濃度が低いときにはキャリアの遮
蔽効果が働かないために、ポテンシャル揺らぎがキャリ
アの走行を妨げる。そのためしきい値電圧以下のゲート
電圧では不純物層はキャリアの遮断の役割を担う。一
方、オン動作時にはキャリア自身の遮蔽効果によりポテ
ンシャル揺らぎが非常に小さくなるため、不純物散乱が
起こらない。
ンシャルにより、キャリア走行領域にポテンシャル揺ら
ぎが生じる。キャリア濃度が低いときにはキャリアの遮
蔽効果が働かないために、ポテンシャル揺らぎがキャリ
アの走行を妨げる。そのためしきい値電圧以下のゲート
電圧では不純物層はキャリアの遮断の役割を担う。一
方、オン動作時にはキャリア自身の遮蔽効果によりポテ
ンシャル揺らぎが非常に小さくなるため、不純物散乱が
起こらない。
【００１０】
【実施例】以下、本発明の第１の実施例について図１を
用いて説明する。まず、ｎ型チャネルのＭＯＳ素子を例
について説明する。
用いて説明する。まず、ｎ型チャネルのＭＯＳ素子を例
について説明する。
【００１１】図１に示したように、シリコン基板にボロ
ンを打ち込んで、ｐ型のウエル層１を形成する。次に、
分子線エピタキシャル装置により、シリコン層を成長さ
せる。このとき同時にボロンを蒸発させ、シリコン層に
吸着させる。ボロンの吸着はシリコン層の成長の一時期
で、ボロンが高濃度に含まれている、不純物濃度の高い
第１の導電型の第１の不純物層２，不純物濃度の低い第
２の不純物層３，ボロンが高濃度に含まれている、不純
物濃度の高い第１の導電型の第３の不純物層４，不純物
濃度の低い第４の不純物層層５を順に形成する。ボロン
濃度は深さ方向に急峻な分布になるため、デルタドーピ
ングと呼ばれる。
ンを打ち込んで、ｐ型のウエル層１を形成する。次に、
分子線エピタキシャル装置により、シリコン層を成長さ
せる。このとき同時にボロンを蒸発させ、シリコン層に
吸着させる。ボロンの吸着はシリコン層の成長の一時期
で、ボロンが高濃度に含まれている、不純物濃度の高い
第１の導電型の第１の不純物層２，不純物濃度の低い第
２の不純物層３，ボロンが高濃度に含まれている、不純
物濃度の高い第１の導電型の第３の不純物層４，不純物
濃度の低い第４の不純物層層５を順に形成する。ボロン
濃度は深さ方向に急峻な分布になるため、デルタドーピ
ングと呼ばれる。
【００１２】次に素子分離のためのプロセスの後、ゲー
ト酸化膜６を形成する。素子分離のための酸化やゲート
酸化膜の形成時においては、デルタドーピングの深さ方
向に急峻な分布を保つために、酸化温度をなるべく下げ
る必要がある。酸化温度は８００℃以下が望ましい。ゲ
ート酸化膜６の上にゲート電極７を形成する。
ト酸化膜６を形成する。素子分離のための酸化やゲート
酸化膜の形成時においては、デルタドーピングの深さ方
向に急峻な分布を保つために、酸化温度をなるべく下げ
る必要がある。酸化温度は８００℃以下が望ましい。ゲ
ート酸化膜６の上にゲート電極７を形成する。
【００１３】次に、ゲート電極７をマスクとして、ＭＯ
Ｓ素子のソース・ドレイン不純物層８を形成する不純物
をイオン打ち込みする。不純物は砒素であり、打ち込み
エネルギは５ＫｅＶ以下の低いエネルギに設定し、１０
15／cm2 程度打ち込む。このときこの不純物層の先端が
第１のデルタドープ層の下端よりも上に来て、かつ空乏
層端はデルタドープ層の下端よりも下に来るようにす
る。同時に空乏層の下端はデルタドープ層の下にあり、
ドレイン電圧が変化したときにはデルタドープ層の下端
よりも下の低い不純物層中を空乏層長が変化するように
した。デルタドープ層が空乏層にかかっているため、空
乏層容量は一見大きいが、ドレイン電圧が変化したとき
に動くキャリア量は、空乏層端が低濃度不純物層中を動
くために小さい。また、デルタドープ層が空乏層にかか
っているため、空乏層の延びは抑制される。
Ｓ素子のソース・ドレイン不純物層８を形成する不純物
をイオン打ち込みする。不純物は砒素であり、打ち込み
エネルギは５ＫｅＶ以下の低いエネルギに設定し、１０
15／cm2 程度打ち込む。このときこの不純物層の先端が
第１のデルタドープ層の下端よりも上に来て、かつ空乏
層端はデルタドープ層の下端よりも下に来るようにす
る。同時に空乏層の下端はデルタドープ層の下にあり、
ドレイン電圧が変化したときにはデルタドープ層の下端
よりも下の低い不純物層中を空乏層長が変化するように
した。デルタドープ層が空乏層にかかっているため、空
乏層容量は一見大きいが、ドレイン電圧が変化したとき
に動くキャリア量は、空乏層端が低濃度不純物層中を動
くために小さい。また、デルタドープ層が空乏層にかか
っているため、空乏層の延びは抑制される。
【００１４】４組の不純物層２〜５の層の厚さとボロン
濃度は、ドレイン及びゲートを０Ｖにしたときに高濃度
不純物層４を含む不純物層３〜５が完全に空乏化するよ
うにし、かつドレイン及びゲートに動作電圧を与えたと
きに不純物層２が部分的にのみ空乏化するように与え
る。この条件は不純物分布を与えてデバイスシミュレー
ションによりポテンシャル分布を求めることで容易に得
られる。
濃度は、ドレイン及びゲートを０Ｖにしたときに高濃度
不純物層４を含む不純物層３〜５が完全に空乏化するよ
うにし、かつドレイン及びゲートに動作電圧を与えたと
きに不純物層２が部分的にのみ空乏化するように与え
る。この条件は不純物分布を与えてデバイスシミュレー
ションによりポテンシャル分布を求めることで容易に得
られる。
【００１５】本発明は不純物揺らぎを利用してしきい値
付近の電流を抑制することが狙いであり、そのための不
純物分布にはいくつかの組み合わせがある。例えば、不
純物層５を厚さ１０ｎｍとして、不純物層４を濃度５×
１０18／cm3 ，厚さ８ｎｍとし、不純物層３を厚さ１０
ｎｍとする。不純物層２はソース・ドレイン不純物層の
厚さから決定する。図４に本発明の実施例における半導
体内部の深さ方向の不純物分布を示す。
付近の電流を抑制することが狙いであり、そのための不
純物分布にはいくつかの組み合わせがある。例えば、不
純物層５を厚さ１０ｎｍとして、不純物層４を濃度５×
１０18／cm3 ，厚さ８ｎｍとし、不純物層３を厚さ１０
ｎｍとする。不純物層２はソース・ドレイン不純物層の
厚さから決定する。図４に本発明の実施例における半導
体内部の深さ方向の不純物分布を示す。
【００１６】図５を用いて本発明の効果を説明する。同
図（ａ）は１個の不純物が電荷をもつことにより形成す
るポテンシャル分布である。深さ１０ｎｍに不純物があ
るときに表面にできるポテンシャルを示した。同図で太
線は反転層のキャリア濃度が十分低く、キャリア遮蔽が
少ない場合である。一方、細線は不純物の電荷が反転層
のキャリアにより遮蔽されている場合である。図はキャ
リア濃度が１０12／cm2 の例である。キャリアの遮蔽に
より不純物から離れるに従い急速にポテンシャル変化が
小さくなる。
図（ａ）は１個の不純物が電荷をもつことにより形成す
るポテンシャル分布である。深さ１０ｎｍに不純物があ
るときに表面にできるポテンシャルを示した。同図で太
線は反転層のキャリア濃度が十分低く、キャリア遮蔽が
少ない場合である。一方、細線は不純物の電荷が反転層
のキャリアにより遮蔽されている場合である。図はキャ
リア濃度が１０12／cm2 の例である。キャリアの遮蔽に
より不純物から離れるに従い急速にポテンシャル変化が
小さくなる。
【００１７】ところで分子線エピタキシャル成長により
形成した高濃度不純物層にはシリコンの一部がボロンに
置き変わっており、その位置が周期性がなく不均一な配
置になる。不純物が均一の配置ではなく揺らぎを持つ。
図５（ｂ）は複数の不純物が電荷をもつことにより形成
するポテンシャル分布である。太線がキャリア遮蔽が少
ない場合のポテンシャル分布である。ポテンシャルの山
と谷ができて、キャリアがソースからドレインに走行す
るときに障害となり、移動度が低下する。一方、細線は
キャリアの遮蔽を受けたときのポテンシャル分布であ
る。明らかにポテンシャルの変化が小さくなり、移動度
低下が抑えられる。
形成した高濃度不純物層にはシリコンの一部がボロンに
置き変わっており、その位置が周期性がなく不均一な配
置になる。不純物が均一の配置ではなく揺らぎを持つ。
図５（ｂ）は複数の不純物が電荷をもつことにより形成
するポテンシャル分布である。太線がキャリア遮蔽が少
ない場合のポテンシャル分布である。ポテンシャルの山
と谷ができて、キャリアがソースからドレインに走行す
るときに障害となり、移動度が低下する。一方、細線は
キャリアの遮蔽を受けたときのポテンシャル分布であ
る。明らかにポテンシャルの変化が小さくなり、移動度
低下が抑えられる。
【００１８】キャリア濃度は、しきい値付近では通常１
０7／cm2程度、ゲートに動作電圧を印加した時には１０
13／cm2 程度である。そのためしきい値付近では不純物
によるポテンシャル揺らぎにより移動度が大幅に低減
し、従ってリーク電流が大幅に低減する。一方、ゲート
に動作電圧を印加した時には移動度低下が起こらない。
０7／cm2程度、ゲートに動作電圧を印加した時には１０
13／cm2 程度である。そのためしきい値付近では不純物
によるポテンシャル揺らぎにより移動度が大幅に低減
し、従ってリーク電流が大幅に低減する。一方、ゲート
に動作電圧を印加した時には移動度低下が起こらない。
【００１９】本実施例では、説明を簡単にするために、
ソース・ドレイン不純物層としてはシングルドレイン構
造で説明したが、公知のエル・ディー・ディー（ＬＤ
Ｄ；Lightly Doped Drain)構造も採用できる。また、ｎ
型チャネルのＭＯＳ素子について説明したが、導電型を
逆にすればｐ型チャネルのＭＯＳ素子の場合も同様であ
る。
ソース・ドレイン不純物層としてはシングルドレイン構
造で説明したが、公知のエル・ディー・ディー（ＬＤ
Ｄ；Lightly Doped Drain)構造も採用できる。また、ｎ
型チャネルのＭＯＳ素子について説明したが、導電型を
逆にすればｐ型チャネルのＭＯＳ素子の場合も同様であ
る。
【００２０】
【発明の効果】反転層直下にゲートにより完全に空乏化
した高不純物層を設けることにより、ゲートがしきい値
電圧以下のときにキャリア走行領域に不純物によるポテ
ンシャル揺らぎを与え、リーク電流を抑制し、かつオン
動作時にはキャリアの遮蔽効果により不純物散乱が寄与
しないため、駆動能力が向上する。
した高不純物層を設けることにより、ゲートがしきい値
電圧以下のときにキャリア走行領域に不純物によるポテ
ンシャル揺らぎを与え、リーク電流を抑制し、かつオン
動作時にはキャリアの遮蔽効果により不純物散乱が寄与
しないため、駆動能力が向上する。
【図１】本発明の実施例による半導体装置の断面図。
【図２】従来の半導体装置の断面図。
【図３】従来の半導体装置の断面図。
【図４】半導体内部の不純物分布図。
【図５】本発明におけるキャリア走行領域のポテンシャ
ル分布図。
ル分布図。
１…ウエル層、２…不純物濃度の高い第１の導電型の第
１の不純物層、３…不純物濃度の低い第２の不純物層、
４…不純物濃度の高い第１の導電型の第３の不純物層、
５…不純物濃度の低い第４の不純物層、６…ゲート酸化
膜、７…ゲート電極、８…浅いソース・ドレイン層、９
…ソース・ドレイン電極。
１の不純物層、３…不純物濃度の低い第２の不純物層、
４…不純物濃度の高い第１の導電型の第３の不純物層、
５…不純物濃度の低い第４の不純物層、６…ゲート酸化
膜、７…ゲート電極、８…浅いソース・ドレイン層、９
…ソース・ドレイン電極。
Claims (3)
- 【請求項１】半導体基板中に第１の導電型の不純物を含
むウエル層を形成し、上記ウエル層上に不純物濃度の高
い第１の導電型の第１の不純物層，不純物濃度の低い第
２の不純物層，不純物濃度の高い第１の導電型の第３の
不純物層，不純物濃度の低い第４の不純物層を順次に形
成し、上記第４の不純物層上に絶縁膜，導電膜を順に形
成することを特徴とする半導体装置。 - 【請求項２】請求項１において、上記第２，第３，第４
の不純物層は、デバイス動作時完全に空乏化し、一方、
第１の不純物層は一部のみ空乏化するように不純物濃度
及び層の厚さが調整された半導体装置。 - 【請求項３】請求項１において、上記第１，第２，第
３，第４の不純物層の形成に分子層ドーピング技術を用
いた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15737395A JPH098296A (ja) | 1995-06-23 | 1995-06-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15737395A JPH098296A (ja) | 1995-06-23 | 1995-06-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098296A true JPH098296A (ja) | 1997-01-10 |
Family
ID=15648244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15737395A Pending JPH098296A (ja) | 1995-06-23 | 1995-06-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098296A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013507001A (ja) * | 2009-09-30 | 2013-02-28 | スボルタ，インコーポレーテッド | 電子デバイス及びシステム、並びにその製造方法及び使用方法 |
| US8975128B2 (en) | 2009-09-30 | 2015-03-10 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
| US10325986B2 (en) | 2009-09-30 | 2019-06-18 | Mie Fujitsu Semiconductor Limited | Advanced transistors with punch through suppression |
-
1995
- 1995-06-23 JP JP15737395A patent/JPH098296A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013507001A (ja) * | 2009-09-30 | 2013-02-28 | スボルタ，インコーポレーテッド | 電子デバイス及びシステム、並びにその製造方法及び使用方法 |
| JP2013507000A (ja) * | 2009-09-30 | 2013-02-28 | スボルタ，インコーポレーテッド | 電子デバイス及びシステム、並びにその製造方法及び使用方法 |
| US8975128B2 (en) | 2009-09-30 | 2015-03-10 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
| EP2483916A4 (en) * | 2009-09-30 | 2015-07-01 | Suvolta Inc | ELECTRONIC DEVICE AND SYSTEMS AND METHOD FOR THEIR PRODUCTION AND USE |
| EP2483915A4 (en) * | 2009-09-30 | 2015-07-01 | Suvolta Inc | ELECTRONIC DEVICE AND SYSTEMS AND METHOD FOR THEIR PRODUCTION AND USE |
| JP2015213200A (ja) * | 2009-09-30 | 2015-11-26 | 三重富士通セミコンダクター株式会社 | 電界効果トランジスタ及びその製造方法 |
| JP2017055140A (ja) * | 2009-09-30 | 2017-03-16 | 三重富士通セミコンダクター株式会社 | 電界効果トランジスタ及びその製造方法 |
| US10074568B2 (en) | 2009-09-30 | 2018-09-11 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using same |
| US10217668B2 (en) | 2009-09-30 | 2019-02-26 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using the same |
| US10224244B2 (en) | 2009-09-30 | 2019-03-05 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using the same |
| US10325986B2 (en) | 2009-09-30 | 2019-06-18 | Mie Fujitsu Semiconductor Limited | Advanced transistors with punch through suppression |
| US11062950B2 (en) | 2009-09-30 | 2021-07-13 | United Semiconductor Japan Co., Ltd. | Electronic devices and systems, and methods for making and using the same |
| US11887895B2 (en) | 2009-09-30 | 2024-01-30 | United Semiconductor Japan Co., Ltd. | Electronic devices and systems, and methods for making and using the same |
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