JPH098322A - ハイブリッドショットキー注入電界効果トランジスタ - Google Patents
ハイブリッドショットキー注入電界効果トランジスタInfo
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- JPH098322A JPH098322A JP8153545A JP15354596A JPH098322A JP H098322 A JPH098322 A JP H098322A JP 8153545 A JP8153545 A JP 8153545A JP 15354596 A JP15354596 A JP 15354596A JP H098322 A JPH098322 A JP H098322A
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- H10P90/1906—Preparing SOI wafers
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- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 順方向特性を改善したハイブリッドショット
キー注入電界効果トランジスタ（ＨＳＩＮＦＥＴ）を提
供する。 【解決手段】 ＳＯＩ基板のＮ型のシリコン層３内に離
隔形成されたＰ型の第１及び第２拡散領域５，９と、第
１拡散領域５内に形成されたＮ型の第３拡散領域７と、
第３拡散領域７とシリコン層３とに挟まれた第１拡散領
域５をチャネルとするようにして絶縁膜１１上に形成さ
れたゲート電極１５と、第１及び第３拡散領域５，７に
接触するカソード電極１３と、シリコン層３に設けたト
レンチ内に充填形成されて記第２拡散領域９と接触する
アノード電極１７と、を有してなる。また、トレンチ底
部周囲に第４拡散領域１９を形成する。
キー注入電界効果トランジスタ（ＨＳＩＮＦＥＴ）を提
供する。 【解決手段】 ＳＯＩ基板のＮ型のシリコン層３内に離
隔形成されたＰ型の第１及び第２拡散領域５，９と、第
１拡散領域５内に形成されたＮ型の第３拡散領域７と、
第３拡散領域７とシリコン層３とに挟まれた第１拡散領
域５をチャネルとするようにして絶縁膜１１上に形成さ
れたゲート電極１５と、第１及び第３拡散領域５，７に
接触するカソード電極１３と、シリコン層３に設けたト
レンチ内に充填形成されて記第２拡散領域９と接触する
アノード電極１７と、を有してなる。また、トレンチ底
部周囲に第４拡散領域１９を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ハイブリッドショ
ットキー注入電界効果トランジスタ（Hybrid Schottky
Injection Field Effect Transistor : ＨＳＩＮＦＥ
Ｔ）に関し、特に、順方向特性を改善するその構造に関
する。
ットキー注入電界効果トランジスタ（Hybrid Schottky
Injection Field Effect Transistor : ＨＳＩＮＦＥ
Ｔ）に関し、特に、順方向特性を改善するその構造に関
する。
【０００２】
【従来の技術】最近の電力素子として広く使用されてい
る横型絶縁ゲートバイポーラトランジスタ(Lateral Ins
ulated Gate Bipolar Transistor :ＬＩＧＢＴ）は、Ｍ
ＯＳトランジスタとバイポーラトランジスタの構造を結
合して得られる素子で、ＭＯＳトランジスタのもつオン
オフ制御の容易性と、バイポーラトランジスタのもつ電
流駆動能力とを共に有する優秀な電力素子である。この
ようにＬＩＧＢＴは高電流伝導性と高い順方向ブロッキ
ング電圧のため、高電力集積回路への応用に広く適して
いる。しかしながらＬＩＧＢＴにおいては、注入少数キ
ャリアが多いためにスイッチング速度が多少遅くなるこ
と、そしてラッチアップの発生でゲート制御能力が失わ
れることがよく知られている。
る横型絶縁ゲートバイポーラトランジスタ(Lateral Ins
ulated Gate Bipolar Transistor :ＬＩＧＢＴ）は、Ｍ
ＯＳトランジスタとバイポーラトランジスタの構造を結
合して得られる素子で、ＭＯＳトランジスタのもつオン
オフ制御の容易性と、バイポーラトランジスタのもつ電
流駆動能力とを共に有する優秀な電力素子である。この
ようにＬＩＧＢＴは高電流伝導性と高い順方向ブロッキ
ング電圧のため、高電力集積回路への応用に広く適して
いる。しかしながらＬＩＧＢＴにおいては、注入少数キ
ャリアが多いためにスイッチング速度が多少遅くなるこ
と、そしてラッチアップの発生でゲート制御能力が失わ
れることがよく知られている。
【０００３】これに対し、ショットキーコンタクトを用
いた注入構造を有するショットキー注入電界効果トラン
ジスタ（Schottky Injection Field Effect Transistor
:ＳＩＮＦＥＴ）は、ＬＩＧＢＴの有する少数キャリア
注入量に比べて格段に少ない量の少数キャリア注入の故
に、より速いスイッチング速度をもつ。このＳＩＮＦＥ
Ｔは、順方向電圧降下が大きいこともまた知られてい
る。
いた注入構造を有するショットキー注入電界効果トラン
ジスタ（Schottky Injection Field Effect Transistor
:ＳＩＮＦＥＴ）は、ＬＩＧＢＴの有する少数キャリア
注入量に比べて格段に少ない量の少数キャリア注入の故
に、より速いスイッチング速度をもつ。このＳＩＮＦＥ
Ｔは、順方向電圧降下が大きいこともまた知られてい
る。
【０００４】ＨＳＩＮＦＥＴは、高い電流調節能力をも
ち、ＳＩＮＦＥＴに並ぶだけのスイッチング速度を有す
る。しかしながら、ＰＮ接合の少数キャリア注入を通じ
た順方向伝導電流がショットキーコンタクトの多数キャ
リア注入によってクランプされ、そのため、ＨＳＩＮＦ
ＥＴの順方向特性は、ＰＮ接合領域に対するショットキ
ー接合領域の比率のようなアノード構造の影響を受ける
ことになる。
ち、ＳＩＮＦＥＴに並ぶだけのスイッチング速度を有す
る。しかしながら、ＰＮ接合の少数キャリア注入を通じ
た順方向伝導電流がショットキーコンタクトの多数キャ
リア注入によってクランプされ、そのため、ＨＳＩＮＦ
ＥＴの順方向特性は、ＰＮ接合領域に対するショットキ
ー接合領域の比率のようなアノード構造の影響を受ける
ことになる。
【０００５】最近の半導体素子の中で、絶縁物質によっ
て下部の半導体基板と分離したシリコンエピタキシャル
層を有するＳＯＩ(Silicon on Insulator)基板をバルク
に利用した半導体素子は、高い信頼性と高速動作を得ら
れ、高集積に有利であるという長所をもつ。このＳＯＩ
基板を使用すれば絶縁性が非常に優れているので、ＳＯ
Ｉ基板に電力用集積回路（Power ＩＣ）を形成すると、
速いスイッチング速度と共に、低電圧で動作する一般の
論理回路と電力用素子とを相互に確実に分離形成できる
という長所を得られる。従って、ＨＳＩＮＦＥＴの集積
基板にはＳＯＩ基板が使用される。
て下部の半導体基板と分離したシリコンエピタキシャル
層を有するＳＯＩ(Silicon on Insulator)基板をバルク
に利用した半導体素子は、高い信頼性と高速動作を得ら
れ、高集積に有利であるという長所をもつ。このＳＯＩ
基板を使用すれば絶縁性が非常に優れているので、ＳＯ
Ｉ基板に電力用集積回路（Power ＩＣ）を形成すると、
速いスイッチング速度と共に、低電圧で動作する一般の
論理回路と電力用素子とを相互に確実に分離形成できる
という長所を得られる。従って、ＨＳＩＮＦＥＴの集積
基板にはＳＯＩ基板が使用される。
【０００６】ＨＳＩＮＦＥＴの断面構造を図１に示し、
その内部電流の２次元シミュレーションを図２に示す。
その内部電流の２次元シミュレーションを図２に示す。
【０００７】ＨＳＩＮＦＥＴの製造では、まず、Ｎ型
（第１導電型）としたＳＯＩ基板のシリコンエピタキシ
ャル層３の表面部内にＰ型（第２導電型）の第１拡散領
域５を４μｍの深さで拡散させ、そして、この第１拡散
領域５内に、Ｎ型の第３拡散領域７を１μｍの深さで拡
散させる。続いて、第３拡散領域７を経るチャネル端部
より２３μｍ離れた部分から２５μｍまで、シリコンエ
ピタキシャル層３内にＰ型の第２拡散領域９を拡散させ
る。その次に、第３拡散領域７の一部表面、チャネルが
形成される第１拡散領域５の表面、及びシリコンエピタ
キシャル層３の表面上に酸化工程で絶縁膜１１を形成
し、そしてカソード電極１３、ゲート電極１５、及びア
ノード電極１７を形成するために、絶縁膜１１をエッチ
する。
（第１導電型）としたＳＯＩ基板のシリコンエピタキシ
ャル層３の表面部内にＰ型（第２導電型）の第１拡散領
域５を４μｍの深さで拡散させ、そして、この第１拡散
領域５内に、Ｎ型の第３拡散領域７を１μｍの深さで拡
散させる。続いて、第３拡散領域７を経るチャネル端部
より２３μｍ離れた部分から２５μｍまで、シリコンエ
ピタキシャル層３内にＰ型の第２拡散領域９を拡散させ
る。その次に、第３拡散領域７の一部表面、チャネルが
形成される第１拡散領域５の表面、及びシリコンエピタ
キシャル層３の表面上に酸化工程で絶縁膜１１を形成
し、そしてカソード電極１３、ゲート電極１５、及びア
ノード電極１７を形成するために、絶縁膜１１をエッチ
する。
【０００８】カソード電極１３は、第３拡散領域７の一
部表面と第１拡散領域５の一部表面とに５μｍの長さで
形成される。また、ゲート電極１５は、第３拡散領域７
の一部表面、第１拡散領域５の一部表面、及びシリコン
エピタキシャル層３の一部表面上の絶縁膜１１上に、
２．５μｍの長さで形成される。そして、アノード電極
１７は、前記チャネル端部より１５μｍ離れた絶縁膜１
１上から、前記チャネル端部より２５μｍ離れた絶縁膜
１１上まで形成される。このアノード電極１７は、前記
チャネル端部より２０μｍ離れた部位から２３μｍ離れ
た部位までにかけて開けられた電極窓を介してシリコン
エピタキシャル層３へ接触し、ショットキーコンタクト
１０を伴う。
部表面と第１拡散領域５の一部表面とに５μｍの長さで
形成される。また、ゲート電極１５は、第３拡散領域７
の一部表面、第１拡散領域５の一部表面、及びシリコン
エピタキシャル層３の一部表面上の絶縁膜１１上に、
２．５μｍの長さで形成される。そして、アノード電極
１７は、前記チャネル端部より１５μｍ離れた絶縁膜１
１上から、前記チャネル端部より２５μｍ離れた絶縁膜
１１上まで形成される。このアノード電極１７は、前記
チャネル端部より２０μｍ離れた部位から２３μｍ離れ
た部位までにかけて開けられた電極窓を介してシリコン
エピタキシャル層３へ接触し、ショットキーコンタクト
１０を伴う。
【０００９】このＨＳＩＮＦＥＴは、ＩＧＢＴと比較し
てターンオフ時間でかなり優秀な特性をもつ。その理由
は、ＨＳＩＮＦＥＴがショットキーコンタクトをもつア
ノード電極を有したＭＯＳゲート素子の中の１つで、タ
ーンオフタイムにおいてショットキーコンタクトを通過
する電子電流通路を有するからである。つまり、第３拡
散領域７で発生した電子電流はＭＯＳゲート下のチャネ
ルを通過し、シリコンエピタキシャル層３を経てアノー
ド電極１７に形成されているショットキーコンタクト１
０へ流れることができるので、ターンオフが速い。これ
に対しＩＧＢＴでは、そのようなショットキーコンタク
トをもつ電子通路が構造上形成されないので、ＨＳＩＮ
ＦＥＴよりもターンオフ時間が遅くなる。
てターンオフ時間でかなり優秀な特性をもつ。その理由
は、ＨＳＩＮＦＥＴがショットキーコンタクトをもつア
ノード電極を有したＭＯＳゲート素子の中の１つで、タ
ーンオフタイムにおいてショットキーコンタクトを通過
する電子電流通路を有するからである。つまり、第３拡
散領域７で発生した電子電流はＭＯＳゲート下のチャネ
ルを通過し、シリコンエピタキシャル層３を経てアノー
ド電極１７に形成されているショットキーコンタクト１
０へ流れることができるので、ターンオフが速い。これ
に対しＩＧＢＴでは、そのようなショットキーコンタク
トをもつ電子通路が構造上形成されないので、ＨＳＩＮ
ＦＥＴよりもターンオフ時間が遅くなる。
【００１０】図１に示すようにＨＳＩＮＦＥＴは、Ｎ型
のシリコンエピタキシャル層３内に形成されたＰ型の第
１拡散領域５と、該第１拡散領域５内に形成されたＮ型
の第３拡散領域７と、第１拡散領域５から所定間隔離し
てシリコンエピタキシャル層３内に形成されたＰ型の第
２拡散領域９と、をもっている。そして、第３拡散領域
７の一部表面から第１拡散領域５を経てシリコンエピタ
キシャル層３の一部表面までにかかる絶縁膜１１を介し
たゲート電極１５と、第３拡散領域７の一部表面及び第
１拡散領域５の一部表面に接続するカソード電極１３
と、第２拡散領域９の一部表面及びシリコンエピタキシ
ャル層３の一部表面に接続するアノード電極１７と、を
備え、アノード電極１７の接続部分下にショットキーコ
ンタクト１０が形成される。即ち、このＨＳＩＮＦＥＴ
は、１つのショットキーコンタクト１０、及び、シリコ
ンエピタキシャル層３と第２拡散領域９との接合から構
成される１つのＰＮ接合を特徴とする素子である。
のシリコンエピタキシャル層３内に形成されたＰ型の第
１拡散領域５と、該第１拡散領域５内に形成されたＮ型
の第３拡散領域７と、第１拡散領域５から所定間隔離し
てシリコンエピタキシャル層３内に形成されたＰ型の第
２拡散領域９と、をもっている。そして、第３拡散領域
７の一部表面から第１拡散領域５を経てシリコンエピタ
キシャル層３の一部表面までにかかる絶縁膜１１を介し
たゲート電極１５と、第３拡散領域７の一部表面及び第
１拡散領域５の一部表面に接続するカソード電極１３
と、第２拡散領域９の一部表面及びシリコンエピタキシ
ャル層３の一部表面に接続するアノード電極１７と、を
備え、アノード電極１７の接続部分下にショットキーコ
ンタクト１０が形成される。即ち、このＨＳＩＮＦＥＴ
は、１つのショットキーコンタクト１０、及び、シリコ
ンエピタキシャル層３と第２拡散領域９との接合から構
成される１つのＰＮ接合を特徴とする素子である。
【００１１】
【発明が解決しようとする課題】ＨＳＩＮＦＥＴは、シ
ョットキーコンタクト１０によってクランプされたＰＮ
接合の少数キャリアの量に基づいて順方向電圧降下が変
化する。
ョットキーコンタクト１０によってクランプされたＰＮ
接合の少数キャリアの量に基づいて順方向電圧降下が変
化する。
【００１２】アノード電極１７の印加電源によってＰＮ
接合から注入されるホール電流は、シリコンエピタキシ
ャル層３を通じてカソード電極１３に集まる。このとき
ラッチアップを起こす可能性があるが、第１拡散領域５
下端部に高濃度ドープしたＰ＋領域を形成することで内
部抵抗が減少し、ホール電流のラッチアップを抑制する
ことができる。
接合から注入されるホール電流は、シリコンエピタキシ
ャル層３を通じてカソード電極１３に集まる。このとき
ラッチアップを起こす可能性があるが、第１拡散領域５
下端部に高濃度ドープしたＰ＋領域を形成することで内
部抵抗が減少し、ホール電流のラッチアップを抑制する
ことができる。
【００１３】ＬＩＧＢＴと比較した場合にＨＳＩＮＦＥ
Ｔは、図５〜図７を参照すると、ラッチアップを生じる
電流制限値がＬＩＧＢＴより高く、また、ＬＩＧＢＴよ
りもラッチアップ電流特性とスイッチング特性に優れて
いる。しかしながら、図７からわかるようにＬＩＧＢＴ
よりも順方向電圧降下が大きいとう問題点がある。
Ｔは、図５〜図７を参照すると、ラッチアップを生じる
電流制限値がＬＩＧＢＴより高く、また、ＬＩＧＢＴよ
りもラッチアップ電流特性とスイッチング特性に優れて
いる。しかしながら、図７からわかるようにＬＩＧＢＴ
よりも順方向電圧降下が大きいとう問題点がある。
【００１４】
【課題を解決するための手段】本発明では、ＨＳＩＮＦ
ＥＴのＰＮ接合及びショットキーコンタクトを伴うアノ
ード電極の幾何学的構造を変更してトレンチ構造とし、
シリコンエピタキシャル層における順方向電圧降下を減
少させることを特徴とする。そして、そのトレンチ構造
の底部周囲にシリコンエピタキシャル層と異なる（第２
拡散領域と同じ）導電型の第４拡散領域を例えばイオン
打ち込みで形成し、これによりＰＮ接合の領域を広げて
ホール電流をより多く流すことを可能にし、更に順方向
電圧降下を減少させることを特徴とする。この構造によ
れば、従来同様のスイッチング速度とラッチアップ電流
を維持したうえで順方向特性が向上し、より高い電流レ
ベルをもつＨＳＩＮＦＥＴが提供される。
ＥＴのＰＮ接合及びショットキーコンタクトを伴うアノ
ード電極の幾何学的構造を変更してトレンチ構造とし、
シリコンエピタキシャル層における順方向電圧降下を減
少させることを特徴とする。そして、そのトレンチ構造
の底部周囲にシリコンエピタキシャル層と異なる（第２
拡散領域と同じ）導電型の第４拡散領域を例えばイオン
打ち込みで形成し、これによりＰＮ接合の領域を広げて
ホール電流をより多く流すことを可能にし、更に順方向
電圧降下を減少させることを特徴とする。この構造によ
れば、従来同様のスイッチング速度とラッチアップ電流
を維持したうえで順方向特性が向上し、より高い電流レ
ベルをもつＨＳＩＮＦＥＴが提供される。
【００１５】即ち本発明によれば、半導体基板に絶縁し
て設けられたシリコン層をバルクに用いて形成されるＨ
ＳＩＮＦＥＴにおいて、前記シリコン層にトレンチを設
けて該トレンチ内を充填するアノード電極を形成するこ
とを特徴としたＨＳＩＮＦＥＴが提供される。具体的に
は、ＳＯＩ基板の第１導電型のシリコン層内に離隔形成
された第２導電型の第１及び第２拡散領域と、該第１拡
散領域内に形成された第１導電型の第３拡散領域と、該
第３拡散領域と前記シリコン層とに挟まれた前記第１拡
散領域をチャネルとするようにして絶縁膜上に形成され
たゲート電極と、前記第１及び第３拡散領域に接触する
カソード電極と、前記シリコン層に設けたトレンチ内に
充填形成されて前記第２拡散領域と接触するアノード電
極と、を有してなるＨＳＩＮＦＥＴとすることを特徴と
する。そしてこの場合に、アノード電極を充填形成した
トレンチの底部周囲のシリコン層に第２導電型の第４拡
散領域を形成することを特徴とする。
て設けられたシリコン層をバルクに用いて形成されるＨ
ＳＩＮＦＥＴにおいて、前記シリコン層にトレンチを設
けて該トレンチ内を充填するアノード電極を形成するこ
とを特徴としたＨＳＩＮＦＥＴが提供される。具体的に
は、ＳＯＩ基板の第１導電型のシリコン層内に離隔形成
された第２導電型の第１及び第２拡散領域と、該第１拡
散領域内に形成された第１導電型の第３拡散領域と、該
第３拡散領域と前記シリコン層とに挟まれた前記第１拡
散領域をチャネルとするようにして絶縁膜上に形成され
たゲート電極と、前記第１及び第３拡散領域に接触する
カソード電極と、前記シリコン層に設けたトレンチ内に
充填形成されて前記第２拡散領域と接触するアノード電
極と、を有してなるＨＳＩＮＦＥＴとすることを特徴と
する。そしてこの場合に、アノード電極を充填形成した
トレンチの底部周囲のシリコン層に第２導電型の第４拡
散領域を形成することを特徴とする。
【００１６】
【発明の実施の形態】図３に示すように、本実施形態の
ＨＳＩＮＦＥＴは、シリコンエピタキシャル層３に設け
たトレンチ内を埋めるようにアノード電極１７が形成さ
れ、トレンチ構造としてある。そして、そのトレンチの
底部周囲にＰ型（第２導電型）の第４拡散領域１９が形
成されている。
ＨＳＩＮＦＥＴは、シリコンエピタキシャル層３に設け
たトレンチ内を埋めるようにアノード電極１７が形成さ
れ、トレンチ構造としてある。そして、そのトレンチの
底部周囲にＰ型（第２導電型）の第４拡散領域１９が形
成されている。
【００１７】このようにアノード電極１７をトレンチ構
造とした場合、シリコンエピタキシャル層３内に入り込
む分だけシリコンエピタキシャル層３の順方向電圧降下
を減らせる効果がある。また、第４拡散領域１９の存在
によりホール電流が増加し、これによっても順方向電圧
降下を減少させられる効果がある。
造とした場合、シリコンエピタキシャル層３内に入り込
む分だけシリコンエピタキシャル層３の順方向電圧降下
を減らせる効果がある。また、第４拡散領域１９の存在
によりホール電流が増加し、これによっても順方向電圧
降下を減少させられる効果がある。
【００１８】図４Ａは、トレンチの深さを３μｍとした
場合の内部電流を２次元シミュレーションした図面であ
る。第３拡散領域７から第１拡散領域５をチャネルとし
て通過する電子電流がショットキーコンタクト１０へ集
まる現象と、トレンチ底部周囲の第４拡散領域１９から
注入されるホール電流がシリコンエピタキシャル層３か
ら第１拡散領域５を経てカソード電極１３に集まる現象
とが示されいる。
場合の内部電流を２次元シミュレーションした図面であ
る。第３拡散領域７から第１拡散領域５をチャネルとし
て通過する電子電流がショットキーコンタクト１０へ集
まる現象と、トレンチ底部周囲の第４拡散領域１９から
注入されるホール電流がシリコンエピタキシャル層３か
ら第１拡散領域５を経てカソード電極１３に集まる現象
とが示されいる。
【００１９】図４Ｂに示すのはトレンチの深さが７μｍ
の場合で、図４Ａのときと同様の現象が見られる。ま
た、図４Ａの現象に加え、絶縁物質２と第４拡散領域１
９との間における直列抵抗値が大きくなっている。その
理由は、トレンチが深くなるほど、第４拡散領域１９の
ホール電流の少数キャリアが絶縁物質２の表面上をカソ
ード電極１３の方へ移動しにくくなるためである。
の場合で、図４Ａのときと同様の現象が見られる。ま
た、図４Ａの現象に加え、絶縁物質２と第４拡散領域１
９との間における直列抵抗値が大きくなっている。その
理由は、トレンチが深くなるほど、第４拡散領域１９の
ホール電流の少数キャリアが絶縁物質２の表面上をカソ
ード電極１３の方へ移動しにくくなるためである。
【００２０】図５は、上記２種類のトレンチ深さｔｄの
実施形態（三角ドット）と従来素子（丸ドット）とにお
けるアノード電流Ｉ及び印加電圧Ｖの特性比較図であ
る。図示のように、本実施形態のＨＳＩＮＦＥＴの印加
アノード電圧に対するラッチアップ電流は、従来に比べ
て遜色なく、ＬＩＧＢＴよりも格段に優れている。
実施形態（三角ドット）と従来素子（丸ドット）とにお
けるアノード電流Ｉ及び印加電圧Ｖの特性比較図であ
る。図示のように、本実施形態のＨＳＩＮＦＥＴの印加
アノード電圧に対するラッチアップ電流は、従来に比べ
て遜色なく、ＬＩＧＢＴよりも格段に優れている。
【００２１】図６は、上記２種類のトレンチ深さの実施
形態（点線）と従来素子（実線）とにおけるアノード電
流Ｉ及びターンオフ時間ｔの特性比較図である。図示の
グラフは、ゲート電圧を１５Ｖから０Ｖへ降下させたと
き、つまりオン状態からオフへターンオフさせた際の残
留電流値を表している。本実施形態のＨＳＩＮＦＥＴ
は、従来のＨＳＩＮＦＥＴ及びＳＩＮＦＥＴに比してタ
ーンオフ時間に遜色なく、ＬＩＧＢＴよりかなり速いこ
とがわかる。
形態（点線）と従来素子（実線）とにおけるアノード電
流Ｉ及びターンオフ時間ｔの特性比較図である。図示の
グラフは、ゲート電圧を１５Ｖから０Ｖへ降下させたと
き、つまりオン状態からオフへターンオフさせた際の残
留電流値を表している。本実施形態のＨＳＩＮＦＥＴ
は、従来のＨＳＩＮＦＥＴ及びＳＩＮＦＥＴに比してタ
ーンオフ時間に遜色なく、ＬＩＧＢＴよりかなり速いこ
とがわかる。
【００２２】図７は、上記２種類のトレンチ深さの実施
形態（三角ドット）と従来素子（丸ドット）とにおける
ターンオフ時間ｔ及び順方向電圧降下Ｖの特性比較図で
ある。図示のように、ターンオフ時間は本実施形態及び
従来のＨＳＩＮＦＥＴともほぼ同じであるが、順方向電
圧降下については、本実施形態のＨＳＩＮＦＥＴが従来
よりも小さくなっており、改善されていることがわか
る。
形態（三角ドット）と従来素子（丸ドット）とにおける
ターンオフ時間ｔ及び順方向電圧降下Ｖの特性比較図で
ある。図示のように、ターンオフ時間は本実施形態及び
従来のＨＳＩＮＦＥＴともほぼ同じであるが、順方向電
圧降下については、本実施形態のＨＳＩＮＦＥＴが従来
よりも小さくなっており、改善されていることがわか
る。
【００２３】以上から理解できるように、トレンチ構造
へ変更することにより、従来のＨＳＩＮＦＥＴの性質を
維持しながらも重要特性である順方向電圧降下を減らす
ことが可能となっている。
へ変更することにより、従来のＨＳＩＮＦＥＴの性質を
維持しながらも重要特性である順方向電圧降下を減らす
ことが可能となっている。
【００２４】
【発明の効果】本発明によるＨＳＩＮＦＥＴは、従来の
スイッチング速度及びラッチアップ電流特性の利点を損
なうことなく順方向電圧降下を改善することができる。
従って、ＩＧＢＴに比べてスイッチング速度やラッチア
ップ電流に優れ、しかも順方向特性のよいパワーＩＣを
得ることができるようになる。
スイッチング速度及びラッチアップ電流特性の利点を損
なうことなく順方向電圧降下を改善することができる。
従って、ＩＧＢＴに比べてスイッチング速度やラッチア
ップ電流に優れ、しかも順方向特性のよいパワーＩＣを
得ることができるようになる。
【図１】従来の技術によるＨＳＩＮＦＥＴの構造を示す
断面図。
断面図。
【図２】図１に示すＨＳＩＮＦＥＴの内部電流を２次元
シミュレーションした結果を示す図。
シミュレーションした結果を示す図。
【図３】本発明によるＨＳＩＮＦＥＴの構造を示す断面
図。
図。
【図４】図３に示すＨＳＩＮＦＥＴの内部電流を２次元
シミュレーションした結果を示す図。
シミュレーションした結果を示す図。
【図５】横軸に印加電圧Ｖ、縦軸にラッチアップ電流Ｉ
をとった特性グラフ。
をとった特性グラフ。
【図６】横軸にターンオフ時間ｔ、縦軸にアノード電流
Ｉをとった特性グラフ。
Ｉをとった特性グラフ。
【図７】横軸に順方向電圧降下Ｖ、縦軸にターンオフ時
間ｔをとった特性グラフ。
間ｔをとった特性グラフ。
１ 基板 ２ 絶縁物質 ３ シリコン層（シリコンエピタキシャル層） ５ 第１拡散領域 ７ 第３拡散領域 ９ 第２拡散領域 １０ ショットキーコンタクト １１ 絶縁膜 １３ カソード電極 １５ ゲート電極 １７ アノード電極 １９ 第４拡散領域
フロントページの続き (72)発明者 金 翰秀 大韓民国ソウル特別市城北区貞陵３洞716 番地167号
Claims (4)
- 【請求項１】 半導体基板に絶縁して設けられたシリコ
ン層をバルクに用いて形成されるハイブリッドショット
キー注入電界効果トランジスタにおいて、前記シリコン
層にトレンチを設けて該トレンチ内を充填するアノード
電極を形成したことを特徴とするハイブリッドショット
キー注入電界効果トランジスタ。 - 【請求項２】 半導体基板に絶縁して設けられた第１導
電型のシリコン層内に離隔形成された第２導電型の第１
及び第２拡散領域と、該第１拡散領域内に形成された第
１導電型の第３拡散領域と、該第３拡散領域と前記シリ
コン層とに挟まれた前記第１拡散領域をチャネルとする
ようにして絶縁膜上に形成されたゲート電極と、前記第
１及び第３拡散領域に接触するカソード電極と、前記シ
リコン層に設けたトレンチ内に充填形成されて前記第２
拡散領域と接触するアノード電極と、を有してなる請求
項１記載のハイブリッドショットキー注入電界効果トラ
ンジスタ。 - 【請求項３】 アノード電極を充填形成したトレンチの
底部周囲のシリコン層に第２導電型の第４拡散領域を形
成した請求項２記載のハイブリッドショットキー注入電
界効果トランジスタ。 - 【請求項４】 第１導電型がＮ型で且つ第２導電型がＰ
型で、そしてシリコン層がＮ型不純物をドープしたエピ
タキシャル層である請求項２又は請求項３記載のハイブ
リッドショットキー注入電界効果トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950015732A KR0152345B1 (ko) | 1995-06-14 | 1995-06-14 | 혼성 쇼트키 주입 전계 효과 트랜지스터 |
| KR1995P15732 | 1995-06-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098322A true JPH098322A (ja) | 1997-01-10 |
| JP2738528B2 JP2738528B2 (ja) | 1998-04-08 |
Family
ID=19417098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8153545A Expired - Fee Related JP2738528B2 (ja) | 1995-06-14 | 1996-06-14 | ハイブリッドショットキー注入電界効果トランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5796126A (ja) |
| JP (1) | JP2738528B2 (ja) |
| KR (1) | KR0152345B1 (ja) |
| DE (1) | DE19605109A1 (ja) |
| TW (1) | TW293180B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054248A (ja) * | 2004-08-10 | 2006-02-23 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| CN104282740A (zh) * | 2009-11-09 | 2015-01-14 | 苏州博创集成电路设计有限公司 | 绝缘体上硅的横向p型绝缘栅双极晶体管 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724039B1 (en) * | 1998-08-31 | 2004-04-20 | Stmicroelectronics, Inc. | Semiconductor device having a Schottky diode |
| US5965917A (en) * | 1999-01-04 | 1999-10-12 | Advanced Micro Devices, Inc. | Structure and method of formation of body contacts in SOI MOSFETS to elimate floating body effects |
| US6657240B1 (en) * | 2002-01-28 | 2003-12-02 | Taiwan Semiconductoring Manufacturing Company | Gate-controlled, negative resistance diode device using band-to-band tunneling |
| GB2482479B (en) * | 2010-08-02 | 2015-02-18 | Univ Warwick | Semiconductor device |
| FR3012665A1 (ja) * | 2013-10-31 | 2015-05-01 | St Microelectronics Crolles 2 | |
| FR3012667A1 (ja) | 2013-10-31 | 2015-05-01 | St Microelectronics Crolles 2 | |
| FR3012666A1 (ja) * | 2013-10-31 | 2015-05-01 | St Microelectronics Crolles 2 | |
| US11615992B2 (en) | 2020-01-15 | 2023-03-28 | International Business Machines Corporation | Substrate isolated VTFET devices |
| CN113270475B (zh) * | 2021-04-08 | 2023-03-14 | 西安电子科技大学 | 一种由肖特基结势垒控制的短路阳极横向绝缘栅双极型晶体管及其制作方法 |
| CN113270476A (zh) * | 2021-04-08 | 2021-08-17 | 西安电子科技大学 | 具有电子控制栅极区和肖特基阳极的横向绝缘栅双极型晶体管及其制作方法 |
| CN114709259B (zh) * | 2022-03-28 | 2024-06-18 | 重庆大学 | 一种阳极集成肖特基超势垒辅助栅的横向绝缘栅双极型晶体管 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4199774A (en) * | 1978-09-18 | 1980-04-22 | The Board Of Trustees Of The Leland Stanford Junior University | Monolithic semiconductor switching device |
-
1995
- 1995-06-14 KR KR1019950015732A patent/KR0152345B1/ko not_active Expired - Lifetime
-
1996
- 1996-02-12 TW TW085101750A patent/TW293180B/zh not_active IP Right Cessation
- 1996-02-12 DE DE19605109A patent/DE19605109A1/de not_active Ceased
- 1996-03-29 US US08/623,768 patent/US5796126A/en not_active Expired - Lifetime
- 1996-06-14 JP JP8153545A patent/JP2738528B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054248A (ja) * | 2004-08-10 | 2006-02-23 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| CN104282740A (zh) * | 2009-11-09 | 2015-01-14 | 苏州博创集成电路设计有限公司 | 绝缘体上硅的横向p型绝缘栅双极晶体管 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW293180B (ja) | 1996-12-11 |
| KR0152345B1 (ko) | 1998-10-01 |
| KR970004067A (ko) | 1997-01-29 |
| US5796126A (en) | 1998-08-18 |
| DE19605109A1 (de) | 1996-12-19 |
| JP2738528B2 (ja) | 1998-04-08 |
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|
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