JPH098420A - プリント板およびプリント板基板 - Google Patents
プリント板およびプリント板基板Info
- Publication number
- JPH098420A JPH098420A JP14866695A JP14866695A JPH098420A JP H098420 A JPH098420 A JP H098420A JP 14866695 A JP14866695 A JP 14866695A JP 14866695 A JP14866695 A JP 14866695A JP H098420 A JPH098420 A JP H098420A
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- JP
- Japan
- Prior art keywords
- circuit
- circuit block
- priority
- output
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0005—Apparatus or processes for manufacturing printed circuits for designing circuits by computer
Landscapes
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【目的】 本発明は、複数の回路ブロックを優先度の順
に連続して搭載し、搭載された回路ブロックの間を優先
度の順に伝播する信号を、搭載される回路ブロックの数
に係わりなくプリント板の同一の端子から出力するプリ
ント板に関し、同一のプリント板基板を利用して複数の
プリント板を設計し、設計期間を低減し、設計費用，図
面維持費用，管理費用を削減することを目的とする。 【構成】 回路ブロックの出力信号を集約し、搭載され
た中で最も優先度の低い回路ブロックの出力信号を選択
して出力する切替回路を設け、回路ブロックの搭載の有
無と切替回路を構成する部品の搭載の有無とを対応さ
せ、部品の搭載の有無により切替回路を通る信号を切り
替えることにより、同一のプリント板基板を利用し複数
のプリント板を設計する。
に連続して搭載し、搭載された回路ブロックの間を優先
度の順に伝播する信号を、搭載される回路ブロックの数
に係わりなくプリント板の同一の端子から出力するプリ
ント板に関し、同一のプリント板基板を利用して複数の
プリント板を設計し、設計期間を低減し、設計費用，図
面維持費用，管理費用を削減することを目的とする。 【構成】 回路ブロックの出力信号を集約し、搭載され
た中で最も優先度の低い回路ブロックの出力信号を選択
して出力する切替回路を設け、回路ブロックの搭載の有
無と切替回路を構成する部品の搭載の有無とを対応さ
せ、部品の搭載の有無により切替回路を通る信号を切り
替えることにより、同一のプリント板基板を利用し複数
のプリント板を設計する。
Description
【産業上の利用分野】本発明は、プリント板基板、およ
び同一のプリント板基板を用い、あらかじめ設定した範
囲の中で実際に搭載される回路ブロックの組み合わせを
選択して作られるプリント板に関する。集積回路の大規
模化の進展に伴い、プリント板に搭載される回路の集積
度が高くなり、プリント板の機能が複雑化し設計期間が
長期化すると共に、機能の組合せにより生じる多様なプ
リント板を設計するため、設計費用が膨大になってきて
いる。更に、プリント板の多様化はプリント板基板の増
加をもたらし、部品管理に要する費用や図面の維持に要
する費用も多大なものとなってきている。このため、汎
用のプロセッサと浮動小数点演算専用のプロセッサの様
に大規模集積回路化され、診断のためのスキャンパスを
有し、かつ、プリント板への搭載順序があらかじめ定め
られている回路ブロックから構成されるプリント板につ
いては、搭載される回路ブロックの数に係わりなく同一
のプリント板基板を利用して設計できる必要がある。
び同一のプリント板基板を用い、あらかじめ設定した範
囲の中で実際に搭載される回路ブロックの組み合わせを
選択して作られるプリント板に関する。集積回路の大規
模化の進展に伴い、プリント板に搭載される回路の集積
度が高くなり、プリント板の機能が複雑化し設計期間が
長期化すると共に、機能の組合せにより生じる多様なプ
リント板を設計するため、設計費用が膨大になってきて
いる。更に、プリント板の多様化はプリント板基板の増
加をもたらし、部品管理に要する費用や図面の維持に要
する費用も多大なものとなってきている。このため、汎
用のプロセッサと浮動小数点演算専用のプロセッサの様
に大規模集積回路化され、診断のためのスキャンパスを
有し、かつ、プリント板への搭載順序があらかじめ定め
られている回路ブロックから構成されるプリント板につ
いては、搭載される回路ブロックの数に係わりなく同一
のプリント板基板を利用して設計できる必要がある。
【従来の技術】例えば、診断のためのスキャンパスを有
する装置においては、プリント板の入力端子から入力さ
れたスキャンデータはプリント板内の回路ブロックを伝
播し、出力端子から出力して次のプリント板に入力する
ため、定められたプリント板実装位置におけるスキャン
の入力端子と出力端子は固定している。従来の方法で
は、汎用プロセッサを基本搭載し浮動小数点演算プロセ
ッサをオプションとして搭載するプリント板の様に、同
一位置に排他的に実装され、あらかじめ定められた優先
度の順に高い方から低い方へ連続して複数の回路ブロッ
クが接続され、更に、優先度の高い方から低い方へ順次
信号が伝播して、プリント板の固定した端子から出力さ
れるプリント板は、図６，図７に示す様に、搭載される
回路ブロックの組合せの各々について、入出力端子を同
じ位置に合わせた別々のプリント板基板を用いて設計さ
れていた。つまり従来のオプション機能を設けたプリン
ト板においては、オプション機能の追加／削除のために
新たなプリント板を設計開発しなければならない。
する装置においては、プリント板の入力端子から入力さ
れたスキャンデータはプリント板内の回路ブロックを伝
播し、出力端子から出力して次のプリント板に入力する
ため、定められたプリント板実装位置におけるスキャン
の入力端子と出力端子は固定している。従来の方法で
は、汎用プロセッサを基本搭載し浮動小数点演算プロセ
ッサをオプションとして搭載するプリント板の様に、同
一位置に排他的に実装され、あらかじめ定められた優先
度の順に高い方から低い方へ連続して複数の回路ブロッ
クが接続され、更に、優先度の高い方から低い方へ順次
信号が伝播して、プリント板の固定した端子から出力さ
れるプリント板は、図６，図７に示す様に、搭載される
回路ブロックの組合せの各々について、入出力端子を同
じ位置に合わせた別々のプリント板基板を用いて設計さ
れていた。つまり従来のオプション機能を設けたプリン
ト板においては、オプション機能の追加／削除のために
新たなプリント板を設計開発しなければならない。
【発明が解決しようとする課題】従って、集積度の高い
プリント板を多種類設計するため、設計期間が長期化す
ると共に、設計費用が膨大になり、管理すべき部品点数
が増加するため、図面の維持費用やプリント板基板の管
理費用等が多大になるという問題を生じていた。本発明
は、あらかじめ搭載される順序が定められ、該順序に従
って連続して搭載される回路ブロックから構成され、搭
載される優先度の順に高い方から低い方へ信号が順次伝
播し、搭載される回路ブロックの数に係わりなく、プリ
ント板の固定した端子から出力されるプリント板を、同
一のプリント板基板を用いて提供することを目的とす
る。
プリント板を多種類設計するため、設計期間が長期化す
ると共に、設計費用が膨大になり、管理すべき部品点数
が増加するため、図面の維持費用やプリント板基板の管
理費用等が多大になるという問題を生じていた。本発明
は、あらかじめ搭載される順序が定められ、該順序に従
って連続して搭載される回路ブロックから構成され、搭
載される優先度の順に高い方から低い方へ信号が順次伝
播し、搭載される回路ブロックの数に係わりなく、プリ
ント板の固定した端子から出力されるプリント板を、同
一のプリント板基板を用いて提供することを目的とす
る。
【課題を解決するための手段】図１は、本発明の原理説
明図であり、図１において、１０は、複数の回路ブロッ
クと、中継回路と、切替回路の接合部とを有し、また、
中継回路を経由して回路ブロック間を伝播する信号を伝
える信号線パターンと、全ての回路ブロックの出力信号
を切替回路に集約する信号線パターンとを有するプリン
ト板基板であり、２０Ａ，２０Ｂ，・，２０Ｎは、回路
ブロックであって、２０Ａは基本で搭載される（最も優
先度が高い）回路ブロックであり、以下順次優先度が低
下するものであり、３０Ｂ，・，３０Ｎは、搭載の優先
度が相互に１ランク異なる２つの回路ブロックの中間
で、回路ブロックの出力端子と切替回路の入力端子とを
接続する信号線パターンから分岐した分岐長が、中継回
路を搭載せずオープンとした場合も信号の反射による切
替回路の誤動作を生じない長さとなる位置に配置され、
該回路ブロックより優先度が１ランク低い回路ブロック
へ信号を中継する中継回路であり、４０は、実際に搭載
されている回路ブロックの中で、最も優先度の低い回路
ブロックからの出力信号を選択して出力する切替回路で
ある。
明図であり、図１において、１０は、複数の回路ブロッ
クと、中継回路と、切替回路の接合部とを有し、また、
中継回路を経由して回路ブロック間を伝播する信号を伝
える信号線パターンと、全ての回路ブロックの出力信号
を切替回路に集約する信号線パターンとを有するプリン
ト板基板であり、２０Ａ，２０Ｂ，・，２０Ｎは、回路
ブロックであって、２０Ａは基本で搭載される（最も優
先度が高い）回路ブロックであり、以下順次優先度が低
下するものであり、３０Ｂ，・，３０Ｎは、搭載の優先
度が相互に１ランク異なる２つの回路ブロックの中間
で、回路ブロックの出力端子と切替回路の入力端子とを
接続する信号線パターンから分岐した分岐長が、中継回
路を搭載せずオープンとした場合も信号の反射による切
替回路の誤動作を生じない長さとなる位置に配置され、
該回路ブロックより優先度が１ランク低い回路ブロック
へ信号を中継する中継回路であり、４０は、実際に搭載
されている回路ブロックの中で、最も優先度の低い回路
ブロックからの出力信号を選択して出力する切替回路で
ある。
【作用】図１を参照しながら本発明を説明する。本発明
では、中継回路は対応する回路ブロックが搭載される場
合に搭載され、対応する回路ブロックが搭載されない場
合は搭載されない。即ち、中継回路３０Ｂは回路ブロッ
ク２０Ｂが搭載される場合に搭載され、中継回路３０Ｃ
は回路ブロック２０Ｃが搭載される場合に搭載される。
また、回路ブロックは、該回路ブロックより優先度が１
ランク高い回路ブロックが搭載される場合に限り搭載さ
れ、優先度の高い方から低い方へ順に連続して搭載され
る。即ち、回路ブロック２０Ａが搭載されている場合に
回路ブロック２０Ｂが搭載され、回路ブロック２０Ｂが
搭載されている場合に回路ブロック２０Ｃが搭載され
る。切替回路４０では構成する部品が選択され、プリン
ト板基板１０に実際に搭載される回路ブロックの中で最
も優先度が低い回路ブロックの出力信号のみを出力し、
実際には回路ブロックが搭載されない場合も含め、他の
全ての回路ブロックの出力信号が抑止される。従って、
プリント板に入力された信号は、搭載されている回路ブ
ロックの数に係わりなく、常にプリント板の同一の端子
から出力され、また、中継回路を搭載しない場合も信号
の反射による誤動作が生じない位置に設けることによ
り、回路ブロックをプリント板内の自由な位置に配置す
ることが可能となる。
では、中継回路は対応する回路ブロックが搭載される場
合に搭載され、対応する回路ブロックが搭載されない場
合は搭載されない。即ち、中継回路３０Ｂは回路ブロッ
ク２０Ｂが搭載される場合に搭載され、中継回路３０Ｃ
は回路ブロック２０Ｃが搭載される場合に搭載される。
また、回路ブロックは、該回路ブロックより優先度が１
ランク高い回路ブロックが搭載される場合に限り搭載さ
れ、優先度の高い方から低い方へ順に連続して搭載され
る。即ち、回路ブロック２０Ａが搭載されている場合に
回路ブロック２０Ｂが搭載され、回路ブロック２０Ｂが
搭載されている場合に回路ブロック２０Ｃが搭載され
る。切替回路４０では構成する部品が選択され、プリン
ト板基板１０に実際に搭載される回路ブロックの中で最
も優先度が低い回路ブロックの出力信号のみを出力し、
実際には回路ブロックが搭載されない場合も含め、他の
全ての回路ブロックの出力信号が抑止される。従って、
プリント板に入力された信号は、搭載されている回路ブ
ロックの数に係わりなく、常にプリント板の同一の端子
から出力され、また、中継回路を搭載しない場合も信号
の反射による誤動作が生じない位置に設けることによ
り、回路ブロックをプリント板内の自由な位置に配置す
ることが可能となる。
【実施例】図２及び図３を参照しながら切替回路の実施
例について説明する。図２は、切替回路の第１の実施例
であり、入力Ａ，入力Ｂ，入力Ｃから入力Ａを直接選択
して出力する場合を示し、図３は、切替回路の第２の実
施例であり、入力Ａ，入力Ｂ，入力Ｃから入力Ａを選択
出力するにあたり、先ず入力Ａと入力Ｂから入力Ａを選
択し、次いで入力Ａと入力Ｃから入力Ａを選択出力する
場合を示している。また、図２及び図３において、論理
素子の入力端子のうち入力信号と対になる入力端子に接
続されている抵抗の他端が＋５Ｖとなっている場合は、
プルアップ抵抗として該入力信号を選択し、ＧＮＤとな
っている場合はプルダウン抵抗として該入力信号を抑止
している。従って、図２及び図３はいずれも入力Ａが選
択出力される。次に、図４及び図５を参照しながらプリ
ント板の回路構成について説明する。図４は、本発明の
一実施例回路構成図（１／２）であり、回路ブロックと
して中央処理ユニット（以下、「ＣＰＵ」と略す）を搭
載した場合を示し、図５は、本発明の回路構成図（２／
２）であって、ＣＰＵに加え浮動小数点演算ユニット
（以下、「ＦＰＵ」と略す）をも搭載した場合を示し、
診断のためのスキャン回路を搭載したプリント板の構成
を示している。図４及び図５において、２１は、大規模
集積回路（以下、「ＬＳＩ」と略す）で構成されるＣＰ
Ｕで、搭載の優先度が最も高く、プリント板に基本とし
て搭載される回路ブロックであり、２２は、ＬＳＩで構
成されるＦＰＵで、搭載の優先度がＣＰＵに次ぎ、プリ
ント板にオプションとして搭載される回路ブロックであ
り、３０は、ドライバ素子からなる集積回路（以下、
「ＳＳＩ」と略す）で、ＦＰＵ２２がプリント板に搭載
される場合、ＦＰＵ２２とＣＰＵ２１の間に搭載される
中継回路であり、４０は、ＣＰＵとＦＰＵが搭載される
場合はＦＰＵの出力を，ＣＰＵのみ搭載される場合はＣ
ＰＵの出力を選択出力する切替回路であり、４１は、切
替回路のうち論理素子からなる切替回路論理素子部であ
り、４２は、切替回路のうち搭載される回路ブロックに
対応して選択される抵抗からなる切替回路抵抗部であ
り、５１は、ＦＰＵ２２が搭載される場合に搭載され、
論理素子の入力を論理「０」とする抵抗（以下、「プル
ダウン抵抗」と略す）であり、６１，６２は、ＦＰＵ２
２が搭載されない場合に搭載され、論理素子の入力を論
理「１」とする抵抗（以下、「プルアップ抵抗」と略
す）で、プリント板に、プルダウン抵抗５１と排他的に
搭載されるものであり、７１，７２，７３，７４は、Ｓ
ＳＩで構成される論理素子である。以下、図４及び図５
を参照しながらスキャン信号の流れについて説明する。
ＦＰＵ２２がプリント板１０に搭載されない場合、図４
に示す通り中継回路３０は搭載されず（図４で点線で囲
んだ部分）、プルダウン抵抗５１も搭載されない（図４
で点線で表示した部分）。プルアップ抵抗６１，６２が
搭載され、従って、論理素子７１は入力が全て論理
「１」であるため出力が論理「０」となり、論理素子７
３に接続される他の入力の値の如何に係わらず、論理素
子７３の出力は論理「１」となる。一方、論理素子７２
はプルアップ抵抗６１に接続される入力が論理「１」で
あるため、ＣＰＵ２１の出力信号の値に応じ論理素子７
２から出力信号が出力される。論理素子７４の論理素子
７３に接続される入力は論理「０」であるため、論理素
子７２の出力信号の値に応じ論理素子７４から出力信号
が出力される。ＦＰＵ２２がプリント板１０に搭載され
る場合、プルアップ抵抗６１，６２は搭載されない（図
５で点線で表示した部分）。中継回路３０とプルダウン
抵抗５１が搭載され、従って、論理素子７１，７２のプ
ルダウン抵抗５１に接続される入力が論理「０」である
ため、論理素子７１，７２の出力信号の値はいずれも論
理「１」である。論理素子７３の論理素子７１の出力に
接続される入力が論理「１」であるため、ＦＰＵ２２の
出力信号の値に対応して論理素子７３から出力信号が出
力される。論理素子７２の出力に接続される論理素子７
４の入力が論理「１」であるため、論理素子７３から出
力された信号に応じ論理素子７４の出力信号が出力され
る。
例について説明する。図２は、切替回路の第１の実施例
であり、入力Ａ，入力Ｂ，入力Ｃから入力Ａを直接選択
して出力する場合を示し、図３は、切替回路の第２の実
施例であり、入力Ａ，入力Ｂ，入力Ｃから入力Ａを選択
出力するにあたり、先ず入力Ａと入力Ｂから入力Ａを選
択し、次いで入力Ａと入力Ｃから入力Ａを選択出力する
場合を示している。また、図２及び図３において、論理
素子の入力端子のうち入力信号と対になる入力端子に接
続されている抵抗の他端が＋５Ｖとなっている場合は、
プルアップ抵抗として該入力信号を選択し、ＧＮＤとな
っている場合はプルダウン抵抗として該入力信号を抑止
している。従って、図２及び図３はいずれも入力Ａが選
択出力される。次に、図４及び図５を参照しながらプリ
ント板の回路構成について説明する。図４は、本発明の
一実施例回路構成図（１／２）であり、回路ブロックと
して中央処理ユニット（以下、「ＣＰＵ」と略す）を搭
載した場合を示し、図５は、本発明の回路構成図（２／
２）であって、ＣＰＵに加え浮動小数点演算ユニット
（以下、「ＦＰＵ」と略す）をも搭載した場合を示し、
診断のためのスキャン回路を搭載したプリント板の構成
を示している。図４及び図５において、２１は、大規模
集積回路（以下、「ＬＳＩ」と略す）で構成されるＣＰ
Ｕで、搭載の優先度が最も高く、プリント板に基本とし
て搭載される回路ブロックであり、２２は、ＬＳＩで構
成されるＦＰＵで、搭載の優先度がＣＰＵに次ぎ、プリ
ント板にオプションとして搭載される回路ブロックであ
り、３０は、ドライバ素子からなる集積回路（以下、
「ＳＳＩ」と略す）で、ＦＰＵ２２がプリント板に搭載
される場合、ＦＰＵ２２とＣＰＵ２１の間に搭載される
中継回路であり、４０は、ＣＰＵとＦＰＵが搭載される
場合はＦＰＵの出力を，ＣＰＵのみ搭載される場合はＣ
ＰＵの出力を選択出力する切替回路であり、４１は、切
替回路のうち論理素子からなる切替回路論理素子部であ
り、４２は、切替回路のうち搭載される回路ブロックに
対応して選択される抵抗からなる切替回路抵抗部であ
り、５１は、ＦＰＵ２２が搭載される場合に搭載され、
論理素子の入力を論理「０」とする抵抗（以下、「プル
ダウン抵抗」と略す）であり、６１，６２は、ＦＰＵ２
２が搭載されない場合に搭載され、論理素子の入力を論
理「１」とする抵抗（以下、「プルアップ抵抗」と略
す）で、プリント板に、プルダウン抵抗５１と排他的に
搭載されるものであり、７１，７２，７３，７４は、Ｓ
ＳＩで構成される論理素子である。以下、図４及び図５
を参照しながらスキャン信号の流れについて説明する。
ＦＰＵ２２がプリント板１０に搭載されない場合、図４
に示す通り中継回路３０は搭載されず（図４で点線で囲
んだ部分）、プルダウン抵抗５１も搭載されない（図４
で点線で表示した部分）。プルアップ抵抗６１，６２が
搭載され、従って、論理素子７１は入力が全て論理
「１」であるため出力が論理「０」となり、論理素子７
３に接続される他の入力の値の如何に係わらず、論理素
子７３の出力は論理「１」となる。一方、論理素子７２
はプルアップ抵抗６１に接続される入力が論理「１」で
あるため、ＣＰＵ２１の出力信号の値に応じ論理素子７
２から出力信号が出力される。論理素子７４の論理素子
７３に接続される入力は論理「０」であるため、論理素
子７２の出力信号の値に応じ論理素子７４から出力信号
が出力される。ＦＰＵ２２がプリント板１０に搭載され
る場合、プルアップ抵抗６１，６２は搭載されない（図
５で点線で表示した部分）。中継回路３０とプルダウン
抵抗５１が搭載され、従って、論理素子７１，７２のプ
ルダウン抵抗５１に接続される入力が論理「０」である
ため、論理素子７１，７２の出力信号の値はいずれも論
理「１」である。論理素子７３の論理素子７１の出力に
接続される入力が論理「１」であるため、ＦＰＵ２２の
出力信号の値に対応して論理素子７３から出力信号が出
力される。論理素子７２の出力に接続される論理素子７
４の入力が論理「１」であるため、論理素子７３から出
力された信号に応じ論理素子７４の出力信号が出力され
る。
【発明の効果】以上説明した様に、本発明によれば、あ
らかじめ搭載される優先度が定められ、優先度の順に連
続して搭載される回路ブロックから構成され、搭載され
る優先度の順に高い方から低い方へ信号が順次伝播し、
搭載される回路ブロックの数に係わりなく、プリント板
の固定した端子から出力されるプリント板を、同一のプ
リント板基板を用いて設計することができ、設計期間の
短期化，設計費用，管理費用，維持費用の削減に寄与す
る所が大きい。
らかじめ搭載される優先度が定められ、優先度の順に連
続して搭載される回路ブロックから構成され、搭載され
る優先度の順に高い方から低い方へ信号が順次伝播し、
搭載される回路ブロックの数に係わりなく、プリント板
の固定した端子から出力されるプリント板を、同一のプ
リント板基板を用いて設計することができ、設計期間の
短期化，設計費用，管理費用，維持費用の削減に寄与す
る所が大きい。
【図１】本発明の原理説明図
【図２】切替回路の第１の実施例
【図３】切替回路の第２の実施例
【図４】本発明の一実施例回路構成図（１／２）
【図５】本発明の一実施例回路構成図（２／２）
【図６】従来のプリント板構成図（１／２）
【図７】従来のプリント板構成図（２／２）
１０ プリント板基板 ２０Ａ，２０Ｂ，・，２０Ｎ 回路ブロック ３０Ｂ，・，３０Ｎ 中継回路 ４０ 切替回路 ４１ 切替回路論理素子部 ４２ 切替回路抵抗部 ２１ 中央処理ユニット（ＣＰＵ） ２２ 浮動小数点ユニット（ＦＰＵ） ３０ 中継回路 ５１ プルダウン抵抗 ６２，６２ プルアップ抵抗 ７１，７２，７３，７４ 論理素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小椋 仁成 神奈川県川崎市中原区上小田中1015番地 富士通 株式会社内 (72)発明者 ポーンシャイ・チョンスワンナパイサーン 神奈川県川崎市中原区上小田中1015番地 富士通 株式会社内 (72)発明者 金谷 英治 神奈川県川崎市中原区上小田中1015番地 富士通 株式会社内
Claims (4)
- 【請求項１】 搭載される優先度が定められ、優先度の
順に順次定められた位置に搭載される回路ブロックと、 回路ブロックの出力信号を集約し、搭載された回路ブロ
ックの中から最も優先度の低い回路ブロックの出力信号
を選択して出力する切替回路と、 切替回路と複数の回路ブロックを搭載する接合部を有
し、回路ブロックの出力端子の接合部と切替回路の入力
端子の接合部とを結ぶ信号線パターンが優先度の１ラン
ク低い回路ブロックの入力端子の接合部に分岐するプリ
ント板基板とから構成され、 切替回路を構成する部品を、搭載される回路ブロックに
対応して選択することにより、優先度の高い回路ブロッ
クから低い回路ブロックへ順次信号を伝播させ、搭載さ
れている回路ブロックの中で最も優先度の低い回路ブロ
ックから、常に同一のプリント板端子を経由して出力す
ることを特徴とするプリント板。 - 【請求項２】 請求項１において、搭載される回路ブロ
ックに対応して選択される切替回路を構成する部品が、
抵抗であることを特徴とするプリント板。 - 【請求項３】 切替回路を搭載する接合部と、 複数の回路ブロックを搭載する接合部と、 回路ブロックの出力端子の接合部と切替回路の入力端子
の接合部と優先度の１ランク低い回路ブロックの入力端
子の接合部とを接続する信号線パターンとを有し、 回路ブロックと切替回路とを搭載することにより、優先
度の高い回路ブロックから低い回路ブロックへ伝播する
信号が、搭載されている範囲で最も優先度の低い回路ブ
ロックから出力され、更に、搭載されている回路ブロッ
クによらず、該信号が同一のプリント板端子から出力す
ることを特徴とするプリント板基板。 - 【請求項４】 回路ブロックの出力端子の接合部と切替
回路の入力端子の接合部とを結ぶ信号線パターンから中
継回路の入力端子の接合部までの分岐長が、中継回路を
搭載せずオープンとした場合も信号の反射による誤動作
を生じない長さにされ、 回路ブロックから優先度が１ランク下の回路ブロックに
伝播する信号を中継する中継回路を有することにより、
回路ブロックのプリント板内での自由な配置を可能とし
たことを特徴とする、請求項１のプリント板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14866695A JPH098420A (ja) | 1995-06-15 | 1995-06-15 | プリント板およびプリント板基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14866695A JPH098420A (ja) | 1995-06-15 | 1995-06-15 | プリント板およびプリント板基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098420A true JPH098420A (ja) | 1997-01-10 |
Family
ID=15457910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14866695A Pending JPH098420A (ja) | 1995-06-15 | 1995-06-15 | プリント板およびプリント板基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098420A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011503759A (ja) * | 2007-10-16 | 2011-01-27 | マイクロン テクノロジー， インク． | 積み重ねられた半導体素子用の再構成可能な接続部 |
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1995
- 1995-06-15 JP JP14866695A patent/JPH098420A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011503759A (ja) * | 2007-10-16 | 2011-01-27 | マイクロン テクノロジー， インク． | 積み重ねられた半導体素子用の再構成可能な接続部 |
| US9214449B2 (en) | 2007-10-16 | 2015-12-15 | Micron Technology, Inc. | Reconfigurable connections for stacked semiconductor devices |
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