JPH098639A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH098639A JPH098639A JP7154490A JP15449095A JPH098639A JP H098639 A JPH098639 A JP H098639A JP 7154490 A JP7154490 A JP 7154490A JP 15449095 A JP15449095 A JP 15449095A JP H098639 A JPH098639 A JP H098639A
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Abstract
(57)【要約】
【目的】 電源−接地間の貫通電流を抑制し、ノイズの
発生を低減することのできる出力バッファ回路を提供す
る。 【構成】 並列接続された出力トランジスタ１１〜１４
及び１５〜１８の各入力端子間に抵抗１９〜２４を介し
た回路で、出力トランジスタ１１〜１４及び１５〜１８
の入力端子にトランジスタ３１〜３４及び３５〜３８を
接続し、初段の出力トランジスタ１１，１５の入力端子
にトランジスタ３９，４０を挿入する。この構成によ
り、各出力トランジスタ１１〜１４，１５〜１８がスイ
ッチング動作をするとき、遮断状態に切り替わる側の出
力トランジスタは、その入力信号は抵抗の影響を受けな
くなり、入力信号の遅延が生じず、導通状態に切り替わ
る側の出力トランジスタよりも速く動作するため、出力
トランジスタ１１〜１４と１５〜１８との双方が同時に
導通状態になることを防ぎ、貫通電流を抑え、ノイズの
低減を図ることができる。
発生を低減することのできる出力バッファ回路を提供す
る。 【構成】 並列接続された出力トランジスタ１１〜１４
及び１５〜１８の各入力端子間に抵抗１９〜２４を介し
た回路で、出力トランジスタ１１〜１４及び１５〜１８
の入力端子にトランジスタ３１〜３４及び３５〜３８を
接続し、初段の出力トランジスタ１１，１５の入力端子
にトランジスタ３９，４０を挿入する。この構成によ
り、各出力トランジスタ１１〜１４，１５〜１８がスイ
ッチング動作をするとき、遮断状態に切り替わる側の出
力トランジスタは、その入力信号は抵抗の影響を受けな
くなり、入力信号の遅延が生じず、導通状態に切り替わ
る側の出力トランジスタよりも速く動作するため、出力
トランジスタ１１〜１４と１５〜１８との双方が同時に
導通状態になることを防ぎ、貫通電流を抑え、ノイズの
低減を図ることができる。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路におけ
る出力バッファ回路に関するものである。
る出力バッファ回路に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路は電子機器等の誤
動作の原因ともなるノイズの低減化の対策が行われてい
るが、電子機器等の省電力化に伴いより低ノイズな回路
の実現が必要となっている。以下、従来の出力バッファ
回路について説明する。
動作の原因ともなるノイズの低減化の対策が行われてい
るが、電子機器等の省電力化に伴いより低ノイズな回路
の実現が必要となっている。以下、従来の出力バッファ
回路について説明する。
【０００３】図４は従来の出力バッファ回路の回路図を
示す。図４において、ＶDDは正電源、ＶSSは接地、１，
２は第１，第２の信号入力端子、３は信号出力端子、１
１〜１４はＰチャネルＭＯＳトランジスタ（以下「ＰＭ
ＯＳ」という）、１５〜１８はＮチャネルＭＯＳトラン
ジスタ（以下「ＮＭＯＳ」という）、１９〜２４は抵抗
である。
示す。図４において、ＶDDは正電源、ＶSSは接地、１，
２は第１，第２の信号入力端子、３は信号出力端子、１
１〜１４はＰチャネルＭＯＳトランジスタ（以下「ＰＭ
ＯＳ」という）、１５〜１８はＮチャネルＭＯＳトラン
ジスタ（以下「ＮＭＯＳ」という）、１９〜２４は抵抗
である。
【０００４】この従来の出力バッファ回路は、ＰＭＯＳ
１１〜１４の並列回路と、ＮＭＯＳ１５〜１８の並列回
路と、抵抗１９〜２１で構成される第１の信号遅延用回
路網と、抵抗２２〜２４で構成される第２の信号遅延用
回路網とを備えている。ＰＭＯＳ１１〜１４の並列回路
は、正電源ＶDDと信号出力端子３との間に接続し、ＮＭ
ＯＳ１５〜１８の並列回路は、接地ＶSSと信号出力端子
３との間に接続している。抵抗１９〜２１で構成される
第１の信号遅延用回路網は、第１の信号入力端子１から
ＰＭＯＳ１１〜１４の各制御端子へ至る経路に設けら
れ、第１の信号入力端子１からＰＭＯＳ１１〜１４の各
制御端子へ至る経路の信号伝達時間を異ならせるもので
ある。抵抗２２〜２４で構成される第２の信号遅延用回
路網は、第２の信号入力端子２からＮＭＯＳ１５〜１８
の各制御端子へ至る経路に設けられ、第２の信号入力端
子２からＮＭＯＳ１５〜１８の各制御端子へ至る経路の
信号伝達時間を異ならせるものである。
１１〜１４の並列回路と、ＮＭＯＳ１５〜１８の並列回
路と、抵抗１９〜２１で構成される第１の信号遅延用回
路網と、抵抗２２〜２４で構成される第２の信号遅延用
回路網とを備えている。ＰＭＯＳ１１〜１４の並列回路
は、正電源ＶDDと信号出力端子３との間に接続し、ＮＭ
ＯＳ１５〜１８の並列回路は、接地ＶSSと信号出力端子
３との間に接続している。抵抗１９〜２１で構成される
第１の信号遅延用回路網は、第１の信号入力端子１から
ＰＭＯＳ１１〜１４の各制御端子へ至る経路に設けら
れ、第１の信号入力端子１からＰＭＯＳ１１〜１４の各
制御端子へ至る経路の信号伝達時間を異ならせるもので
ある。抵抗２２〜２４で構成される第２の信号遅延用回
路網は、第２の信号入力端子２からＮＭＯＳ１５〜１８
の各制御端子へ至る経路に設けられ、第２の信号入力端
子２からＮＭＯＳ１５〜１８の各制御端子へ至る経路の
信号伝達時間を異ならせるものである。
【０００５】以上のように構成された従来の出力バッフ
ァ回路について、以下その動作を説明する。まず、第
１，第２の信号入力端子１，２にそれぞれハイレベル
（以下「Ｈレベル」という）の信号が入力されたとする
と、ＰＭＯＳ１１〜１４は遮断状態になり導通しない。
一方、ＮＭＯＳ１５〜１８は導通状態になり、電流は信
号出力端子３からＮＭＯＳ１５〜１８を通って接地に流
れ、信号出力端子３と接地間の電位が同じになる。その
結果、信号出力端子３にはローレベル（以下「Ｌレベ
ル」という）の信号が出力される。
ァ回路について、以下その動作を説明する。まず、第
１，第２の信号入力端子１，２にそれぞれハイレベル
（以下「Ｈレベル」という）の信号が入力されたとする
と、ＰＭＯＳ１１〜１４は遮断状態になり導通しない。
一方、ＮＭＯＳ１５〜１８は導通状態になり、電流は信
号出力端子３からＮＭＯＳ１５〜１８を通って接地に流
れ、信号出力端子３と接地間の電位が同じになる。その
結果、信号出力端子３にはローレベル（以下「Ｌレベ
ル」という）の信号が出力される。
【０００６】また、逆に第１，第２の信号入力端子１，
２にそれぞれＬレベルの信号が入力されたとすると、Ｎ
ＭＯＳ１５〜１８は遮断状態になり導通しない。一方、
ＰＭＯＳ１１〜１４は導通状態になり、電流は正電源Ｖ
DDからＰＭＯＳ１１〜１４を通って信号出力端子３に流
れ、信号出力端子３と正電源ＶDD間の電位が同じにな
る。その結果、信号出力端子３にはＨレベルの信号が出
力される。
２にそれぞれＬレベルの信号が入力されたとすると、Ｎ
ＭＯＳ１５〜１８は遮断状態になり導通しない。一方、
ＰＭＯＳ１１〜１４は導通状態になり、電流は正電源Ｖ
DDからＰＭＯＳ１１〜１４を通って信号出力端子３に流
れ、信号出力端子３と正電源ＶDD間の電位が同じにな
る。その結果、信号出力端子３にはＨレベルの信号が出
力される。
【０００７】この従来の出力バッファ回路では、ＰＭＯ
Ｓ１１〜１４、ＮＭＯＳ１５〜１８が並列に接続され、
それぞれの制御端子間に抵抗（１９〜２４）を介してあ
ることによって、それぞれのトランジスタの制御端子に
伝わる信号に遅延が生じ、それぞれのトランジスタに入
力される信号に時間差が生じ、トランジスタのスイッチ
ングのタイミングをずらしている。これにより入力信号
変化時の急激な電流の変化を抑え、急激な電流の変化に
よって発生する出力波形や電源ラインに乗るノイズを低
減している。
Ｓ１１〜１４、ＮＭＯＳ１５〜１８が並列に接続され、
それぞれの制御端子間に抵抗（１９〜２４）を介してあ
ることによって、それぞれのトランジスタの制御端子に
伝わる信号に遅延が生じ、それぞれのトランジスタに入
力される信号に時間差が生じ、トランジスタのスイッチ
ングのタイミングをずらしている。これにより入力信号
変化時の急激な電流の変化を抑え、急激な電流の変化に
よって発生する出力波形や電源ラインに乗るノイズを低
減している。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、入力信号の変化を早く受けるトランジス
タと遅く受けるトランジスタとのスイッチングのタイミ
ングのズレにより、ＰＭＯＳ１１〜１４、ＮＭＯＳ１５
〜１８の双方のいずれかのトランジスタがともに導通状
態になる状態があり、それにより電源−接地間に貫通電
流が流れ、その貫通電流がノイズを発生させるという問
題があった。
来の構成では、入力信号の変化を早く受けるトランジス
タと遅く受けるトランジスタとのスイッチングのタイミ
ングのズレにより、ＰＭＯＳ１１〜１４、ＮＭＯＳ１５
〜１８の双方のいずれかのトランジスタがともに導通状
態になる状態があり、それにより電源−接地間に貫通電
流が流れ、その貫通電流がノイズを発生させるという問
題があった。
【０００９】この発明は上記従来の問題点を解決するも
ので、電源−接地間の貫通電流を抑制し、ノイズの発生
を低減することのできる出力バッファ回路を提供するこ
とを目的とする。
ので、電源−接地間の貫通電流を抑制し、ノイズの発生
を低減することのできる出力バッファ回路を提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】請求項１記載の出力バッ
ファ回路は、電流吐き出し用電源と信号出力端子との間
に接続した複数の電流吐き出し用出力トランジスタの並
列回路と、電流引き込み用電源と信号出力端子との間に
接続した複数の電流引き込み用出力トランジスタの並列
回路と、第１の信号入力端子から複数の電流吐き出し用
出力トランジスタの各制御端子へ至る経路に設けられ第
１の信号入力端子から複数の電流吐き出し用出力トラン
ジスタの各制御端子へ至る経路の信号伝達時間を異なら
せる第１の信号遅延用回路網と、第２の信号入力端子か
ら複数の電流引き込み用出力トランジスタの各制御端子
へ至る経路に設けられ第２の信号入力端子から複数の電
流引き込み用出力トランジスタの各制御端子へ至る経路
の信号伝達時間を異ならせる第２の信号遅延用回路網
と、第１の信号入力端子と第１の信号遅延用回路網の始
端との間に挿入されて複数の電流吐き出し用出力トラン
ジスタを導通させる極性の入力信号を第１の信号遅延用
回路網の始端に供給する第１の順次導通制御用トランジ
スタと、第１の信号入力端子と複数の電流吐き出し用出
力トランジスタの各制御端子との間に挿入されて複数の
電流吐き出し用出力トランジスタを遮断させる極性の入
力信号を第１の信号遅延用回路網をバイパスして複数の
電流吐き出し用出力トランジスタの制御端子に直接供給
する第１の同時遮断制御用トランジスタ群と、第２の信
号入力端子と第２の信号遅延用回路網の始端との間に挿
入されて複数の電流引き込み用出力トランジスタを導通
させる極性の入力信号を第２の信号遅延用回路網の始端
に供給する第２の順次導通制御用トランジスタと、第２
の信号入力端子と複数の電流引き込み用出力トランジス
タの制御端子との間に挿入されて複数の電流引き込み用
出力トランジスタを遮断させる極性の入力信号を第２の
信号遅延用回路網をバイパスして複数の電流引き込み用
出力トランジスタの制御端子に直接供給する第２の同時
遮断制御用トランジスタ群とを備えている。
ファ回路は、電流吐き出し用電源と信号出力端子との間
に接続した複数の電流吐き出し用出力トランジスタの並
列回路と、電流引き込み用電源と信号出力端子との間に
接続した複数の電流引き込み用出力トランジスタの並列
回路と、第１の信号入力端子から複数の電流吐き出し用
出力トランジスタの各制御端子へ至る経路に設けられ第
１の信号入力端子から複数の電流吐き出し用出力トラン
ジスタの各制御端子へ至る経路の信号伝達時間を異なら
せる第１の信号遅延用回路網と、第２の信号入力端子か
ら複数の電流引き込み用出力トランジスタの各制御端子
へ至る経路に設けられ第２の信号入力端子から複数の電
流引き込み用出力トランジスタの各制御端子へ至る経路
の信号伝達時間を異ならせる第２の信号遅延用回路網
と、第１の信号入力端子と第１の信号遅延用回路網の始
端との間に挿入されて複数の電流吐き出し用出力トラン
ジスタを導通させる極性の入力信号を第１の信号遅延用
回路網の始端に供給する第１の順次導通制御用トランジ
スタと、第１の信号入力端子と複数の電流吐き出し用出
力トランジスタの各制御端子との間に挿入されて複数の
電流吐き出し用出力トランジスタを遮断させる極性の入
力信号を第１の信号遅延用回路網をバイパスして複数の
電流吐き出し用出力トランジスタの制御端子に直接供給
する第１の同時遮断制御用トランジスタ群と、第２の信
号入力端子と第２の信号遅延用回路網の始端との間に挿
入されて複数の電流引き込み用出力トランジスタを導通
させる極性の入力信号を第２の信号遅延用回路網の始端
に供給する第２の順次導通制御用トランジスタと、第２
の信号入力端子と複数の電流引き込み用出力トランジス
タの制御端子との間に挿入されて複数の電流引き込み用
出力トランジスタを遮断させる極性の入力信号を第２の
信号遅延用回路網をバイパスして複数の電流引き込み用
出力トランジスタの制御端子に直接供給する第２の同時
遮断制御用トランジスタ群とを備えている。
【００１１】請求項２記載の出力バッファ回路は、請求
項１記載の出力バッファ回路において、第１および第２
の信号遅延用回路網は、それぞれ第１および第２信号遅
延用抵抗回路網からなる。請求項３記載の出力バッファ
回路は、請求項２記載の出力バッファ回路において、複
数の電流吐き出し用出力トランジスタおよび複数の電流
引き込み用出力トランジスタがそれぞれＭＯＳ型電界効
果トランジスタからなり、第１の信号遅延用抵抗回路網
は、複数の電流吐き出し用出力トランジスタのゲート電
極間を接続する第１の抵抗体膜からなり、第１の抵抗体
膜を複数の電流吐き出し用出力トランジスタのゲート電
極と同一材料で形成し、第２の信号遅延用抵抗回路網
は、複数の電流引き込み用出力トランジスタのゲート電
極間を接続する第２の抵抗体膜からなり、第２の抵抗体
膜を複数の電流引き込み用出力トランジスタのゲート電
極と同一材料で形成している。
項１記載の出力バッファ回路において、第１および第２
の信号遅延用回路網は、それぞれ第１および第２信号遅
延用抵抗回路網からなる。請求項３記載の出力バッファ
回路は、請求項２記載の出力バッファ回路において、複
数の電流吐き出し用出力トランジスタおよび複数の電流
引き込み用出力トランジスタがそれぞれＭＯＳ型電界効
果トランジスタからなり、第１の信号遅延用抵抗回路網
は、複数の電流吐き出し用出力トランジスタのゲート電
極間を接続する第１の抵抗体膜からなり、第１の抵抗体
膜を複数の電流吐き出し用出力トランジスタのゲート電
極と同一材料で形成し、第２の信号遅延用抵抗回路網
は、複数の電流引き込み用出力トランジスタのゲート電
極間を接続する第２の抵抗体膜からなり、第２の抵抗体
膜を複数の電流引き込み用出力トランジスタのゲート電
極と同一材料で形成している。
【００１２】
【作用】この構成によって、第１・第２の同時遮断制御
用トランジスタ群が、電流吐き出し用・電流引き込み用
出力トランジスタが遮断状態に切り替わるときだけ、第
１・第２の信号遅延用回路網を介さず入力信号を電流吐
き出し用・電流引き込み用出力トランジスタの制御端子
に伝えるバイパスの役割をするため、電流吐き出し用・
電流引き込み用出力トランジスタが遮断状態に変わる時
間が速くなり、電流吐き出し用および電流引き込み用出
力トランジスタの双方が同時に導通状態になることを防
ぎ、貫通電流によるノイズの発生を低減することができ
る。なお、電流吐き出し用・電流引き込み用出力トラン
ジスタが導通状態に切り替わるときには、第１・第２の
順次導通制御用トランジスタが導通し、入力信号は第１
・第２の信号遅延用回路網を介して電流吐き出し用・電
流引き込み用出力トランジスタの制御端子に入力し、電
流吐き出し用・電流引き込み用出力トランジスタは入力
側最初段から最終段に近いトランジスタほど導通状態に
切り替わるタイミングが遅くなる。
用トランジスタ群が、電流吐き出し用・電流引き込み用
出力トランジスタが遮断状態に切り替わるときだけ、第
１・第２の信号遅延用回路網を介さず入力信号を電流吐
き出し用・電流引き込み用出力トランジスタの制御端子
に伝えるバイパスの役割をするため、電流吐き出し用・
電流引き込み用出力トランジスタが遮断状態に変わる時
間が速くなり、電流吐き出し用および電流引き込み用出
力トランジスタの双方が同時に導通状態になることを防
ぎ、貫通電流によるノイズの発生を低減することができ
る。なお、電流吐き出し用・電流引き込み用出力トラン
ジスタが導通状態に切り替わるときには、第１・第２の
順次導通制御用トランジスタが導通し、入力信号は第１
・第２の信号遅延用回路網を介して電流吐き出し用・電
流引き込み用出力トランジスタの制御端子に入力し、電
流吐き出し用・電流引き込み用出力トランジスタは入力
側最初段から最終段に近いトランジスタほど導通状態に
切り替わるタイミングが遅くなる。
【００１３】
【実施例】以下、この発明の一実施例について、図面を
参照しながら説明する。図１はこの発明の一実施例の出
力バッファ回路の回路図である。図１において、ＶDDは
正電源（電流吐き出し用電源）、ＶSSは接地（電流引き
込み用電源）、１は第１の信号入力端子、２は第２の信
号入力端子、３は信号出力端子、１１〜１４はＰＭＯＳ
（電流吐き出し用出力トランジスタ）、１５〜１８はＮ
ＭＯＳ（電流引き込み用出力トランジスタ）、１９〜２
１は第１の信号遅延用（抵抗）回路網を構成する抵抗、
２２〜２４は第２の信号遅延用（抵抗）回路網を構成す
る抵抗であり、これらは従来例の構成と同じである。３
１〜３４はＰＭＯＳ（第１の同時遮断制御用トランジス
タ）、３５〜３８はＮＭＯＳ（第２の同時遮断制御用ト
ランジスタ）、３９はＮＭＯＳ（第１の順次導通制御用
トランジスタ）、４０はＰＭＯＳ（第２の順次導通制御
用トランジスタ）である。
参照しながら説明する。図１はこの発明の一実施例の出
力バッファ回路の回路図である。図１において、ＶDDは
正電源（電流吐き出し用電源）、ＶSSは接地（電流引き
込み用電源）、１は第１の信号入力端子、２は第２の信
号入力端子、３は信号出力端子、１１〜１４はＰＭＯＳ
（電流吐き出し用出力トランジスタ）、１５〜１８はＮ
ＭＯＳ（電流引き込み用出力トランジスタ）、１９〜２
１は第１の信号遅延用（抵抗）回路網を構成する抵抗、
２２〜２４は第２の信号遅延用（抵抗）回路網を構成す
る抵抗であり、これらは従来例の構成と同じである。３
１〜３４はＰＭＯＳ（第１の同時遮断制御用トランジス
タ）、３５〜３８はＮＭＯＳ（第２の同時遮断制御用ト
ランジスタ）、３９はＮＭＯＳ（第１の順次導通制御用
トランジスタ）、４０はＰＭＯＳ（第２の順次導通制御
用トランジスタ）である。
【００１４】この実施例の出力バッファ回路は、従来例
同様、ＰＭＯＳ１１〜１４の並列回路と、ＮＭＯＳ１５
〜１８の並列回路と、抵抗１９〜２１で構成される第１
の信号遅延用回路網と、抵抗２２〜２４で構成される第
２の信号遅延用回路網とを備えている。ＰＭＯＳ１１〜
１４の並列回路は、正電源ＶDDと信号出力端子３との間
に接続し、ＮＭＯＳ１５〜１８の並列回路は、接地ＶSS
と信号出力端子３との間に接続している。抵抗１９〜２
１で構成される第１の信号遅延用回路網は、第１の信号
入力端子１からＰＭＯＳ１１〜１４の各制御端子へ至る
経路に設けられ、第１の信号入力端子１からＰＭＯＳ１
１〜１４の各制御端子へ至る経路の信号伝達時間を異な
らせるものである。抵抗２２〜２４で構成される第２の
信号遅延用回路網は、第２の信号入力端子２からＮＭＯ
Ｓ１５〜１８の各制御端子へ至る経路に設けられ、第２
の信号入力端子２からＮＭＯＳ１５〜１８の各制御端子
へ至る経路の信号伝達時間を異ならせるものである。
同様、ＰＭＯＳ１１〜１４の並列回路と、ＮＭＯＳ１５
〜１８の並列回路と、抵抗１９〜２１で構成される第１
の信号遅延用回路網と、抵抗２２〜２４で構成される第
２の信号遅延用回路網とを備えている。ＰＭＯＳ１１〜
１４の並列回路は、正電源ＶDDと信号出力端子３との間
に接続し、ＮＭＯＳ１５〜１８の並列回路は、接地ＶSS
と信号出力端子３との間に接続している。抵抗１９〜２
１で構成される第１の信号遅延用回路網は、第１の信号
入力端子１からＰＭＯＳ１１〜１４の各制御端子へ至る
経路に設けられ、第１の信号入力端子１からＰＭＯＳ１
１〜１４の各制御端子へ至る経路の信号伝達時間を異な
らせるものである。抵抗２２〜２４で構成される第２の
信号遅延用回路網は、第２の信号入力端子２からＮＭＯ
Ｓ１５〜１８の各制御端子へ至る経路に設けられ、第２
の信号入力端子２からＮＭＯＳ１５〜１８の各制御端子
へ至る経路の信号伝達時間を異ならせるものである。
【００１５】さらに、この実施例では、ＮＭＯＳ３９
と、ＰＭＯＳ３１〜３４と、ＰＭＯＳ４０と、ＮＭＯＳ
３５〜３８とを設けている。ＮＭＯＳ３９は、第１の信
号入力端子１と第１の信号遅延用回路網の始端との間に
挿入され、ＰＭＯＳ１１〜１４を導通させる極性の入力
信号を第１の信号遅延用回路網の始端に供給する。ＰＭ
ＯＳ３１〜３４は、第１の信号入力端子１とＰＭＯＳ１
１〜１４の各制御端子との間に挿入されてＰＭＯＳ１１
〜１４を遮断させる極性の入力信号を第１の信号遅延用
回路網をバイパスしてＰＭＯＳ１１〜１４の制御端子に
直接供給する。ＰＭＯＳ４０は、第２の信号入力端子２
と第２の信号遅延用回路網の始端との間に挿入され、Ｎ
ＭＯＳ１５〜１８を導通させる極性の入力信号を第２の
信号遅延用回路網の始端に供給する。ＮＭＯＳ３５〜３
８は、第２の信号入力端子２とＮＭＯＳ１５〜１８の制
御端子との間に挿入され、ＮＭＯＳ１５〜１８を遮断さ
せる極性の入力信号を第２の信号遅延用回路網をバイパ
スしてＮＭＯＳ１５〜１８の制御端子に直接供給する。
と、ＰＭＯＳ３１〜３４と、ＰＭＯＳ４０と、ＮＭＯＳ
３５〜３８とを設けている。ＮＭＯＳ３９は、第１の信
号入力端子１と第１の信号遅延用回路網の始端との間に
挿入され、ＰＭＯＳ１１〜１４を導通させる極性の入力
信号を第１の信号遅延用回路網の始端に供給する。ＰＭ
ＯＳ３１〜３４は、第１の信号入力端子１とＰＭＯＳ１
１〜１４の各制御端子との間に挿入されてＰＭＯＳ１１
〜１４を遮断させる極性の入力信号を第１の信号遅延用
回路網をバイパスしてＰＭＯＳ１１〜１４の制御端子に
直接供給する。ＰＭＯＳ４０は、第２の信号入力端子２
と第２の信号遅延用回路網の始端との間に挿入され、Ｎ
ＭＯＳ１５〜１８を導通させる極性の入力信号を第２の
信号遅延用回路網の始端に供給する。ＮＭＯＳ３５〜３
８は、第２の信号入力端子２とＮＭＯＳ１５〜１８の制
御端子との間に挿入され、ＮＭＯＳ１５〜１８を遮断さ
せる極性の入力信号を第２の信号遅延用回路網をバイパ
スしてＮＭＯＳ１５〜１８の制御端子に直接供給する。
【００１６】したがって、ＰＭＯＳ３１〜３４は、出力
トランジスタのＰＭＯＳ１１〜１４が遮断状態に切り替
わるときの入力信号を与える役割をし、ＮＭＯＳ３９
は、ＰＭＯＳ１１〜１４が導通状態に切り替わるときの
入力信号を与える役割をする。また、ＮＭＯＳ３５〜３
８は、出力トランジスタのＮＭＯＳ１５〜１８が遮断状
態に切り替わるときの入力信号を与える役割をし、ＰＭ
ＯＳ４０は、ＮＭＯＳ１５〜１８が導通状態に切り替わ
るときの入力信号を与える役割をする。
トランジスタのＰＭＯＳ１１〜１４が遮断状態に切り替
わるときの入力信号を与える役割をし、ＮＭＯＳ３９
は、ＰＭＯＳ１１〜１４が導通状態に切り替わるときの
入力信号を与える役割をする。また、ＮＭＯＳ３５〜３
８は、出力トランジスタのＮＭＯＳ１５〜１８が遮断状
態に切り替わるときの入力信号を与える役割をし、ＰＭ
ＯＳ４０は、ＮＭＯＳ１５〜１８が導通状態に切り替わ
るときの入力信号を与える役割をする。
【００１７】以上のように構成されるこの実施例の出力
バッファ回路について、以下、その動作を説明する。最
初に、初期状態として第１，第２の信号入力端子１，２
にＬレベルの信号が入力されているとし、ＰＭＯＳ１１
〜１４は遮断状態、ＮＭＯＳ１５〜１８は導通状態、Ｐ
ＭＯＳ３１〜３４，４０は導通状態、ＮＭＯＳ３５〜３
９は遮断状態で、信号出力端子３にはＬレベルの信号が
出力されているとする。
バッファ回路について、以下、その動作を説明する。最
初に、初期状態として第１，第２の信号入力端子１，２
にＬレベルの信号が入力されているとし、ＰＭＯＳ１１
〜１４は遮断状態、ＮＭＯＳ１５〜１８は導通状態、Ｐ
ＭＯＳ３１〜３４，４０は導通状態、ＮＭＯＳ３５〜３
９は遮断状態で、信号出力端子３にはＬレベルの信号が
出力されているとする。
【００１８】まず、図１の第１，第２の信号入力端子
１，２にＨレベルの信号が入力されるとすると、ＰＭＯ
Ｓ３１〜３４，４０が遮断状態となり、ＮＭＯＳ３５〜
３９が導通状態となる。このとき、出力トランジスタで
あるＰＭＯＳ１１〜１４，ＮＭＯＳ１５〜１８のそれぞ
れの制御端子にはＬレベルの信号が入力される。その結
果、信号出力端子３にはＨレベルの信号が出力される。
このとき、ＰＭＯＳ１１〜１４の制御端子に入る信号は
抵抗１９〜２１によって遅延が生じ、最終段（出力側）
に近いトランジスタほど導通状態に切り替わるタイミン
グが遅くなる。このため、並列接続されたＰＭＯＳ１１
〜１４は最初段から最終段へ徐々に導通状態に切り替わ
っていく。一方、ＮＭＯＳ１５〜１８の制御端子に入る
信号は、ＮＭＯＳ３５〜３８により入力されるので、抵
抗２２〜２４の影響を受けない。このため、ＮＭＯＳ１
５〜１８は最初に信号が入った時点でほぼ同時に遮断状
態に切り替わる。
１，２にＨレベルの信号が入力されるとすると、ＰＭＯ
Ｓ３１〜３４，４０が遮断状態となり、ＮＭＯＳ３５〜
３９が導通状態となる。このとき、出力トランジスタで
あるＰＭＯＳ１１〜１４，ＮＭＯＳ１５〜１８のそれぞ
れの制御端子にはＬレベルの信号が入力される。その結
果、信号出力端子３にはＨレベルの信号が出力される。
このとき、ＰＭＯＳ１１〜１４の制御端子に入る信号は
抵抗１９〜２１によって遅延が生じ、最終段（出力側）
に近いトランジスタほど導通状態に切り替わるタイミン
グが遅くなる。このため、並列接続されたＰＭＯＳ１１
〜１４は最初段から最終段へ徐々に導通状態に切り替わ
っていく。一方、ＮＭＯＳ１５〜１８の制御端子に入る
信号は、ＮＭＯＳ３５〜３８により入力されるので、抵
抗２２〜２４の影響を受けない。このため、ＮＭＯＳ１
５〜１８は最初に信号が入った時点でほぼ同時に遮断状
態に切り替わる。
【００１９】また、逆に第１，第２の信号入力端子１，
２にＬレベルの信号が入力されたときも同様に、まずＰ
ＭＯＳ３１〜３４，４０が導通状態となり、ＮＭＯＳ３
５〜３９が遮断状態となる。このとき、出力トランジス
タであるＰＭＯＳ１１〜１４，ＮＭＯＳ１５〜１８のそ
れぞれの制御端子にはＨレベルの信号が入力される。そ
の結果、信号出力端子３にはＬレベルの信号が出力され
る。このとき、ＮＭＯＳ１５〜１８の制御端子に入る信
号は抵抗２２〜２４によって遅延が生じ、最終段（出力
側）に近いトランジスタほど導通状態に切り替わるタイ
ミングが遅くなる。このため、並列接続されたＮＭＯＳ
１５〜１８は最初段から最終段へ徐々に導通状態に切り
替わっていく。一方、ＰＭＯＳ１１〜１４の制御端子に
入る信号は、ＰＭＯＳ３１〜３４により入力されるの
で、抵抗１９〜２１の影響を受けない。このため、ＰＭ
ＯＳ１１〜１４は最初に信号が入った時点でほぼ同時に
遮断状態に切り替わる。
２にＬレベルの信号が入力されたときも同様に、まずＰ
ＭＯＳ３１〜３４，４０が導通状態となり、ＮＭＯＳ３
５〜３９が遮断状態となる。このとき、出力トランジス
タであるＰＭＯＳ１１〜１４，ＮＭＯＳ１５〜１８のそ
れぞれの制御端子にはＨレベルの信号が入力される。そ
の結果、信号出力端子３にはＬレベルの信号が出力され
る。このとき、ＮＭＯＳ１５〜１８の制御端子に入る信
号は抵抗２２〜２４によって遅延が生じ、最終段（出力
側）に近いトランジスタほど導通状態に切り替わるタイ
ミングが遅くなる。このため、並列接続されたＮＭＯＳ
１５〜１８は最初段から最終段へ徐々に導通状態に切り
替わっていく。一方、ＰＭＯＳ１１〜１４の制御端子に
入る信号は、ＰＭＯＳ３１〜３４により入力されるの
で、抵抗１９〜２１の影響を受けない。このため、ＰＭ
ＯＳ１１〜１４は最初に信号が入った時点でほぼ同時に
遮断状態に切り替わる。
【００２０】図２は、従来の出力バッファ回路とこの実
施例の出力バッファ回路の個々の出力トランジスタの動
作波形を比較したものである。まず、図２（ａ），
（ｂ）は、従来の出力バッファ回路の並列に接続した個
々の出力トランジスタの出力電流と時間の関係、電源
（ＶDD）−接地（ＶSS）間を流れる貫通電流と時間の関
係を表した図であり、図２（ｃ），（ｄ）は、この実施
例の出力バッファ回路の並列に接続した個々の出力トラ
ンジスタの出力電流と時間の関係、電源（ＶDD）−接地
（ＶSS）間を流れる貫通電流と時間の関係を表した図で
ある。ここで、ＮＭＯＳ１５〜１８が遮断状態に切り替
わり、ＰＭＯＳ１１〜１４が導通状態に切り替わる場
合、ＮＭＯＳ１５〜１８を「遮断側出力トランジス
タ」、ＰＭＯＳ１１〜１４を「導通側出力トランジス
タ」と言い、また、ＰＭＯＳ１１〜１４が遮断状態に切
り替わり、ＮＭＯＳ１５〜１８が導通状態に切り替わる
場合、ＰＭＯＳ１１〜１４を「遮断側出力トランジス
タ」、ＮＭＯＳ１５〜１８を「導通側出力トランジス
タ」と言う。
施例の出力バッファ回路の個々の出力トランジスタの動
作波形を比較したものである。まず、図２（ａ），
（ｂ）は、従来の出力バッファ回路の並列に接続した個
々の出力トランジスタの出力電流と時間の関係、電源
（ＶDD）−接地（ＶSS）間を流れる貫通電流と時間の関
係を表した図であり、図２（ｃ），（ｄ）は、この実施
例の出力バッファ回路の並列に接続した個々の出力トラ
ンジスタの出力電流と時間の関係、電源（ＶDD）−接地
（ＶSS）間を流れる貫通電流と時間の関係を表した図で
ある。ここで、ＮＭＯＳ１５〜１８が遮断状態に切り替
わり、ＰＭＯＳ１１〜１４が導通状態に切り替わる場
合、ＮＭＯＳ１５〜１８を「遮断側出力トランジス
タ」、ＰＭＯＳ１１〜１４を「導通側出力トランジス
タ」と言い、また、ＰＭＯＳ１１〜１４が遮断状態に切
り替わり、ＮＭＯＳ１５〜１８が導通状態に切り替わる
場合、ＰＭＯＳ１１〜１４を「遮断側出力トランジス
タ」、ＮＭＯＳ１５〜１８を「導通側出力トランジス
タ」と言う。
【００２１】図２（ａ），（ｂ）に示す従来の出力バッ
ファ回路では、遮断側出力トランジスタおよび導通側出
力トランジスタはどちらもに抵抗による切り替わりのタ
イミングにズレがあるために、早い時間に導通状態に切
り替わる導通側出力トランジスタと遅い時間に遮断状態
に切り替わる遮断側出力トランジスタとの間で同時に導
通状態になる時間が長くなり、電源−接地間に流れる貫
通電流の量が多くなる。一方、図２（ｃ），（ｄ）に示
すこの実施例の出力バッファ回路では、導通側出力トラ
ンジスタには抵抗による導通状態への切り替わりのタイ
ミングにズレがあるが、遮断側出力トランジスタは抵抗
を介さないため切り替わりのタイミングにズレがなくほ
ぼ同時に遮断状態へ切り替わる。このため、導通側と遮
断側の両出力トランジスタが同時に導通状態になる時間
がほぼなくなり、電源−接地間に流れる貫通電流の量を
少なくすることができる。
ファ回路では、遮断側出力トランジスタおよび導通側出
力トランジスタはどちらもに抵抗による切り替わりのタ
イミングにズレがあるために、早い時間に導通状態に切
り替わる導通側出力トランジスタと遅い時間に遮断状態
に切り替わる遮断側出力トランジスタとの間で同時に導
通状態になる時間が長くなり、電源−接地間に流れる貫
通電流の量が多くなる。一方、図２（ｃ），（ｄ）に示
すこの実施例の出力バッファ回路では、導通側出力トラ
ンジスタには抵抗による導通状態への切り替わりのタイ
ミングにズレがあるが、遮断側出力トランジスタは抵抗
を介さないため切り替わりのタイミングにズレがなくほ
ぼ同時に遮断状態へ切り替わる。このため、導通側と遮
断側の両出力トランジスタが同時に導通状態になる時間
がほぼなくなり、電源−接地間に流れる貫通電流の量を
少なくすることができる。
【００２２】図３はこの実施例におけるＰＭＯＳ１１〜
１４，ＮＭＯＳ１５〜１８からなる出力トランジスタ部
のマスクレイアウト図であり、５０はポリシリコン（第
１，第２の抵抗体膜）であり、出力トランジスタの制御
端子（ゲート電極）および制御端子間の抵抗として用い
られる。図３に示すように、並列に接続する出力トラン
ジスタの制御端子間の配線に制御端子を構成するポリシ
リコン５０を使用し、各出力トランジスタの制御端子間
をポリシリコン５０で直列に接続したような構成にして
いる。この構成により、図１で示した抵抗１９〜２４
は、ポリシリコン５０のシート抵抗によって構成するこ
とができるため、レイアウト上面積を小さくすることが
できる。
１４，ＮＭＯＳ１５〜１８からなる出力トランジスタ部
のマスクレイアウト図であり、５０はポリシリコン（第
１，第２の抵抗体膜）であり、出力トランジスタの制御
端子（ゲート電極）および制御端子間の抵抗として用い
られる。図３に示すように、並列に接続する出力トラン
ジスタの制御端子間の配線に制御端子を構成するポリシ
リコン５０を使用し、各出力トランジスタの制御端子間
をポリシリコン５０で直列に接続したような構成にして
いる。この構成により、図１で示した抵抗１９〜２４
は、ポリシリコン５０のシート抵抗によって構成するこ
とができるため、レイアウト上面積を小さくすることが
できる。
【００２３】以上のようにこの実施例によれば、ＰＭＯ
Ｓ１１〜１４の各制御端子にＰＭＯＳ３１〜３４を接続
し、最初段のＰＭＯＳ１１の制御端子にＮＭＯＳ３９を
接続し、ＮＭＯＳ１５〜１８の各制御端子にＮＭＯＳ３
５〜３８を接続し、最初段のＮＭＯＳ１５の制御端子に
ＰＭＯＳ４０を接続した構成によって、ＰＭＯＳ１１〜
１４，ＮＭＯＳ１５〜１８の出力トランジスタが遮断状
態に切り替わるときのタイミングのズレを無くし、導通
状態に切り替わるときだけタイミングのズレが生じるよ
うにしたことにより、ＰＭＯＳ１１〜１４、ＮＭＯＳ１
５〜１８の双方が同時に導通状態になることを防ぎ、貫
通電流によるノイズの発生を最小限に抑えることができ
る。
Ｓ１１〜１４の各制御端子にＰＭＯＳ３１〜３４を接続
し、最初段のＰＭＯＳ１１の制御端子にＮＭＯＳ３９を
接続し、ＮＭＯＳ１５〜１８の各制御端子にＮＭＯＳ３
５〜３８を接続し、最初段のＮＭＯＳ１５の制御端子に
ＰＭＯＳ４０を接続した構成によって、ＰＭＯＳ１１〜
１４，ＮＭＯＳ１５〜１８の出力トランジスタが遮断状
態に切り替わるときのタイミングのズレを無くし、導通
状態に切り替わるときだけタイミングのズレが生じるよ
うにしたことにより、ＰＭＯＳ１１〜１４、ＮＭＯＳ１
５〜１８の双方が同時に導通状態になることを防ぎ、貫
通電流によるノイズの発生を最小限に抑えることができ
る。
【００２４】なお、上記実施例では、出力トランジスタ
部には、ＰＭＯＳ１１〜１４、ＮＭＯＳ１５〜１８のそ
れぞれ４個のトランジスタを明示したが、このトランジ
スタは２個以上の複数個であればよく、また、ＰＭＯ
Ｓ、ＮＭＯＳの数は必ずしも一致しなくても良い。ま
た、上記実施例では、出力トランジスタの遮断側制御に
使ったＰＭＯＳ３１〜３４，ＮＭＯＳ３５〜３８は、出
力トランジスタ部のＰＭＯＳ１１〜１４，ＮＭＯＳ１５
〜１８と対になって同数であるが、必ずしも同数でなく
ても良い。
部には、ＰＭＯＳ１１〜１４、ＮＭＯＳ１５〜１８のそ
れぞれ４個のトランジスタを明示したが、このトランジ
スタは２個以上の複数個であればよく、また、ＰＭＯ
Ｓ、ＮＭＯＳの数は必ずしも一致しなくても良い。ま
た、上記実施例では、出力トランジスタの遮断側制御に
使ったＰＭＯＳ３１〜３４，ＮＭＯＳ３５〜３８は、出
力トランジスタ部のＰＭＯＳ１１〜１４，ＮＭＯＳ１５
〜１８と対になって同数であるが、必ずしも同数でなく
ても良い。
【００２５】
【発明の効果】この発明の出力バッファ回路は、第１の
信号入力端子と第１の信号遅延用回路網の始端との間に
挿入されて複数の電流吐き出し用出力トランジスタを導
通させる極性の入力信号を第１の信号遅延用回路網の始
端に供給する第１の順次導通制御用トランジスタと、第
１の信号入力端子と複数の電流吐き出し用出力トランジ
スタの各制御端子との間に挿入されて複数の電流吐き出
し用出力トランジスタを遮断させる極性の入力信号を第
１の信号遅延用回路網をバイパスして複数の電流吐き出
し用出力トランジスタの制御端子に直接供給する第１の
同時遮断制御用トランジスタ群と、第２の信号入力端子
と第２の信号遅延用回路網の始端との間に挿入されて複
数の電流引き込み用出力トランジスタを導通させる極性
の入力信号を第２の信号遅延用回路網の始端に供給する
第２の順次導通制御用トランジスタと、第２の信号入力
端子と複数の電流引き込み用出力トランジスタの制御端
子との間に挿入されて複数の電流引き込み用出力トラン
ジスタを遮断させる極性の入力信号を第２の信号遅延用
回路網をバイパスして複数の電流引き込み用出力トラン
ジスタの制御端子に直接供給する第２の同時遮断制御用
トランジスタ群とを設けたことにより、第１・第２の同
時遮断制御用トランジスタ群が、電流吐き出し用・電流
引き込み用出力トランジスタが遮断状態に切り替わると
きだけ、第１・第２の信号遅延用回路網を介さず入力信
号を電流吐き出し用・電流引き込み用出力トランジスタ
の制御端子に伝えるバイパスの役割をするため、電流吐
き出し用・電流引き込み用出力トランジスタが遮断状態
に変わる時間が速くなり、電流吐き出し用および電流引
き込み用出力トランジスタの双方が同時に導通状態にな
ることを防ぎ、貫通電流によるノイズの発生を低減する
ことができる。
信号入力端子と第１の信号遅延用回路網の始端との間に
挿入されて複数の電流吐き出し用出力トランジスタを導
通させる極性の入力信号を第１の信号遅延用回路網の始
端に供給する第１の順次導通制御用トランジスタと、第
１の信号入力端子と複数の電流吐き出し用出力トランジ
スタの各制御端子との間に挿入されて複数の電流吐き出
し用出力トランジスタを遮断させる極性の入力信号を第
１の信号遅延用回路網をバイパスして複数の電流吐き出
し用出力トランジスタの制御端子に直接供給する第１の
同時遮断制御用トランジスタ群と、第２の信号入力端子
と第２の信号遅延用回路網の始端との間に挿入されて複
数の電流引き込み用出力トランジスタを導通させる極性
の入力信号を第２の信号遅延用回路網の始端に供給する
第２の順次導通制御用トランジスタと、第２の信号入力
端子と複数の電流引き込み用出力トランジスタの制御端
子との間に挿入されて複数の電流引き込み用出力トラン
ジスタを遮断させる極性の入力信号を第２の信号遅延用
回路網をバイパスして複数の電流引き込み用出力トラン
ジスタの制御端子に直接供給する第２の同時遮断制御用
トランジスタ群とを設けたことにより、第１・第２の同
時遮断制御用トランジスタ群が、電流吐き出し用・電流
引き込み用出力トランジスタが遮断状態に切り替わると
きだけ、第１・第２の信号遅延用回路網を介さず入力信
号を電流吐き出し用・電流引き込み用出力トランジスタ
の制御端子に伝えるバイパスの役割をするため、電流吐
き出し用・電流引き込み用出力トランジスタが遮断状態
に変わる時間が速くなり、電流吐き出し用および電流引
き込み用出力トランジスタの双方が同時に導通状態にな
ることを防ぎ、貫通電流によるノイズの発生を低減する
ことができる。
【図１】この発明の一実施例の出力バッファ回路の回路
図。
図。
【図２】この発明の一実施例と従来例における出力トラ
ンジスタの動作波形を比較するための図。
ンジスタの動作波形を比較するための図。
【図３】この発明の一実施例における出力トランジスタ
部のマスクレイアウト図。
部のマスクレイアウト図。
【図４】従来の出力バッファ回路の回路図。
１ 第１の信号入力端子 ２ 第２の信号入力端子 ３ 信号出力端子 １１，１２，１３，１４，３１，３２，３３，３４，４
０ ＰチャネルＭＯＳトランジスタ １５，１６，１７，１８，３５，３６，３７，３８，３
９ ＮチャネルＭＯＳトランジスタ １９，２０，２１，２２，２３，２４ 抵抗 ５０ ポリシリコン
０ ＰチャネルＭＯＳトランジスタ １５，１６，１７，１８，３５，３６，３７，３８，３
９ ＮチャネルＭＯＳトランジスタ １９，２０，２１，２２，２３，２４ 抵抗 ５０ ポリシリコン
Claims (3)
- 【請求項１】 電流吐き出し用電源と信号出力端子との
間に接続した複数の電流吐き出し用出力トランジスタの
並列回路と、 電流引き込み用電源と前記信号出力端子との間に接続し
た複数の電流引き込み用出力トランジスタの並列回路
と、 第１の信号入力端子から前記複数の電流吐き出し用出力
トランジスタの各制御端子へ至る経路に設けられ前記第
１の信号入力端子から前記複数の電流吐き出し用出力ト
ランジスタの各制御端子へ至る経路の信号伝達時間を異
ならせる第１の信号遅延用回路網と、 第２の信号入力端子から前記複数の電流引き込み用出力
トランジスタの各制御端子へ至る経路に設けられ前記第
２の信号入力端子から前記複数の電流引き込み用出力ト
ランジスタの各制御端子へ至る経路の信号伝達時間を異
ならせる第２の信号遅延用回路網と、 前記第１の信号入力端子と前記第１の信号遅延用回路網
の始端との間に挿入されて前記複数の電流吐き出し用出
力トランジスタを導通させる極性の入力信号を前記第１
の信号遅延用回路網の始端に供給する第１の順次導通制
御用トランジスタと、 前記第１の信号入力端子と前記複数の電流吐き出し用出
力トランジスタの各制御端子との間に挿入されて前記複
数の電流吐き出し用出力トランジスタを遮断させる極性
の入力信号を前記第１の信号遅延用回路網をバイパスし
て前記複数の電流吐き出し用出力トランジスタの制御端
子に直接供給する第１の同時遮断制御用トランジスタ群
と、 前記第２の信号入力端子と前記第２の信号遅延用回路網
の始端との間に挿入されて前記複数の電流引き込み用出
力トランジスタを導通させる極性の入力信号を前記第２
の信号遅延用回路網の始端に供給する第２の順次導通制
御用トランジスタと、 前記第２の信号入力端子と前記複数の電流引き込み用出
力トランジスタの制御端子との間に挿入されて前記複数
の電流引き込み用出力トランジスタを遮断させる極性の
入力信号を前記第２の信号遅延用回路網をバイパスして
前記複数の電流引き込み用出力トランジスタの制御端子
に直接供給する第２の同時遮断制御用トランジスタ群と
を備えた出力バッファ回路。 - 【請求項２】 第１および第２の信号遅延用回路網は、
それぞれ第１および第２信号遅延用抵抗回路網からなる
請求項１記載の出力バッファ回路。 - 【請求項３】 複数の電流吐き出し用出力トランジスタ
および複数の電流引き込み用出力トランジスタがそれぞ
れＭＯＳ型電界効果トランジスタからなり、第１の信号
遅延用抵抗回路網は、前記複数の電流吐き出し用出力ト
ランジスタのゲート電極間を接続する第１の抵抗体膜か
らなり、前記第１の抵抗体膜を前記複数の電流吐き出し
用出力トランジスタのゲート電極と同一材料で形成し、
第２の信号遅延用抵抗回路網は、前記複数の電流引き込
み用出力トランジスタのゲート電極間を接続する第２の
抵抗体膜からなり、前記第２の抵抗体膜を前記複数の電
流引き込み用出力トランジスタのゲート電極と同一材料
で形成した請求項２記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7154490A JPH098639A (ja) | 1995-06-21 | 1995-06-21 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7154490A JPH098639A (ja) | 1995-06-21 | 1995-06-21 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098639A true JPH098639A (ja) | 1997-01-10 |
Family
ID=15585391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7154490A Pending JPH098639A (ja) | 1995-06-21 | 1995-06-21 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098639A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505617B1 (ko) * | 1998-08-28 | 2005-09-26 | 삼성전자주식회사 | 반도체 집적회로의 출력버퍼 |
| US8138819B2 (en) | 2008-07-18 | 2012-03-20 | Denso Corporation | Driving transistor control circuit |
-
1995
- 1995-06-21 JP JP7154490A patent/JPH098639A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505617B1 (ko) * | 1998-08-28 | 2005-09-26 | 삼성전자주식회사 | 반도체 집적회로의 출력버퍼 |
| US8138819B2 (en) | 2008-07-18 | 2012-03-20 | Denso Corporation | Driving transistor control circuit |
| US8310296B2 (en) | 2008-07-18 | 2012-11-13 | Denso Corporation | Driving transistor control circuit |
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